JP4600012B2

JP4600012B2 - ドライバ回路

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Publication number: JP4600012B2
Application number: JP2004344249A
Authority: JP
Inventors: 靖片山
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-11-29
Filing date: 2004-11-29
Publication date: 2010-12-15
Anticipated expiration: 2024-11-29
Also published as: JP2006157400A

Description

本発明は、低電位側電源を基準とする入力論理信号から高電位側電源を基準とする出力論理信号を生成するドライバ回路に関し、とくに高電位側電源に接続された半導体スイッチング素子をオンオフ駆動するために用いられるドライバ回路に関する。

図３は、従来のドライバ回路を示す回路図である。ここでは、低電位側電源を基準とする論理信号ＸがＮチャネルのＭＯＳＦＥＴ（以下、単にトランジスタという。）Ｑ１２のゲート端子に供給され、それが高電位側電源Ｖｃｃを基準とする論理信号Ｙに変換されて、駆動対象を駆動するように構成されている。

図３において、駆動対象であるＰチャネルのトランジスタＱ１は、ソース端子が高電位側電源Ｖｃｃに接続された半導体スイッチング素子であって、抵抗Ｒ１により接続点Ａの電位がプルアップされている。また、ゲート端子に入力論理信号Ｘが供給されているＮチャネルのトランジスタＱ１２は、ソース端子が接地され、ドレイン端子が接続点Ａと接続されて、その電位をプルダウンするように構成される。なお、抵抗Ｒ１と並列に接続されたツェナーダイオードＺＤは、ツェナー電圧ＶｚによってトランジスタＱ１のゲート電圧Ｖ１を（Ｖｃｃ−Ｖｚ）に制限している。

トランジスタＱ１２がオフの場合、抵抗Ｒ１により接続点Ａの電位がプルアップされ、トランジスタＱ１のゲート−ソース間の電圧Ｖｇｓが０ＶとなるからトランジスタＱ１はオフ状態になる。入力する論理信号Ｘが反転してトランジスタＱ１２がオンになると、接続点Ａの電位はそのドレイン電流Ｉ１によりＲｌ×Ｉ１の電圧でプルダウンされ、抵抗Ｒ１と並列接続されたツェナーダイオードＺＤのツェナー電圧Ｖｚより大きくなると、トランジスタＱ１のゲート電圧Ｖ１はこのツェナー電圧Ｖｚでクランプされ、トランジスタＱ１がオンする。

上記構成のドライブ回路では、トランジスタＱ１２がオフの場合には接続点Ａの電位が抵抗Ｒ１によって受動的にプルアップされるため、トランジスタＱ１のターンオフ時間はトランジスタＱ１のゲート・ソース間の静電容量と抵抗Ｒ１の抵抗値とを積算した時定数によって決まる。このため、トランジスタＱ１のターンオフ時間を短くするには、抵抗Ｒ１の抵抗値を小さくする必要があるが、この抵抗値を小さくすることによりトランジスタＱ１がオンになったときの消費電力が大きくなってしまうという問題があった。

このような問題点を解決するためには、ターンオンまたはターンオフの限定された期間のみに大きな電流を流し、それ以外の期間は微小な電流を流すことが必要になる。そして、従来から、スイッチング動作の高速化と低消費電力化とを両立させる各種の方法が提案されている（特許文献１，２参照）。

図４は、従来のドライバ回路の別の例を示す回路図である。動作速度と消費電流との間でのトレードオフという問題を解決する技術について説明する。
図４のドライバ回路は、接続点ＡおよびＢの電位をプルアップする抵抗Ｒ１およびＲ２と並列に、ＰチャネルのトランジスタＱ１１およびＱ２１が接続され、トランジスタＱ１１およびＱ２１のゲート端子がお互いのドレイン端子に接続され、駆動対象であるＰチャネルのトランジスタＱ１を接続点Ｂの電位によってオンオフ駆動する構成となっている。また、トランジスタＱ１１およびＱ２１には、それぞれ直列にＮチャネルのトランジスタＱ１２およびＱ２２が接続されている。

図４において、トランジスタＱ１２のゲート端子に論理信号Ｘを、トランジスタＱ２２のゲート端子に反転された論理信号Ｘ^*をそれぞれ供給して、トランジスタＱ１２およびＱ２２を相補的にオンオフすると、対応するトランジスタＱ２１およびＱ１１のドレイン電流Ｉ１，Ｉ２が交互に流れるとともに、トランジスタＱ２１およびＱ１１がオンオフ駆動して接続点ＡおよびＢの電位を能動的にプルアップする。このため、図３の回路例に比べてトランジスタＱ１のターンオフ時間を短くすることができる。なお、接続点ＡおよびＢには、それぞれ抵抗Ｒ１，Ｒ２と並列にツェナーダイオードＺＤ１，ＺＤ２が設けられている。

ここで、トランジスタＱ１１およびＱ２１は、トランジスタＱ１２およびＱ２２とは相補的にオンオフ駆動されるように構成しているため、図３のドライバ回路とは異なり、定常的には貫通電流がほとんど発生しない。したがって、動作時の貫通電流を抑え、その消費電流を極めて小さくすることができる。
特開平９−２０００２０号公報特開平９−２１４３１７号公報

しかしながら、図４のドライバ回路においても、オンオフの遷移期間においてはトランジスタＱ１１とＱ１２、あるいはトランジスタＱ２１とＱ２２が同時にオン状態となり、高電位側電源と接地との間で貫通電流が発生するという問題があった。

図５は、トランジスタＱ１がオンからオフに遷移する場合の各トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のオンオフ状態を示す状態遷移図である。ここに示すように、トランジスタＱ１のオンからオフの遷移期間においては、直列に接続されたトランジスタＱ１１とＱ１２の同時オン状態（図５の状態２）を必ず経由する。ここでは図示しないが、トランジスタＱｌをオフからオンに遷移する場合でも同様であって、図４のドライバ回路では本質的に貫通電流を発生させないように動作することが不可能であった。

また、図４のドライバ回路でスイッチング動作を高速化しようとすれば、トランジスタＱｌｌおよびＱ２１のゲート−ソース間の静電容量をすばやく充放電する必要がある。しかしながら、そのためにはトランジスタＱ１２およびＱ２２を低オン抵抗に構成しなければならないが、その場合には、上述のオンオフの遷移期間において大きな貫通電流が発生し、消費電流が大きくなるという問題が生じる。

本発明はこのような点に鑑みてなされたものであり、低電位側電源を基準とする入力論理信号から高電位側電源を基準とする出力論理信号を生成する場合において、高速動作と低消費電力を両立させることが可能なドライバ回路を提供することを目的とする。

本発明では、上記問題を解決するために、低電位側電源を基準とする入力論理信号から高電位側電源を基準とする出力論理信号を生成するドライバ回路が提供される。
このドライバ回路は、前記入力論理信号によって駆動される駆動回路、および前記駆動回路によって前記高電位側電源からの貫通電流が制御される第１の電流制御素子からなるレベルシフト回路と、前記第１の電流制御素子に対してカレントミラー接続された第２の電流制御素子、および前記第２の電流制御素子と直列接続されたプルダウン回路からなる出力回路と、前記第１、第２の電流制御素子にそれぞれ共通する制御電圧の変化を検出して、前記駆動回路への第１の制御信号を生成する第１の検出制御回路と、前記第２の電流制御素子の前記プルダウン回路との接続点における電位変化を検出して、前記プルダウン回路への第２の制御信号を生成する第２の検出制御回路と、を備え、前記駆動回路は、出力電流が大きい第１の電流源と出力電流が小さい第２の電流源とを並列接続して構成され、前記第１の検出制御回路は、前記第１、第２の電流制御素子がオンになったとき、前記第１の制御信号を出力して前記第１の電流源を直ちにオフにするものであり、前記プルダウン回路は、出力電流が大きい第３の電流源と出力電流が小さい第４の電流源とを並列接続して構成され、前記第２の検出制御回路は、前記第２の電流制御素子の前記プルダウン回路との接続点における電位がローレベルになったとき、前記第２の制御信号を出力して前記第３の電流源を直ちにオフにするものであり、前記入力論理信号によって前記プルダウン回路と前記第１、第２の電流制御素子とを相補的にオンオフするとき、前記第１の制御信号に基づいて前記駆動回路を流れる電流を制御するとともに、前記第２の制御信号に基づいて前記プルダウン回路を流れる電流を制御するようにしたことを特徴とする。

本発明によれば、低電位側電源を基準とする入力論理信号から高電位側電源を基準とする出力論理信号を生成して、高電位側電源に接続された半導体スイッチング素子をオンオフ駆動するドライバ回路の高速動作と低消費電力を同時に実現できる。

以下、図面を参照してこの発明の実施の形態について説明する。図１は、本発明の実施の形態に係るドライバ回路を示す回路図である。
このドライバ回路は、低電位側電源を基準とする論理信号Ｘが入力されて、高電位側電源Ｖｃｃを基準とする論理信号Ｙを生成するものであって、レベルシフト回路１０、出力回路２０、第１の検出制御回路３０、および第２の検出制御回路４０から構成されている。

レベルシフト回路１０は、ソース端子が高電位側電源Ｖｃｃに接続されたＰチャネルのトランジスタＱ１１（第１の電流制御素子）と、このトランジスタＱ１１のドレイン電流Ｉ１を制御する駆動回路１１を備えている。駆動回路１１は、出力電流が大きい第１の電流源を構成するＮチャネルのトランジスタＱ１２と、ソース端子が抵抗Ｒ１３を介して接地された第２の電流源を構成するＮチャネルのトランジスタＱ１３とから構成されている。これらのトランジスタＱ１２とＱ１３は、それぞれドレイン端子が接続点Ａを共通に介して、トランジスタＱ１１のドレイン端子およびゲート端子と接続されている。また、トランジスタＱ１２のゲート端子は、論理信号Ｘと後述する第１の検出制御回路３０からの制御信号ｏｕｔ１とが入力されているアンドゲートＧ１と接続され、アンドゲートＧ１の出力信号Ｘ１が供給されている。さらに、トランジスタＱ１３のゲート端子には論理信号Ｘが供給されている。

トランジスタＱ１１のソース端子とドレイン端子との間には、抵抗Ｒ１とツェナーダイオードＺＤ１との並列回路が接続されている。また、トランジスタＱ１１のゲート端子は、後述する出力回路２０におけるＰチャネルのトランジスタＱ２１（第２の電流制御素子）のゲート端子に接続され、カレントミラー回路を構成している。

出力回路２０は、ソース端子が高電位側電源Ｖｃｃに接続されたＰチャネルのトランジスタＱ２１と、このトランジスタＱ２１のドレイン電流Ｉ２を制御するプルダウン回路２１を備えている。プルダウン回路２１は、その出力電流が大きい第３の電流源を構成するＮチャネルのトランジスタＱ２２と、ソース端子が抵抗Ｒ２３を介して接地された第４の電流源を構成するＮチャネルのトランジスタＱ２３とから構成されている。これらのトランジスタＱ２２とＱ２３は、それぞれドレイン端子が接続点Ｂを共通に介して、トランジスタＱ２１のドレイン端子と接続されている。また、トランジスタＱ２２のゲート端子は、反転された論理信号Ｘ^*と第２の検出制御回路４０からの制御信号ｏｕｔ２とが入力するアンドゲートＧ２に接続され、このアンドゲートＧ２から出力信号Ｘ^*１が供給されている。さらに、トランジスタＱ２３のゲート端子には反転された論理信号Ｘ^*が供給されている。

トランジスタＱ２１のドレイン端子は、このドライバ回路の駆動対象であるＰチャネルのトランジスタＱ１のゲート端子に接続され、またトランジスタＱ２１のソース端子とドレイン端子との間には、抵抗Ｒ２とツェナーダイオードＺＤ２との並列回路が接続されている。

第１の検出制御回路３０は、第１、第２の電流制御素子にそれぞれ共通する制御電圧の変化を検出して、駆動回路１１への制御信号ｏｕｔ１を生成するものであって、抵抗Ｒ３１、この抵抗Ｒ３１を介して高電位側電源Ｖｃｃにソース端子が接続されたＰチャネルのトランジスタＱ３１、このトランジスタＱ３１のドレイン端子に一端が接続され他端が接地された抵抗Ｒ３２、およびこの抵抗Ｒ３２と並列にドレイン端子およびソース端子が接続されたＮチャネルのトランジスタＱ３２から構成されている。トランジスタＱ３１は、そのゲート端子がトランジスタＱ１１，Ｑ２１のゲート端子に接続され、それらのゲート電位がセット信号ｓｅｔ１として供給されている。また、トランジスタＱ３２のゲート端子には、反転された論理信号Ｘ^*が供給されている。これにより、反転された論理信号Ｘ^*がＨレベルになるときに第１の検出制御回路３０がリセットされる。

第２の検出制御回路４０は、出力回路２０のトランジスタＱ２１のプルダウン回路２１との接続点Ｂにおける電位変化を検出して、プルダウン回路２１への制御信号ｏｕｔ２を生成するものであって、抵抗Ｒ４１、この抵抗Ｒ４１を介して高電位側電源Ｖｃｃにソース端子が接続されたＰチャネルのトランジスタＱ４１、このトランジスタＱ４１のドレイン端子に一端が接続され他端が接地された抵抗Ｒ４２、およびこの抵抗Ｒ４２と並列にドレイン端子およびソース端子が接続されたＮチャネルのトランジスタＱ４２から構成されている。トランジスタＱ４１のゲート端子には、接続点Ｂの電位がセット信号ｓｅｔ２として供給されている。また、トランジスタＱ４２のゲート端子には、論理信号Ｘが供給されている。これにより、論理信号ＸがＨレベルになるときに第２の検出制御回路４０がリセットされる。

つぎに、本発明の実施の形態に係るドライバ回路の動作を説明する。
図２は、図１のドライバ回路の各部動作波形を示すタイミング図である。
同図（ａ）には、低電位側電源を基準に形成され、このドライバ回路に入力される論理信号Ｘの波形を、同図（ｂ）にはその反転された論理信号Ｘ^*の波形を示している。いま、この論理信号ＸがＨレベル（以下、単にＨという。）、論理信号Ｘ^*がＬレベル（以下、単にＬという。）になるタイミングでは、トランジスタＱ１２およびＱ１３がオン、トランジスタＱ２２およびＱ２３がオフとなる。そして、同図（ｃ）に示すトランジスタＱ１１のドレイン電流Ｉ１は、トランジスタＱ１２およびＱ１３による加算電流Ｉｐ１となる。なお、その直前まで論理信号Ｘ^*がＨでトランジスタＱ３２が導通していたので、論理信号ＸがＨになるとき第１の検出制御回路３０はリセットされた状態になっている（その出力である制御信号ｏｕｔ１が接地レベルになっている）。

これにより、図２（ｄ）に示すように、接続点Ａの電圧Ｖ１が高電位側電源Ｖｃｃから低下しはじめる。このとき、トランジスタＱ１１とカレントミラー対を構成するトランジスタＱ２１のドレイン電流Ｉ２は、トランジスタＱ１１に対するトランジスタＱ２１のサイズ比に等しいｎ倍の電流値（ｎＩｐｌ）になる。ここで、トランジスタＱ１１に対するトランジスタＱ２１のサイズ比ｎは、次式（１）のように定義される。

（Ｗ／Ｌ）_Q21＝ｎ（Ｗ／Ｌ）_Q11…（１）
ただし、Ｗはゲート幅、Ｌはゲート長である。
この結果、トランジスタＱ２１により接続点Ｂの電圧Ｖ２がプルアップされ、トランジスタＱ１はオフになる（図２（ｈ）参照）。

図２（ｄ）に示すように、トランジスタＱ１１のドレイン電圧Ｖ１が第１の検出制御回路３０の設定電圧に到達すると、同図（ｅ）に示す制御信号ｏｕｔ１がＨとなって、アンドゲートＧ１からの出力信号Ｘ１によりトランジスタＱ１２がオフになる（同図（ｆ）参照）。これにより、トランジスタＱ１１のドレイン電流Ｉ１は、トランジスタＱ１３のみによる電流Ｉｓ１のレベルまで低下する。

なお、このときセット信号ｓｅｔ１によりトランジスタＱ３１のゲート電圧が上昇するので、このトランジスタＱ３１はオフするが、抵抗Ｒ３２が高抵抗であれば、キャパシタＣｐ１と抵抗Ｒ３２の大きさで決まる時定数が大きくなって、駆動回路１１への制御信号ｏｕｔ１はＨレベルに保たれる。

ここで、キャパシタＣｐ１は第１の検出制御回路３０の出力端子における寄生容量値であり、電流Ｉｓ１はトランジスタＱ２１のオン状態を保持するために必要十分な微小電流値であるものとする。また、トランジスタＱ１１に流れるドレイン電流Ｉ１の大きさは、次式（２）のようになる。

Ｉ１＝（Ｑ１２に流れる電流）＋（Ｑ１３に流れる電流）−（抵抗Ｒ１に流れる電流）
−（ツェナーダイオードＺＤ１に流れる電流）…（２）
つぎに、論理信号ＸがＬ、論理信号Ｘ^*がＨになるタイミングでは、トランジスタＱ１２およびＱ１３がオフ、トランジスタＱ２２およびＱ２３がオンとなり、トランジスタＱ１１のドレイン電流Ｉ１、およびトランジスタＱ１１とカレントミラー対を構成するトランジスタＱ２１のドレイン電流Ｉ２はそれぞれ０となる。図２（ｇ）には、プルダウン回路２１に流れ込むドレイン電流Ｉ３の波形を示している。なお、その直前まで論理信号ＸがＨでトランジスタＱ４２が導通していたので、論理信号Ｘ^*がＨになるとき第２の検出制御回路４０はリセットされた状態となっている（その出力である制御信号ｏｕｔ２が接地レベルになっている）。

この結果、プルダウン回路２１ではトランジスタＱ２２およびＱ２３の加算電流Ｉｐ３により、図２（ｈ）に示すように、接続点Ｂの電圧Ｖ２が高電位側電源Ｖｃｃからプルダウンされ、トランジスタＱ１はオンになる。さらに、トランジスタＱ１のゲート電圧Ｖ２が第２の検出制御回路４０の設定電圧に到達すると、同図（ｉ）に示す制御信号ｏｕｔ２がＨとなって、アンドゲートＧ２からの出力信号Ｘ^*１によりトランジスタＱ２２がオフとなる（同図（ｊ）参照）。これにより、トランジスタＱ２１のドレイン電流Ｉ２はトランジスタＱ２３のみによる電流Ｉｓ３のレベルまでダウンされる。

ここで、トランジスタＱ２１に流れるドレイン電流Ｉ２の大きさは、次式（３）のようになる。
Ｉ２＝（Ｑ２２に流れる電流）＋（Ｑ２３に流れる電流）−（抵抗Ｒ２に流れる電流）
−（ツェナーダイオードＺＤ２に流れる電流）…（３）
また、電流Ｉｓ３はトランジスタＱ１のオン状態を保持するために必要十分な微小電流値であるものとする。なお、トランジスタＱ１１，Ｑ２１に並列に接続されているツェナーダイオードＺＤ１，ＺＤ２は、トランジスタＱ１１，Ｑ２１のソース・ドレイン間に過電圧が印加されないよう保護機能を果たしている。

すなわち、ツェナーダイオードＺＤ１が設けられていなければ、トランジスタＱ１２，Ｑ１３のオンにより電圧（Ｖｃｃ−Ｖ１）はツェナーダイオードＺＤ１のツェナー電圧Ｖｚより大きくなるが、ツェナーダイオードＺＤ１があるためにツェナー電圧Ｖｚでクランプされる。そして、制御信号ｏｕｔ１によりトランジスタＱ１２がオフになると、ドレイン電流Ｉ１の減少に合わせてトランジスタＱ１１のゲート・ソース間電圧が減少するため、接続点Ａの電位ＶＩはツェナーダイオードＺＤ１がなければ常に上昇する。

トランジスタＱ１２がオフになったときの接続点Ａの電位Ｖ１が（Ｖｃｃ−Ｖ１）＜Ｖｚという関係を満たせば、電位Ｖ１はツェナーダイオードＺＤ１があっても上昇する。（Ｖｃｃ−Ｖ１）＞Ｖｚであれば、電位Ｖ１は（Ｖｃｃ−Ｖｚ）のままで変化しない。図２に示した信号波形は、後者の場合に相当する。

なお、本発明にとって、電圧（Ｖｃｃ−Ｖ１）とツェナー電圧Ｖｚとの大小関係はどちらでもよく、いずれか一方に限定されるものではない。また、第１の検出制御回路３０へのセット信号ｓｅｔに対する閾値電圧Ｖｔｈは、Ｖｃｃ＞Ｖｔｈ＞（Ｖｃｃ−Ｖｚ）の関係に設定しておく必要がある。ただし、図２の信号波形では、Ｖ１＝Ｖｃｃ−Ｖｚになったときに駆動回路１１への制御信号ｏｕｔ１が出力されるようになっているが、実際は制御信号ｏｕｔ１にはマージンが必要になる。

以上に説明したドライバ回路は、低電位側電源を基準とした論理信号Ｘが入力されて、高電位側電源Ｖｃｃを基準とした論理信号Ｙを生成するドライバ回路であって、レベルシフト回路１０、出力回路２０、第１の検出制御回路３０、および第２の検出制御回路４０から構成されるもので、レベルシフト回路１０に入力する論理信号Ｘおよび反転された論理信号Ｘ^*によって、プルダウン回路２１とカレントミラー対を構成するＰチャネルのトランジスタＱ１１，Ｑ２１とを相補的にオンオフ駆動し、第１の検出制御回路３０からの制御信号ｏｕｔ１に基づいて駆動回路１１を流れるドレイン電流Ｉ１を制御するとともに、第２の検出制御回路４０からの制御信号ｏｕｔ２に基づいてプルダウン回路２１を流れるドレイン電流Ｉ２を制御している。

したがって本発明のドライバ回路は、従来のドライバ回路と比較して、以下のような利点を有している。
第１に、本発明のドライバ回路では、一連のトランジスタＱ１１，Ｑ２１のオンオフ動作において、出力回路２０を構成するプルアップ側のトランジスタＱ２１とプルダウン回路２１のトランジスタＱ２２およびＱ２３のオンオフのタイミングが、論理信号Ｘおよび反転された論理信号Ｘ^*のタイミングによって決まる。そのため、従来回路のように高電位側電源と接地との間に直列接続された複数のトランジスタの同時オン状態を本質的に回避することができる。

また、レベルシフト回路１０を構成するカレントミラー対のトランジスタＱ１１に流れるドレイン電流Ｉ１は、トランジスタＱ２１とのサイズ比ｎを大きくすることにより、出力回路２０における消費電流と比較して無視できる程度まで小さな値に設計することが可能である。

さらに、第１の検出制御回路３０、および第２の検出制御回路４０を用いて接続点ＡおよびＢの電位を検出して、それぞれレベルシフト回路１０、出力回路２０にフィードバックを行うことにより、ターンオンおよびターンオフ期間に接続点ＡおよびＢの電位Ｖ１，Ｖ２を高速に遷移させることができる。したがって、それにより大電流を供給して遷移が完了すると同時に微小電流に切り替えることで、高速動作と低消費電力を両立させたドライバ回路の設計が可能となる。

本発明の実施の形態に係るドライバ回路を示す回路図である。図１のドライバ回路の各部動作波形を示すタイミング図である。従来のドライバ回路を示す回路図である。従来のドライバ回路の別の例を示す回路図である。図４の各トランジスタのオンオフ状態を示す状態遷移図である。

符号の説明

１０レベルシフト回路
１１駆動回路
２０出力回路
２１プルダウン回路
３０第１の検出制御回路
４０第２の検出制御回路
ｏｕｔ１制御信号（第１の制御信号）
ｏｕｔ２制御信号（第２の制御信号）
Ｑ１１Ｐチャネルのトランジスタ（第１の電流制御素子）
Ｑ２１Ｐチャネルのトランジスタ（第２の電流制御素子）
Ｑ１２Ｎチャネルのトランジスタ（第１の電流源）
Ｑ１３Ｎチャネルのトランジスタ（第２の電流源）
Ｑ３１，Ｑ４１Ｐチャネルのトランジスタ
Ｑ３２，Ｑ４２Ｎチャネルのトランジスタ
Ｑ２２Ｎチャネルのトランジスタ（第３の電流源）
Ｑ２３Ｎチャネルのトランジスタ（第４の電流源）
Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２抵抗
Ｖｃｃ高電位側電源
Ｘ，Ｙ論理信号

Claims

低電位側電源を基準とする入力論理信号から高電位側電源を基準とする出力論理信号を生成するドライバ回路において、
前記入力論理信号によって駆動される駆動回路、および前記駆動回路によって前記高電位側電源からの貫通電流が制御される第１の電流制御素子からなるレベルシフト回路と、
前記第１の電流制御素子に対してカレントミラー接続された第２の電流制御素子、および前記第２の電流制御素子と直列接続されたプルダウン回路からなる出力回路と、
前記第１、第２の電流制御素子にそれぞれ共通する制御電圧の変化を検出して、前記駆動回路への第１の制御信号を生成する第１の検出制御回路と、
前記第２の電流制御素子の前記プルダウン回路との接続点における電位変化を検出して、前記プルダウン回路への第２の制御信号を生成する第２の検出制御回路と、
を備え、
前記駆動回路は、出力電流が大きい第１の電流源と出力電流が小さい第２の電流源とを並列接続して構成され、
前記第１の検出制御回路は、前記第１、第２の電流制御素子がオンになったとき、前記第１の制御信号を出力して前記第１の電流源を直ちにオフにするものであり、
前記プルダウン回路は、出力電流が大きい第３の電流源と出力電流が小さい第４の電流源とを並列接続して構成され、
前記第２の検出制御回路は、前記第２の電流制御素子の前記プルダウン回路との接続点における電位がローレベルになったとき、前記第２の制御信号を出力して前記第３の電流源を直ちにオフにするものであり、
前記入力論理信号によって前記プルダウン回路と前記第１、第２の電流制御素子とを相補的にオンオフするとき、前記第１の制御信号に基づいて前記駆動回路を流れる電流を制御するとともに、前記第２の制御信号に基づいて前記プルダウン回路を流れる電流を制御するようにしたことを特徴とするドライバ回路。
前記第１の検出制御回路は、
第１の抵抗と、
前記第１の抵抗を介して前記高電位側電源にソース端子を接続した第１のＰチャネルＭＯＳＦＥＴと、
前記第１のＰチャネルＭＯＳＦＥＴのドレイン端子に一端を接続し、他端をグランドに接続した第２の抵抗と、
前記第２の抵抗と並列にドレイン端子およびソース端子を接続し、前記入力論理信号が反転してゲート端子に供給される第１のＮチャネルＭＯＳＦＥＴと、
から構成され、
前記第１のＰチャネルＭＯＳＦＥＴのゲート端子に前記第１、第２の電流制御素子の共通する制御電圧を供給して、前記第２の抵抗の両端電圧に応じて前記第１の制御信号を出力するとともに、前記第１のＮチャネルＭＯＳＦＥＴのゲート端子に前記入力論理信号を反転して供給することによって前記第１の制御信号をリセットすることを特徴とする請求項１記載のドライバ回路。
前記第２の検出制御回路は、
第３の抵抗と、
前記第３の抵抗を介して前記高電位側電源にソース端子を接続した第２のＰチャネルＭＯＳＦＥＴと、
前記第２のＰチャネルＭＯＳＦＥＴのドレイン端子に一端を接続し、他端をグランドに接続した第４の抵抗と、
前記第４の抵抗と並列にドレイン端子およびソース端子を接続し、前記入力論理信号がゲート端子に供給される第２のＮチャネルＭＯＳＦＥＴと、
から構成され、
前記第２のＰチャネルＭＯＳＦＥＴのゲート端子に前記第２の電流制御素子の前記プルダウン回路との接続点における電位を供給して、前記第４の抵抗の両端電圧に応じて前記第２の制御信号を出力するとともに、前記第２のＮチャネルＭＯＳＦＥＴのゲート端子に前記入力論理信号を供給することによって前記第２の制御信号をリセットすることを特徴とする請求項１記載のドライバ回路。