JP4536108B2

JP4536108B2 - 負荷駆動回路

Info

Publication number: JP4536108B2
Application number: JP2007320808A
Authority: JP
Inventors: 典弘川岸; 一美朝川
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-12-12
Filing date: 2007-12-12
Publication date: 2010-09-01
Anticipated expiration: 2027-12-12
Also published as: JP2009147515A; US20090153200A1; US7741884B2

Description

本発明は、負荷を駆動して出力電圧の制御を行う負荷駆動回路に関するものである。

一般的な電気機器の駆動を制御するものとしてＭＯＳ型出力を用いた駆動回路が知られている。かかるＭＯＳ型出力を用いた駆動回路においては、出力用のＭＯＳトランジスタのゲートソース間又はドレインソース間の耐圧を保護する必要がある。かかる耐圧保護を行うために、例えば、ツェナーダイオードを直列接続した直列回路をＭＯＳトランジスタのゲートソース間に接続した保護回路が知られている（特許文献１参照）。

特許文献１に記載された保護回路は、バッテリ及び負荷の間に設けられたＭＯＳＦＥＴと、ＭＯＳＦＥＴのゲートソース間に直列接続された２つのツェナーダイオードとトランジスタとからなる直列回路と、が設けられている。過電流が流れてＭＯＳＦＥＴのゲートソース間電圧が基準電圧よりも超えた場合に、トランジスタをオン制御することによりＭＯＳＦＥＴのゲートソース間電圧がツェナーダイオードのツェナー電圧にクランプし、負荷駆動回路の駆動能力を落とすことで、過電流が抑えゲートソース間の耐圧保護を行うことが出来る。
特開２００５−３２３４８９号公報

特許文献１に記載された保護回路では、負荷を高速に駆動させるためには、ＭＯＳＦＥＴから負荷に供給する電荷量を増大させる必要あり、かかる電荷量を増大させるためには、ＭＯＳＦＥＴを駆動するための電流量をより増大させる必要がある。

しかしながら、負荷の駆動期間中には電流を流し続けることから、上述したような大電流によってＭＯＳＦＥＴを駆動すると、かかる電流によって半導体集積回路の消費電流が増加するという問題点がある。

本発明は、以上の如き事情に鑑みてなされたものであり、負荷駆動用の電界効果トランジスタのゲートソース間の耐圧保護をしつつ低消費電流で高速動作可能な負荷駆動回路を提供することを目的としている。

上述した課題を解決するために、電源電圧に接続されたソースを含む電荷供給用のＰ型電界効果トランジスタと、前記Ｐ型電界効果トランジスタのドレインと基準電位とに各々接続されたドレイン及びソースを含む電荷放電用のＮ型電界効果トランジスタと、前記Ｐ型電界効果トランジスタのドレインと前記Ｎ型電界効果トランジスタのドレインとの接続点に接続された出力端子と、前記Ｎ型電界効果トランジスタのゲートソース間に設けられたツェナー機能デバイスと、前記電源電圧と前記基準電位との間に接続されて、前記Ｎ型電界効果トランジスタのゲートにオン電位及びオフ電位を択一的に付与するオンオフスイッチ回路と、を有し、前記オンオフスイッチ回路は、前記ツェナー機能デバイスの入出力端子に各々接続されたソース及びドレインを含むＮ型オフスイッチトランジスタと、前記Ｎ型電界効果トランジスタのゲートと前記電源電圧との間に接続されたＰ型の第１オンスイッチトランジスタ及び電流源の直列回路と、前記直列回路に並列接続されたＰ型の第２オンスイッチトランジスタと、からなることを特徴とする負荷駆動回路が提供される。

また、前記Ｎ型電界効果トランジスタのゲートソース間電圧が所定値を超えた場合に、前記Ｐ型の第２オンスイッチトランジスタを停止せしめる制御部を更に備えることとしても良い。

また、前記ツェナー機能デバイスがツェナーダイオードであっても良い。

また、前記ツェナー機能デバイスがバイポーラトランジスタと、前記バイポーラトランジスタのコレクタエミッタ間に接続されて前記バイポーラトランジスタのベースに分圧を供給する分圧回路と、を含んでいても良い。

本発明の負荷駆動回路においては、負荷駆動回路における負荷駆動用の電界効果トランジスタのソースゲート間にツェナー機能デバイスを接続する一方、前記電界効果トランジスタのゲートにオン電位及びオフ電位を択一的に供給するオンオフスイッチ回路を設け、前記負荷駆動用電界効果トランジスタが導通した場合に前記ツェナー機能デバイスに流れる電流を制限することにより、負駆動用の電界効果トランジスタのゲートソース間の耐圧保護をしつつ低消費電流で高速動作することが出来る。

発明を実施するための形態

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

図１を参照しつつ、本発明の実施例の負荷駆動回路１０の回路構成を詳細に説明する。

図１に示されているように、Ｐ型ＭＯＳトランジスタ１１のソースは接続点Ｔ₁を介して電源電圧源Ｖ_inに、ドレインは接続点Ｔ₂を介して出力端子Ｔ_outに接続されている。出力端子Ｔ_outは負荷１２を介して基準電位に接続されている。ここで、基準電位は接地電位であっても良い。また、Ｐ型ＭＯＳトランジスタ１１のドレインは接続点Ｔ₂を介してＮ型ＭＯＳトランジスタ１３のドレインに接続されている。従って、負荷１２はＰ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳトランジスタ１３の駆動に応じて駆動せしめられ、出力端子Ｔ_outから所定の駆動電圧を出力することとなる。

Ｐ型ＭＯＳトランジスタ１１のゲートソース間には、ツェナー機能デバイスであるツェナーダイオード１４が接続されている。具体的には、ツェナーダイオード１４のカソードが接続点Ｔ₁及び接続点Ｔ₃を介してＰ型ＭＯＳトランジスタ１１のソースに接続され、ツェナーダイオード１４のアノードが接続点Ｔ₄を介してＰ型ＭＯＳトランジスタ１１のゲートに接続されている。ここで、ツェナー機能デバイスとは、逆電圧が所定電圧より大きくなることで逆方向に電流を流すことが可能なデバイスのことをいい、ツェナーダイオードのみに限られることはなく、ツェナーダイオードと通常のダイオードとを組み合わせた直列回路や、バイポーラトランジスタと分圧回路とを組み合わせた回路であっても良い。

Ｐ型ＭＯＳトランジスタ１１の駆動を停止させるためのオフスイッチトランジスタとして、Ｐ型ＭＯＳトランジスタ１５がツェナーダイオード１４に並列に接続されている。具体的には、Ｐ型ＭＯＳトランジスタ１５のソースは、接続点Ｔ₃を介してツェナーダイオード１４のアノードに接続され、接続点Ｔ₄、Ｔ₅及びＴ₆を介してツェナーダイオード１４のカソード及びＰ型ＭＯＳトランジスタ１１のゲートに接続されている。また、Ｐ型ＭＯＳトランジスタ１５のソースは、接続点Ｔ₁及びＴ₃を介して電源電圧源Ｖ_inにも接続されている。更に、Ｐ型ＭＯＳトランジスタ１５のゲートは、Ｐ型ＭＯＳトランジスタ１５のゲート駆動信号を入力される入力端子Ｓ₁に接続されている。

Ｐ型ＭＯＳトランジスタ１１の駆動を開始させるためのオンスイッチトランジスタとして、Ｎ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジスタ１７が、Ｐ型ＭＯＳトランジスタ１１のゲートと基準電位の間に接続されている。具体的には、Ｎ型ＭＯＳトランジスタ１６のドレインが接続点Ｔ₄及びＴ₆を介してＰ型ＭＯＳトランジスタ１１のゲートに接続され、Ｎ型ＭＯＳトランジスタ１７のドレインが接続点Ｔ₄、Ｔ₅及びＴ₆を介してＰ型ＭＯＳトランジスタ１１のゲートに接続されている。また、Ｎ型ＭＯＳトランジスタ１６のソースが電流源１８、接続点Ｔ₇及びＴ₈を介して基準電位と接続され、Ｎ型ＭＯＳトランジスタ１７のソースが接続点Ｔ₇及びＴ₈を介して基準電位と接続されている。更に、Ｎ型ＭＯＳトランジスタ１６、１７のゲートの各々は、各Ｐ型ＭＯＳトランジスタのゲート駆動信号が入力される入力端子Ｓ₂及びＳ₃に接続されている。なお、Ｎ型ＭＯＳトランジスタ１６と電流源１８とから直列回路１９が構成されている。Ｎ型ＭＯＳトランジスタ１７は、直列回路１９に並列接続されていることとなる。

Ｐ型ＭＯＳトランジスタ１５、Ｎ型ＭＯＳトランジスタ１６、Ｎ型ＭＯＳトランジスタ１７及び電流源１８から、Ｐ型ＭＯＳトランジスタ１１の駆動制御を行うオンオフスイッチ回路２０が構成されている。Ｐ型ＭＯＳトランジスタ１５、Ｎ型ＭＯＳトランジスタ１６、Ｎ型ＭＯＳトランジスタ１７が各々駆動することで、Ｐ型ＭＯＳトランジスタ１１にオン電位及びオフ電位を択一的に付与することとなる。上述した構成から、オンオフスイッチ回路２０は、電源電圧源Ｖ_inと基準電位との間に接続されていることとなる。

上述した構成から、Ｐ型ＭＯＳトランジスタ１１のゲートにはゲート駆動信号を入力するための入力端子は接続されてはいない。一方で、Ｎ型ＭＯＳトランジスタ１３のゲートには、ゲート駆動信号が入力される入力端子Ｓ₄が接続されている。また、Ｎ型ＭＯＳトランジスタ１３のソースは、接続点Ｔ₈を介して基準電位に接続されている。

なお、入力端子Ｓ₁からＳ₄は入力信号制御装置（図示せず）に接続されており、かかる入力信号制御装置から所定のタイミングで各ＭＯＳトランジスタのゲートにＨｉ又はＬｏのゲート駆動信号が入力されることとなる。

次に、図２に示されタイムチャートを参照しつつ、負荷駆動回路１０の動作を詳細に説明する。

先ず、入力端子Ｓ₁、Ｓ₂、Ｓ₃に入力されるゲート駆動信号がＬｏであり、入力端子Ｓ₄に入力されるゲート駆動信号がＨｉである状態を初期状態とする。かかる状態においては、Ｐ型ＭＯＳトランジスタ１５がＯＮ状態であり、Ｎ型ＭＯＳトランジスタ１６、１７がＯＦＦ状態である。従って、Ｐ型ＭＯＳトランジスタ１１のゲートにはゲート駆動信号Ｈｉが入力されることとなり、Ｐ型ＭＯＳトランジスタ１１はＯＦＦ状態となる。また、入力端子Ｓ₄にはＨｉのゲート駆動信号が入力されていることから、Ｎ型ＭＯＳトランジスタ１３はＯＮ状態となる。かかる状態においては、負荷１２には電荷を供給することができていないため、負荷駆動回路１０としては停止していることから、出力端子Ｔ_outからの出力電圧はＬｏとなる。

次に、入力端子Ｓ₄に入力されるゲート駆動信号がＬｏとなり、Ｎ型ＭＯＳトランジスタ１３はＯＦＦ状態に移行する。その後、入力端子Ｓ₁に入力されるゲート駆動信号がＨｉとなり、更にその後、入力端子Ｓ₂、Ｓ₃に入力されるゲート駆動信号が同時にＨｉとなる。すなわち、Ｐ型ＭＯＳトランジスタ１５がＯＦＦ状態に移行した直後に、Ｎ型ＭＯＳトランジスタ１６、１７がＯＮ状態に移行する。Ｎ型ＭＯＳトランジスタ１６、１７がＯＮ状態である導通状態に移行すると、Ｐ型ＭＯＳトランジスタ１１のゲートとＰ型ＭＯＳトランジスタ１５のドレインとの間に蓄積されたプラス電荷が基準電位に向かって流れることとなり、Ｐ型ＭＯＳトランジスタ１１のゲートの電位が下さがることとなる。従って、Ｐ型ＭＯＳトランジスタ１１のゲートにゲート駆動信号Ｌｏが入力されることとなり、Ｐ型ＭＯＳトランジスタ１１がＯＮ状態に移行することとなる。

ここで、直流回路１９は電流源１８を含んでいるため、電流源１８によって決定される所定の電流量以上の電流が流れることはない。一方で、Ｎ型ＭＯＳトランジスタ１７には電流源等の電流量を制御するものが接続されていないため、Ｎ型ＭＯＳトランジスタ１７のソースゲート間を流れる電流は、直流回路１９に流れる電流よりも大きくなることとなる。従って、Ｎ型ＭＯＳトランジスタ１７の駆動によって、Ｐ型ＭＯＳトランジスタ１１のゲート電位を急速に下げることが出来、Ｐ型ＭＯＳトランジスタ１１を高速駆動することが出来ることとなる。

Ｐ型ＭＯＳトランジスタ１１がＯＮ状態に移行すると、Ｐ型ＭＯＳトランジスタ１１のソースドレイン間が導通状態になるため、負荷電流ＩＬが流れることとなる。負荷電流ＩＬは、接続点Ｔ₂を経由して負荷１２に向かって流れることとなり、負荷１２に電荷を充電して出力端子Ｔ_outの出力電圧をＨｉにすることとなる。

また、Ｐ型ＭＯＳトランジスタ１１がＯＮ状態に移行すると、Ｐ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsが上昇し、ツェナーダイオード１４のツェナー電圧Ｖ_zに到達することとなる。かかる状態に到達すると、入力端子Ｓ₃に入力されるゲート駆動信号がＬｏとなり、Ｎ型ＭＯＳトランジスタ１７がＯＦＦ状態に移行することとなる。かかる状態に到達すると、電源電圧源Ｖ_inからＰ型ＭＯＳトランジスタ１１を経由して基準電位に流れる負荷電流ＩＬ以外に、電源電圧源Ｖ_inからツェナーダイオード１４及び直列回路１９経由して基準電位に駆動電流ＩＫが流れることとなる。駆動電流ＩＫが流れることで、Ｐ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsの急激な電圧上昇を抑えること（すなわち、ゲートソース間の耐圧保護）が出来、且つ、ツェナーダイオード１４のツェナー電圧Ｖ_zが維持されることとなり、Ｐ型ＭＯＳトランジスタ１１がＯＮ状態を維持して出力端子Ｔ_outの出力電圧をＨｉに維持することとなる。すなわち、Ｐ型ＭＯＳトランジスタ１１を駆動時には、微小電流（すなわち、電流源１８で決定される電流）を流すＮ型ＭＯＳトランジスタ１６と、大電流（すなわち、電流源１８で決定される電流よりも大きい電流）を流すＮ型ＭＯＳトランジスタ１７と、を駆動させることで高速にＰ型ＭＯＳトランジスタ１１を駆動させ、ゲートソース間電圧Ｖ_gsが所定電圧に達するとＮ型ＭＯＳトランジスタ１６のみを駆動させて、出力電圧をＨｉに維持するために負荷電流ＩＬ及び駆動電流ＩＫだけを流すこととなる。

また、直列回路１９に設けられた電流源１８によって、駆動電流ＩＫを出力電圧をＨｉに維持することができる最小の電流量に調整している。従って、Ｐ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsがツェナー電圧Ｖ_zに到達すると、最小の電流量によって出力電圧をＨｉに維持すことができることとなる。

その後、入力端子Ｓ₂から入力されるゲート駆動信号がＬｏとなり、Ｎ型ＭＯＳトランジスタ１６がＯＦＦ状態に移行することとなる。更に、入力端子Ｓ₁から入力されるゲート駆動信号がＬｏとなり、Ｐ型ＭＯＳトランジスタ１５がＯＮ状態に移行することとなる。Ｐ型ＭＯＳトランジスタ１５がＯＮ状態に移行すると、Ｐ型ＭＯＳトランジスタ１５のドレイン電流によって、Ｐ型ＭＯＳトランジスタ１１のゲート電圧が押し上げられることとなり、かかるゲート電圧の上昇によってＰ型ＭＯＳトランジスタ１１はＯＦＦ状態に移行することとなる。

Ｐ型ＭＯＳトランジスタ１１がＯＦＦ状態に移行した後、入力端子Ｓ₄から入力されるゲート駆動信号がＨｉとなり、Ｎ型ＭＯＳトランジスタ１３がＯＮ状態に移行することとなる。Ｎ型ＭＯＳトランジスタ１３のソースドレイン間が導通状態になることで、負荷１２に蓄積された電荷が放電させられ、出力端子Ｔ_outの出力電圧がＬｏに移行することとなる。

その後、上述した動作が繰り返すことで、負荷駆動回路１０を駆動して出力電圧を周期的に切り替えることが出来ることなる。

以上のように、本実施例による負荷駆動回路によれば、Ｐ型ＭＯＳトランジスタのゲートソース間の耐圧保護をしつつ低消費電流で高速動作を行うことが出来る。

実施例１における入力端子Ｓ₃以外の構成を同様として、Ｎ型ＭＯＳトランジスタ１７をＯＦＦ状態にするタイミングを決定する制御回路を設けても良い。かかる制御回路を設けた負荷駆動回路３０について、図３を参照しつつ詳細に説明する。なお、実施例１と同様の部分については同じ符号を付して、説明は省略することとする。

図３に示されているように、Ｐ型ＭＯＳトランジスタ１５のソースには、接続点Ｔ₉を介して抵抗Ｒ₁が接続されている。抵抗Ｒ₁のＰ型ＭＯＳトランジスタ１５のソースとの接続側の他端は、ツェナーダイオード３１のカソードに接続されている。ツェナーダイオード３１のアノードは、接続点Ｔ₁₀を介してコンパレータ３２の負入力端子に接続されている。また、ツェナーダイオード３１のアノードは、接続点Ｔ₁₀を介して電流源３３にも接続されている。更に、電流源３３のツェナーダイオード３１のアノードとの接続側の他端は基準電位に接続されている。コンパレータ３２の正入力端子は、接続点Ｔ₁₁を介して、Ｐ型ＭＯＳトランジスタ１５のドレイン及びＮ型ＭＯＳトランジスタ１７のドレインに接続されている。コンパレータ３２の出力端子は、フリップフロップ回路３４のリセット入力端子Ｒに接続されている。また、フリップフロップ回路３４のセット入力端子Ｓは、接続点Ｔ₁₂を介して入力端子Ｓ₂に接続されている。更に、フリップフロップ回路３４の出力端子Ｑは、Ｎ型ＭＯＳトランジスタ１７のゲートに接続されている。

上述した構成から、コンパレータ３２の正入力端子にはＰ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsが入力され、負入力端子には抵抗Ｒ₁、ツェナーダイオード３１及び電流源３３によって決定される基準電圧Ｖ_refが入力されることとなる。また、抵抗Ｒ₁、ツェナーダイオード３１、コンパレータ３２、電流源３３及びフリップフロップ回路３４から制御回路３５が構成されている。

次に、制御回路３５の動作について図４を参照しつつ説明する。

入力端子Ｓ₂からＨｉのゲート駆動信号がＮ型ＭＯＳトランジスタ１６、１７に入力されて、Ｎ型ＭＯＳトランジスタ１６、１７がＯＮ状態となる（ステップＳ１）。ここで、Ｎ型ＭＯＳトランジスタ１７については、フリップフロップ回路３４を介してＨｉのゲート駆動信号が入力されることとなる。なお、この時、Ｐ型ＭＯＳトランジスタ１５は、出力端子Ｓ₁からＨｉのゲート駆動信号が入力されるため、ＯＦＦ状態である。また、Ｎ型ＭＯＳトランジスタ１５は、出力端子Ｓ₄からＬｏのゲート駆動信号が入力されるため、ＯＦＦ状態である。

Ｎ型ＭＯＳトランジスタ１６、１７がＯＮ状態になると、Ｎ型ＭＯＳトランジスタ１１がＯＮ状態に移行する（ステップＳ２）。その後、コンパレータ３２によって、Ｎ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsが抵抗Ｒ₁、ツェナーダイオード３１及び電流源３３によって決定される基準電圧Ｖ_refを超えているか否かを判定する（ステップＳ３）。

ゲートソース間電圧Ｖ_gsが基準電圧Ｖ_refよりも高い場合には、Hｉをフリップフロップ回路３４のリセット入力端子Ｒに入力することとなる（ステップＳ４）。逆に、ゲートソース間電圧Ｖ_gsが基準電圧Ｖ_refよりも低い場合には、Lｏをフリップフロップ回路３４のリセット入力端子Ｒに入力することとなる（ステップＳ５）。

フリップフロップ回路３４は、リセット入力端子ＲにHｉが入力される場合には、出力端子ＱからＬｏのゲート駆動信号を出力して、Ｎ型ＭＯＳトランジスタ１７をＯＦＦ状態に移行させる（ステップＳ６）。その後、ＥＮＤに進むことになる。

また、フリップフロップ回路３４は、リセット入力端子ＲにLｏが入力される場合には、出力端子ＱからＨｉのゲート駆動信号を出力して、Ｎ型ＭＯＳトランジスタ１７をＯＮ状態に維持させる（ステップＳ６）。その後、ステップＳ３に戻り、ゲートソース間電圧Ｖ_gsと基準電圧Ｖ_refとを再度比較することとなる。

以上のように、本実施例においては、制御回路３５を設けることでＰ型ＭＯＳトランジスタ１１のゲートソース間電圧Ｖ_gsが基準電圧Ｖ_refを超えることで、Ｎ型ＭＯＳトランジスタ１７をＯＦＦ状態に移行することができる故、実施例１よりもより無駄な消費電流を削減することが可能となる。なお、負荷駆動回路３０としての駆動状態は図２に示されたタイムチャートと同様となる。

実施例１及び実施例２においては、Ｐ型ＭＯＳトランジスタにオンオフスイッチ回路を接続することで、Ｐ型ＭＯＳトランジスタを高速駆動せしめることを可能としていたが、Ｎ型ＭＯＳトランジスタにもオンオフスイッチ回路を設けることで、高速駆動せしめることができる。かかる負荷駆動回路５０を図５を参照しつつ、詳細に説明する。なお、実施例１と同様の部分については同じ符号を付して、説明は省略することとする。

図５に示されているように、Ｐ型ＭＯＳトランジスタ１１のゲートは、入力端子Ｓ₁₁に接続されている。従って、Ｐ型ＭＯＳトランジスタ１１は入力端子Ｓ₁₁から入力されるゲート駆動信号に応じて駆動することとなる。

Ｎ型ＭＯＳトランジスタ１３のゲートソース間には、ダイオオード５１とツェナーダイオード５２との直列接続からなるツェナー機能デバイス５３が接続されている。また、Ｎ型ＭＯＳトランジスタ１３をＯＦＦ状態に移行させるためのオフスイッチトランジスタとして、Ｎ型ＭＯＳトランジスタ５４がツェナー機能デバイス５３に並列接続されている。具体的には、Ｎ型ＭＯＳトランジスタ５４のドレインが接続点Ｔ₂₁、Ｔ₂₂を介してＮ型ＭＯＳトランジスタ１３のゲートに接続され、ソースが接続点Ｔ₂₃を介して基準電位に接続されている。また、Ｎ型ＭＯＳトランジスタ５４のゲートは入力端子Ｓ₁₂に接続され、入力端子Ｓ₁₂から入力されるゲート駆動信号に応じてＮ型ＭＯＳトランジスタ５４が駆動することとなる。

また、Ｎ型ＭＯＳトランジスタ１３をＯＮ状態に移行させるためのオンスイッチトランジスタとして、Ｐ型ＭＯＳトランジスタ５５が接続点Ｔ₂₁を介してＮ型ＭＯＳトランジスタ１３のゲートに接続されている。Ｐ型ＭＯＳトランジスタ５５のソースは電流源５６、接続点Ｔ₁及び接続点Ｔ₂₄を介して電源電圧源Ｖ_inに接続されている。Ｐ型ＭＯＳトランジスタ５５と電流源５６とは直列接続されており、直列回路５７を構成している。

更に、Ｎ型ＭＯＳトランジスタ１３をＯＮ状態に移行させるためのオンスイッチトランジスタとして、Ｐ型ＭＯＳトランジスタ５８が直列回路５７に並列接続されている。具体的には、Ｐ型ＭＯＳトランジスタ５８のソースが接続点Ｔ₁及び接続点Ｔ₂₄を介して電源電圧源Ｖ_inに接続され、ドレインが接続点Ｔ₂₁及びＴ₂₂を介してＮ型ＭＯＳトランジスタ１３のゲートに接続されている。

Ｐ型ＭＯＳトランジスタ５５、５８のゲートは、各々を駆動するためのゲート駆動信号が入力される入力端子Ｓ₁₃、Ｓ₁₄に接続されている。

上述した構成により、Ｎ型ＭＯＳトランジスタ５４、Ｐ型ＭＯＳトランジスタ５５、電流源５６及びＰ型ＭＯＳトランジスタ５８からオンオフスイッチ回路５９が構成されていることとなる。

次に、図６に示されタイムチャートを参照しつつ、負荷駆動回路５０の動作を詳細に説明する。

先ず、入力端子Ｓ₁₁に入力されるゲート駆動信号がＬｏであり、入力端子Ｓ₁₂、Ｓ₁₃、Ｓ₁₄に入力されるゲート駆動信号がＨｉである状態を初期状態とする。かかる状態においては、Ｐ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳトランジスタ５４がＯＮ状態であり、Ｎ型ＭＯＳトランジスタ５５、５８がＯＦＦ状態である。従って、Ｎ型ＭＯＳトランジスタ１３のゲートにはゲート駆動信号Ｌｏが入力されることとなり、Ｎ型ＭＯＳトランジスタ１３はＯＦＦ状態となる。かかる状態においては、電源電圧Ｖ_inから負荷１２に向かって負荷電流ＩＬが流れることとなり、負荷１２には電荷が供給さる。従って、負荷駆動回路５０としては駆動状態となり、出力端子Ｔ_outの出力電圧はＨｉとなる。

次に、入力端子Ｓ₁₁に入力されるゲート駆動信号がＨｉとなり、Ｐ型ＭＯＳトランジスタ１１はＯＦＦ状態に移行する。その後、入力端子Ｓ₁₂に入力されるゲート駆動信号がＬｏとなり、更にその後、入力端子Ｓ₁₃、Ｓ₁₄に入力されるゲート駆動信号が同時にＬｏとなる。すなわち、Ｎ型ＭＯＳトランジスタ５４がＯＦＦ状態に移行した直後に、Ｐ型ＭＯＳトランジスタ５５、５８がＯＮ状態に移行する。Ｐ型ＭＯＳトランジスタ５５、５８がＯＮ状態である導通状態に移行すると、電源電圧源Ｖ_inから直列回路５７又はＰ型ＭＯＳトランジスタ５８を経由してＮ型ＭＯＳトランジスタ１３のゲートに向かって電流が流れることとなり、Ｎ型ＭＯＳトランジスタ１３のゲートの電位が押し上げられることとなる。従って、Ｎ型ＭＯＳトランジスタ１３のゲートにゲート駆動信号Ｈｉが入力されることとなり、Ｎ型ＭＯＳトランジスタ１３がＯＮ状態に移行することとなる。

ここで、直流回路５７は、電流源５６を含んでいるため所定の電流量が流れることとなるが、Ｐ型ＭＯＳトランジスタ５８には電流源等の電流量を制御するものが接続されていないため、Ｐ型ＭＯＳトランジスタ５８のソースドレイン間を流れる電流は、直流回路５７に流れる電流よりも大きくなることとなる。従って、Ｐ型ＭＯＳトランジスタ５８の駆動によって、Ｎ型ＭＯＳトランジスタ１３のゲート電位を急速に上昇することが出来、Ｎ型ＭＯＳトランジスタ１３を高速駆動することが出来ることとなる。

Ｎ型ＭＯＳトランジスタ１３がＯＮ状態に移行すると、Ｎ型ＭＯＳトランジスタ１３のソースドレイン間が導通状態になるため、負荷１２に蓄積された電荷が放電させられ、出力端子Ｔ_outの出力電圧がＬｏに移行することとなる。

また、Ｎ型ＭＯＳトランジスタ１３がＯＮ状態に移行すると、Ｎ型ＭＯＳトランジスタ１３のゲートソース間電圧Ｖ_gsが上昇し、ツェナーダイオード５２のツェナー電圧Ｖｚとダイオード５１のアノード・カソード間の電圧が加算されたリミッタ電圧Ｖ_lに到達することとなる。かかる状態に到達すると、入力端子Ｓ₁₄に入力されるゲート駆動信号がＨｉとなり、Ｐ型ＭＯＳトランジスタ５８がＯＦＦ状態に移行することとなる。かかる状態に到達すると、電源電圧源Ｖ_inから直列回路５７及びツェナー機能デバイス５３を経由して基準電位に駆動電流ＩＫが流れることとなる。駆動電流ＩＫが流れることで、Ｎ型ＭＯＳトランジスタ１３のゲートソース間電圧Ｖ_gsの急激な電圧上昇を抑えること（すなわち、ゲートソース間の耐圧保護）が出来、且つ、ツェナー機能デバイス５３のリミッタ電圧Ｖ_lが維持されることとなり、Ｎ型ＭＯＳトランジスタ１３がＯＮ状態を維持して出力端子Ｔ_outから出力電圧をＬｏに維持することとなる。

また、直列回路５７に設けられた電流源５６によって、駆動電流ＩＫを出力電圧をＬｏに維持することができる最小の電流量に調整している。従って、Ｎ型ＭＯＳトランジスタ１３のゲートソース間電圧Ｖ_gsがリミッタ電圧Ｖｌに到達すると、最小の電流量によって出力電圧をＬｏに維持すことができることとなる。

その後、入力端子Ｓ₁₃から入力されるゲート駆動信号がＨｉとなり、Ｐ型ＭＯＳトランジスタ５５がＯＦＦ状態に移行することとなる。更に、入力端子Ｓ₁₂から入力されるゲート駆動信号がＨｉとなり、Ｎ型ＭＯＳトランジスタ５４がＯＮ状態に移行することとなる。Ｎ型ＭＯＳトランジスタ５４がＯＮ状態に移行すると、Ｎ型ＭＯＳトランジスタ１３のゲート電圧が下がることとなり、かかるゲート電圧の下降によってＮ型ＭＯＳトランジスタ１３はＯＦＦ状態に移行することとなる。

Ｎ型ＭＯＳトランジスタ１３がＯＦＦ状態に移行した後、入力端子Ｓ１１から入力されるゲート駆動信号がＬｏとなり、Ｐ型ＭＯＳトランジスタ１１がＯＮ状態に移行することとなる。再び、負荷１２に電荷を供給することとなり、出力端子Ｔ_outの出力電圧がＨｉに移行することとなる。その後、上述した動作が繰り返すことで、負荷駆動回路５０を駆動して出力電圧を周期的に切り替えることが出来ることとなる。

以上のように、本実施例による負荷駆動回路によれば、Ｎ型ＭＯＳトランジスタのゲートソース間の耐圧保護をしつつ低消費電流で高速動作を行うことが出来る。

なお、負荷の駆動を制御する２つのＭＯＳトランジスタの各々にオンオフスイッチ回路を設けても良い。かかる場合には、負荷の駆動開始、負荷の駆動停止の両方において低消費電流で高速動作を行いつつ耐圧保護を行うことができる。

ツェナー機能デバイスは、実施例１及び実施例３に記載された内容に限られることはなく、その他の例を図７を参照しつつ、詳細に説明する。なお、実施例３と同様の部分については同じ符号を付して、説明は省略することとする。

図７に示されているように、Ｎ型ＭＯＳトランジスタ１３のゲートソース間には、バイポーラトランジスタ６１が接続されている。バイポーラトランジスタ６１のコレクタエミッタ間には抵抗Ｒ₂、Ｒ₃が直列接続された分圧回路６２が接続され、抵抗Ｒ₂と抵抗Ｒ₃とは接続点Ｔ₃₁を介してバイポーラトランジスタ６１のベースに接続されている。従って、抵抗Ｒ₂、Ｒ₃によって決定される分圧がバイポーラトランジスタ６１のベースに供給されることとなる。また、抵抗Ｒ₂と抵抗Ｒ₃と接続点Ｔ₃₁は、バイポーラトランジスタ６１のベースに接続されている。バイポーラトランジスタ６１と分圧回路６２とからツェナー機能デバイス６３が構成されている。

上述した構成からＮ型ＭＯＳトランジスタ１３のゲートソース間電圧Ｖ_gsが抵抗Ｒ₂、Ｒ₃によって決定されるツェナー機能デバイス６３のリミッタ電圧Ｖ_lに到達するとバイポーラトランジスタ６１が導通状態となり電流が流れることとなる。

以上のことから、本実施例における負荷駆動回路のツェナー機能デバイスによっても、耐圧保護が可能となる。

本発明の実施例としての負荷駆動回路の構成図である。本発明の実施例としての負荷駆動回路の動作を示すタイムチャートである。本発明の異なる実施例としての負荷駆動回路の構成図である。本発明の異なる実施例としての負荷駆動回路の制御回路における動作を示すフローチャートである。本発明の異なる実施例としての負荷駆動回路の構成図である。本発明の異なる実施例としての負荷駆動回路の動作を示すタイムチャートである。本発明の異なる実施例としての負荷駆動回路の構成図である。

符号の説明

１０負荷駆動回路
１１Ｐ型ＭＯＳトランジスタ
１２負荷
１３Ｎ型ＭＯＳトランジスタ
１５Ｐ型ＭＯＳトランジスタ（オフスイッチトランジスタ）
１６Ｎ型ＭＯＳトランジスタ（オンスイッチトランジスタ）
１７Ｎ型ＭＯＳトランジスタ（オンスイッチトランジスタ）
１８電流源
１９直列回路
２０オンオフスイッチ回路
３２コンパレータ
３４フリップフロップ回路
Ｖ_in 電源電圧源
Ｓ₁〜Ｓ₄ 入力端子

Claims

電源電圧に接続されたソースを含む電荷供給用のＰ型電界効果トランジスタと、
前記Ｐ型電界効果トランジスタのドレインと基準電位とに各々接続されたドレイン及びソースを含む電荷放電用のＮ型電界効果トランジスタと、
前記Ｐ型電界効果トランジスタのドレインと前記Ｎ型電界効果トランジスタのドレインとの接続点に接続された出力端子と、
前記Ｎ型電界効果トランジスタのゲートソース間に設けられたツェナー機能デバイスと、
前記電源電圧と前記基準電位との間に接続されて、前記Ｎ型電界効果トランジスタのゲートにオン電位及びオフ電位を択一的に付与するオンオフスイッチ回路と、を有し、
前記オンオフスイッチ回路は、前記ツェナー機能デバイスの入出力端子に各々接続されたソース及びドレインを含むＮ型オフスイッチトランジスタと、前記Ｎ型電界効果トランジスタのゲートと前記電源電圧との間に接続されたＰ型の第１オンスイッチトランジスタ及び電流源の直列回路と、前記直列回路に並列接続されたＰ型の第２オンスイッチトランジスタと、からなることを特徴とする負荷駆動回路。
前記Ｎ型電界効果トランジスタのゲートソース間電圧が所定値を超えた場合に、前記Ｐ型の第２オンスイッチトランジスタを停止せしめる制御部を更に備えることを特徴とする請求項１記載の負荷駆動回路。
前記ツェナー機能デバイスがツェナーダイオードであることを特徴とする請求項１又は２に記載の負荷駆動回路。
前記ツェナー機能デバイスがバイポーラトランジスタと、前記バイポーラトランジスタのコレクタエミッタ間に接続されて前記バイポーラトランジスタのベースに分圧を供給する分圧回路と、を含むことを特徴とする請求項１乃至３のいずれか１に記載の負荷駆動回路。