TWI439022B - 具電壓箝位功能的閘極驅動電路 - Google Patents

Description

具電壓箝位功能的閘極驅動電路

本發明有關於一種閘極驅動電路，且特別是一種具有電壓箝位功能的閘極驅動電路。

在交換式電源(Switching Power)應用電路中，例如功率因數校正器(Power Factor Correction controller，PFC controller)，因外部負載與控制電路的電路元件的操作環境不同，例如外部負載元件通常操作於高電壓環境，而控制電路所使用的電路元件一般操作於低電壓環境。因此，一般會透過設置閘極驅動電路於控制電路與負載電路之間，以根據控制電路，產生對應地驅動電壓以推動負載電路。

請參閱圖1，圖1繪示傳統的閘極驅動電路的電路示意圖。閘極驅動電路9耦接於電源端VCC與接地端之間，且包括PMOS電晶體91、NMOS電晶體93、97、99以及齊納二極體95。

詳細地說，PMOS電晶體91的源極接於電源端VCC。PMOS電晶體91的汲極耦接NMOS電晶體93的汲極。NMOS電晶體93的源極耦接接地端。PMOS電晶體91的閘極與NMOS電晶體93的閘極分別耦接輸入端VIN，以接收一輸入信號。NMOS電晶體97的汲極耦接電源端VCC。NMOS電晶體97的源極耦接負載端LOAD。NMOS電晶體97的閘極耦接於PMOS電晶體91的汲極和NMOS電晶體93的汲極之間的接點。齊納二極體95耦接於NMOS電晶體97的閘極與 接地端之間。NMOS電晶體99的汲極耦接負載端LOAD。NMOS電晶體99的源極耦接地端。NMOS電晶體99的閘極耦接輸入端，接收輸入信號，並與NMOS電晶體93同步運作。

當閘極驅動電路9接收到輸入信號時，閘極驅動電路9會根據輸入信號對應產生一高電壓位準控制信號或一低電壓位準控制信號。進一步地說，當輸入信號的電壓為低電壓位準時，NMOS電晶體93截止運作，且PMOS電晶體91導通，連接電源端VCC與齊納二極體95，提升NMOS電晶體97閘極之電壓位準至一個預設值，以導通NMOS電晶體97，進而拉升負載端LOAD之電壓至電源端VCC之電壓位準，使得閘極驅動電路9對應輸出具高電壓位準的驅動信號來推動外部負載(未繪示)的運作。

反之，當輸入信號的電壓為高電壓位準時，PMOS電晶體91截止運作且NMOS電晶體93導通，下拉NMOS電晶體97閘極之電壓位準，進而截止NMOS電晶體97的運作。另外，NMOS電晶體99也會因輸入信號VIN在高電壓位準而導通，藉此下拉負載端LOAD之電壓位準，使得閘極驅動電路9對應輸出具輸出低電壓位準的驅動信號來截止負載的運作。

然而圖1所示之閘極驅動電路9，當PMOS電晶體91導通時所產生的電流直接流入齊納二極體95，會使齊納二極體95收到過大電流而有過熱現象，同時NMOS電晶體97的閘極亦會因接收到的電流過大而受到破壞，使得上述閘極驅動電路9無法正常運作，降低交換式 電源應用電路的整體運作效率。

本發明提供一種具有電壓箝位功能的閘極驅動電路，可藉由設置限流電阻，降低閘極驅動電路於電路切換時的功率消耗，並抑制靜態電流的消耗以避免電路元件因電流過大而受到破壞。所述閘極驅動電路另透過提供適當的電流傳輸路徑快速地提升閘極驅動電壓，且於閘極驅動電壓上升到預設的電壓值時，主動截止所述電流傳輸路徑，穩定閘極驅動電壓。從而，所述閘極驅動電路可提升閘極驅動電路的整體運作效益。

本發明實施例提供一種具電壓箝位功能的閘極驅動電路，此閘極驅動電路係耦接於電源端與接地端之間。所述閘極驅動電路包括限流電阻、第一開關元件、加速電路、第二開關元件以及電壓箝位電路。限流電阻具有第一端與第二端。第一開關元件分別耦接電源端與第一端並受控於控制信號選擇性地導通電源端與限流電阻。加速電路分別耦接第一端與第二端並根據第一偏電壓與第二端之電壓選擇性地提供一電流傳輸路徑。第二開關元件分別耦接第二端及接地端並受控於控制信號選擇性地導通限流電阻與接地端。電壓箝位電路耦接於第二端與接地端之間並依據第一開關元件產生之電流，調整第二端之電壓。當第二端之電壓上升至一預設電壓值，而第一偏電壓與第二端之電壓的差值小於第一門限值時，加速電路截止電流傳輸路徑。

在本發明其中一個實施例中，上述加速電路包括第一功率電晶體元件以及分壓電路。所述第一功率電晶體元件之第一電極與第二電極分別耦接限流電阻的第一端與第二端，且第一功率電晶體元件之控制電極接收第一偏電壓。分壓電路係用以產生第一偏電壓，其中分壓電路至少包括第一電阻與齊納二極體元件。第一電阻耦接於電源端與第一功率電晶體元件之控制電極之間，且齊納二極體元件耦接於第一功率電晶體元件之控制電極與接地端之間。

在本發明其中一個實施例中，上述電壓箝位電路包括至少一第一齊納二極體元件。此外，上述電壓箝位電路更包括第二電阻以及第二功率電晶體元件。第二電阻具有第三端與第四端，且第三端與第四端分別耦接齊納二極體元件與接地端。第二功率電晶體元件之第一電極耦接於限流電阻之第二端。第二功率電晶體元件之第二電極耦接接地端。第二功率電晶體元件之控制電極耦接第二電阻之第三端。第二功率電晶體元件受控於第三端上之一第二偏電壓並選擇性導通一放電電流路徑，以調整流經第二電阻之電流，據以使第二端之電壓維持於所述預設電壓值。

在本發明其中一個實施例中，上述加速電路包括第一功率電晶體元件以及分壓電路。第一功率電晶體元件之第一電極與第二電極分別耦接限流電阻的第一端與第二端，且第一功率電晶體元件之控制電極接收第一偏電壓。分壓電路係用以產生第一偏電壓，且分壓電路至少包括第一電阻與第三功率電晶體元件。第一電阻耦接於電源端與第一功率電晶體元件之控制電極之間。第三功率電晶體元件之第一電極耦接第一功率電晶體元件之控制電極。第三功率電晶體元件之第二電極耦接接地端。第三功率電晶體元件之控制電極耦接第二電阻之第三端，以接收第二偏電壓。

在本發明其中一個實施例中，當第三功率電晶體元件根據第二偏電壓調整流經第一電阻之電流，使第一偏電壓隨著經第一電阻之電流產生對應變化。

綜上所述，本發明提供一種具有電壓箝位功能的閘極驅動電路，此閘極驅動電路可藉由設置限流電阻降低閘極驅動電路於電路切換時的功率消耗與抑制閘極驅動電路中靜態電流的消耗。此閘極驅動電路另藉由設置加速電路提供適當的電流傳輸路徑，快速地提升閘極驅動電壓。此外，所述閘極驅動電路可透過設置電壓回授機制，主動於閘極驅動電壓上升到一個預設的電壓值時，截止所述電流傳輸路徑，穩定輸出閘極驅動。從而閘極驅動電路可避免電路元件因過熱而受到破壞，同時降低閘極驅動電路中功率的消耗，提升閘極驅動電路的運作效益。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

[閘極驅動電路之實施例]

請參照圖2，圖2繪示本發明一實施例提供的閘極驅動電路的電路示意圖。閘極驅動電路1包括輸入電壓轉換電路10、開關元件11a、開關元件11b、限流電阻13、加速電路15、電壓箝位電路17以及負載驅動電路19。所述閘極驅動電路1耦接於電源端VCC與接地端GND之間，並根據輸入端VIN所接收的輸入信號SIG_CTL，使得負載端LOAD對應輸出一個負載驅動信號，以推動外部負載(未繪示)之運作。所述外部負載可為馬達或線圈等需要較高電壓來驅動的電器設備。所述電源端VCC的電壓V⁺ 於實務上可依據所述電器設備的工作電壓需求範圍來設置。

進一步地說，如圖2所示，輸入電壓轉換電路10可以例如是一個反向器101，用以接收輸入信號SIG_CTL，並對輸入信號SIG_CTL進行電壓位準轉換。藉此，輸入電壓轉換電路10可輸出具高電壓位準或低電壓位準之控制信號。其中輸入電壓轉換電路10的操作電壓範圍係在接地端GND的電壓位準至電源端VCC的電壓V⁺ 之間，但亦可因實際電路設計有所不同。

開關元件11a上的其中兩個端點可分別耦接電源端VCC與限流電阻13。舉例來說，開關元件11a可以例如是功率電晶體元件Q1，功率電晶體元件Q1的源極耦接電源端VCC，且功率電晶體元件Q1的汲極耦接限流電阻13的一端(如節點VB)。此外，開關元件11a的控制電極(也就是功率電晶體元件Q1的閘極)耦接輸入電壓轉換電路10的輸出端(如節點VA)以接收控制信號，並根據所述控制信號選擇性地導通電源端VCC與限流電阻13。於本實施例中，功率電晶體元件Q1可以是由PMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q1之類型或規格。

限流電阻13耦接在節點VB與節點VD之間，雖然圖2將限流電阻13繪示成一個電阻R1，但電阻R1實際上可用一個具有電阻特性的電路來實現，本發明並不以此為限。

與開關元件11a類似的是，開關元件11b也可例如是一個功率電晶體元件Q2，功率電晶體元件Q2的汲極經過節點VD耦接到限流電阻13，功率電晶體元件Q2的源極耦接接地端GND。此外，功率電晶體元件Q2的閘極可同樣耦接至輸入電壓轉換電路10的輸出端(即節點VA)以接收所述控制信號，並根據所述控制信號選擇性地導通限流電阻13與接地端GND。於本實施例中，功率電晶體元件Q2可以是由NMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q2之類型或規格。

加速電路15耦接於限流電阻13的兩端。換言之，加速電路15耦接於節點VB與節點VD。加速電路15並根據節點VC上的第一偏電壓Vbias與節點VD的電壓VG，選擇性地導通節點VB與節點VD，以提供所述電流傳輸路徑提供一電流傳輸路徑。於此實施例中，加速電路15可例如是由一個功率電晶體元件Q3以及一個分壓電路來實現。功率電晶體元件Q3的汲極耦接節點VB，功率電晶體元件Q3的源極耦接節點VD。此外，功率電晶體元件Q3的閘極耦接節點VC，並依據第一偏電壓Vbias與電壓VG之間的電壓差值，選擇性地導通節點VB與節點VD，以提供所述電流傳輸路徑。第一偏電壓Vbias是由所述的分壓電路來產生。分壓電路，舉例來說，可例如是電阻R0以及齊納二極體元件DZ2串聯形成的分壓電路，並於節點VC產生第一偏電壓Vbias。

具體地說，電阻R0的第一端可耦接電源端VCC，電阻R0的第二端可耦接齊納二極體元件DZ2的陰極，而齊納二極體元件DZ2的陽極耦接接地端GND。據此，分壓電路可根據電源端VCC的電壓V⁺ 產生具固定電壓位準之第一偏電壓Vbias。但實際上可分壓電路可以兩個串聯的電阻來實現，本發明並不以此為限。此外，於本實施例中，功率電晶體元件Q3可以是由NMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q3之類型或規格。

電壓箝位電路17耦接於節點VD與接地端GND之間，用以穩定節點VD的電壓VG於一預設電壓值。所述預設電壓值可以係根據外部負載(未繪示)驅動所需的預設操作電壓區間來設置。電壓箝位電路17可例如是由一個齊納二極體元件DZ1來實現。詳細地說，齊納二極體元件DZ1的陰極耦接節點VD，而齊納二極體元件DZ1的陽極耦接接地端GND。但實際上，電壓箝位電 路17可依據推動電壓需求藉由一個齊納二極體元件或多個齊納二極體元件串聯的電路，來達到所需驅動電壓，但本發明並不限制。舉例來說，假設欲使節點VD的電壓VG達到20伏特區間，而每一個齊納二極體元件DZ1的崩潰電壓VDZ1僅為5.8伏特，則電壓箝位電路17可串接四個齊納二極體元件DZ1，以達到所需之驅動電壓。

負載驅動電路19耦接於電源端VCC與接地端GND之間。其中負載驅動電路19係依據節點VD的電壓VG或控制信號，對應產生所述負載驅動信號，以推動外部負載之運作。負載驅動電路19可例如係由兩個功率電晶體元件Q4以及Q5所形成的推拉輸出電路(totem pole)來實現。進一步地說，功率電晶體元件Q4以及功率電晶體元件Q5串聯耦接於電源端VCC與接地端GND之間，形成推拉輸出電路。外部負載耦接一負載端LOAD(如功率電晶體元件Q4以及功率電晶體元件Q5之間的節點)。具體來說，功率電晶體元件Q4的汲極耦接電源端VCC。功率電晶體元件Q4的源極耦接一負載端LOAD。功率電晶體元件Q4的閘極耦接節點VD，並依據節點VD的電壓VG，選擇性地導通電源端VCC與負載端LOAD，以上拉負載端LOAD之電壓，使負載端LOAD輸出具高電壓位準的負載驅動信號，推動負載之運作。功率電晶體元件Q5的汲極耦接負載端LOAD。功率電晶體元件Q5的源極耦接接地端GND。功率電晶體元件Q5的閘極耦接反向器101的輸出端(如節點VA)，以接收所述控制信號，選擇性地導通負載端LOAD與接地端 GND，下拉負載端LOAD之電壓，使負載端LOAD輸出具低電壓位準的負載驅動信號，停止外部負載之運作。此外，於本實施例中，功率電晶體元件Q4以及Q5可以是由NMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q4以及Q5之類型或規格。

詳細地說，請參閱圖3同時參照圖2，圖3繪示本發明實施例提供閘極驅動電路1的電路運作波形示意圖。復參考圖2，於電路實際操作角度來說，輸入電壓轉換電路10是一反向器101；開關元件11a為功率電晶體元件Q1；開關元件11b為功率電晶體元件Q2；限流電阻13為電阻R1；加速電路15是功率電晶體元件Q3、電阻R0以及齊納二極體元件DZ2所構成；電壓箝位電路17為齊納二極體元件DZ1；負載驅動電路19是功率電晶體元件Q4以及功率電晶體元件Q5所形成之推拉輸出電路。

於閘極驅動電路1初始運作(如時間區間t30至t31之間)，此時，反向器101的輸入端VIN接收的輸入信號SIG_CTL之電壓為低電壓位準，因此通過反向器101輸出的控制信號則為高電壓位準。換句話說，於本實施例中於此時間區間內，節點VA之電壓V1等於電源端VCC的電壓V⁺ ，使得功率電晶體元件Q1停止運作(如V⁺ -V1<VTP1)。同時，第一偏電壓Vbias與節點VD的電壓VG的電壓差值可透過電路設計使其大於功率電晶體元件Q3的導通電壓VTN3(第一門限值)，使功率電晶體元件Q3處於導通狀態。例如，透過配置適當的電阻R0的電阻值R₀ 、齊納二極體元件DZ2的崩潰電壓VDZ2 或是功率電晶體元件Q3的導通電壓VTN3，使得功率電晶體元件Q3於時間區間t30至t31內導通電流傳輸路徑，使節點VB透過所述電流傳輸路徑耦接節點VD。

然當功率電晶體元件Q1截止運作時，節點VB的電壓V2為零電壓位準，因此電流IR1以及IQ3趨近於零，如圖3所示電流IR1等於電流IDZ1約等於0安培。同時，因節點VA之電壓V1大於功率電晶體元件Q2的導通電壓(如V1=VGS2>VTN2)，因而驅動功率電晶體元件Q2，導通電阻R1與接地端GND，下拉節點VD的電壓VG。據此，節點VD的電壓位準為低電壓位準(例如電壓VG等於0伏特)，使得功率電晶體元件Q4處於截止狀態。功率電晶體元件Q5則因所接收的控制信號為高電壓位準(例如VG5=V1=V⁺ )而運作(即VGS5>VTN5)，導通負載端LOAD與接地端GND，以下拉負載端LOAD之電壓。從而，於此時間區間內(t30至t31之間)，閘極驅動電路1會輸出低電壓位準之負載驅動信號，截止外部負載的運作。

當輸入信號SIG_CTL由低電壓位準上升至高電壓位準時(亦即時間區間t31~t32)，控制信號則由高電壓位準下降至低電壓位準，此時節點VA之電壓V1開始下降。

當節點VA電壓之電壓V1小於電源端VCC之電壓V⁺ 減功率電晶體元件Q1的導通電壓VTP1的絕對值時(即V1≦V⁺ -|VTP1|)，功率電晶體元件Q1導通電源端VCC與電阻R1，提升節點VB電壓V2，並產生電流IR1(約於微安培範圍)。同時間，功率電晶體元件Q3因第一偏電壓Vbias與電壓VG之間的電壓差值(即VGS3)仍大於功率電晶體元件Q3的導通電壓VTN3(第一門限值)，持續導通節點VB與節點VD，提供所述電流傳輸路徑，並因節點VB電壓V2上升，而產生電流IQ3(約毫安培)。此時，功率電晶體元件Q3因功率電晶體元件Q3的源汲極之間的跨壓VDS3小於功率電晶體元件Q3的閘源極之間的跨壓VGS3減功率電晶體元件Q3的導通電壓VTN3(第一門限值)(亦即VDS3<VGS3-VTN3)，而操作於三級管區(Triode region)，並運作類似於電阻。據此，於t31~t32時間區間，流經電阻R1的電流IR1以及流經電流傳輸路徑的電流IQ3饋入齊納二極體元件DZ1，逐漸提升節點VD的電壓VG。從而時間區間t31~t32為閘極驅動電路1的加速階段。

接著，時間區間t32至t33為持續加速階段，且當節點VB的電壓V2上升至一特定電壓時，會使得功率電晶體元件Q3運作於飽和區(saturation region)。換言之，當功率電晶體元件Q3的源汲極之間的跨壓VDS3大於功率電晶體元件Q3的閘源極之間的跨壓VGS3減功率電晶體元件Q3的導通電壓VTN3(第一門限值)時(如VDS3>VGS3-VTN3)，功率電晶體元件Q3操作於夾止點(pinch-off)。此時，電流IQ3的電流量係受控於功率電晶體元件Q3的閘源極之間的跨壓VGS3，亦即節點VC與節點VD的電壓差值。因此當功率電晶體元件Q3運作於t32~t33區間時，功率電晶體元件Q3的閘源極之間的跨壓VGS3，因節點VD的電壓VG持續上升而開始下降，使得電流IQ3逐漸下降。

當閘極驅動電路1運作於時間區間t33~t34之間時，節點VD的電壓VG持續上升使得功率電晶體元件Q3的閘源極之間的跨壓VGS3小於功率電晶體元件Q3的導通電壓VTN3(第一門限值)時，停止功率電晶體元件Q3的運作，終止加速階段。換言之，即當節點VD電壓VG等於功率電晶體元件Q3的閘源極之間的跨壓VGS3減功率電晶體元件Q3的導通電壓VTN3時，截止功率電晶體元件Q3的運作，使功率電晶體元件Q3截止電流傳輸路徑，而電流IQ3因此趨近於零，於此時間區間，僅由流經電阻R1之電流IR1持續使節點VD的電壓VG上升，直到達到齊納二極體元件DZ1的崩潰電壓VDZ1(於此實施例即為預設電壓值)為止。同時，因節點VB的電壓V2已上升至電源端VCC的電壓V⁺ ，而節點VD的電壓VG還在持續上升，使流經電阻R1的電流IR1下降，此時，電阻R1上的跨壓為負變化量。

電阻R1於此區間則係用以限制饋入節點VD與齊納二極體元件DZ1的電流。據此，時間區間t33~t34為閘極驅動電路1電流限流與電壓箝位階段。當節點VD的電壓VG上升至齊納二極體元件DZ1的崩潰電壓VDZ1時，功率電晶體元件Q4導通，連接電源端VCC與負載端LOAD，拉升負載端LOAD的電壓，使負載端LOAD輸出具高電壓位準(例如電源端VCC之電壓V⁺ )之負載驅動信號，推動外部連接負載的運作。

而於時間點t34之後，節點VD已完成升壓與電壓箝位動作，並穩定地持續供應電壓給功率電晶體元件Q4的閘極，以推動外部負載之運作，直至輸入信號SIG_CTL變換電壓位準(即由高電壓位準轉低電壓位準)。本技術領域具通常知識者，應知當節點VD的電壓VG上升至齊納二極體元件DZ1的崩潰電壓VDZ1，即使流經齊納二極體元件DZ1的電流變化，齊納二極體元件仍可穩定地維持節點VD的電壓VG於其崩潰電壓VDZ1。從而，閘極驅動電路1具快速響應與低靜態電流之效益，可快速地將節點VD之電壓VG提升至預設電壓值(即齊納二極體元件DZ1的崩潰電壓VDZ1)以推動外部負載，同時限制閘極驅動電路1內靜態電流的消耗以及轉換時的功率消耗。

值得一提的是，於實務上，限流電阻13(例如電阻R1)可為具高電阻值，例如於10千歐姆至百萬歐姆區間。所述預設電壓值可以是依據功率電晶體元件Q4以及外部負載的推動電壓需求而設置並透過電壓箝位電路17的電路設計來達到。第一偏電壓Vbias於此實施例中，亦可藉由串接多個齊納二極體元件DZ2或配置電阻R0的電阻值R₀ 來達到所需第一偏電壓Vbias。

此外，加速電路15的導通與截止時間(轉換時間)亦可藉由功率電晶體元件Q3的設計或是選定具所需導通電壓(亦即第一門限值)的功率電晶體元件來達成，本發明並不限制。本發明技術領域具有通常知識者，應可由上述說明，推知第一偏電壓Vbias、第一門限值以及預設電壓值的具體設計與實施方式，故在此不再贅述。

另外，開關元件11a如前述亦可由NMOS功率金氧化半導體場效電晶體來實現。例如將NMOS功率金氧化半導體場效電晶體的第一電極(汲極)耦接電源端VCC，NMOS功率金氧化半導體場效電晶體的源極耦接限流電阻13的第一端，以及NMOS功率金氧化半導體場效電晶體的閘極耦接輸入電壓轉換電路10的輸出端(如節點VA)。進一步地說，輸入電壓轉換電路10可包括兩個串接的反向器101，開關元件11b的控制電極(也就是功率電晶體Q2的閘極)可耦接於第一個反向器101的輸出端，而上述NMOS功率金氧化半導體場效電晶體的閘極則可耦接於第二個反向器101(未繪示)的輸出端。據此，可使上述NMOS功率金氧化半導體場效電晶體與功率電晶體元件Q2互補運作(即於不同輸入電壓位準區間內導通)，來達到驅動控制外部負載運作的目的。

輸入電壓轉換電路10所使用的反向器101亦可由功率電晶體元件(例如NMOS功率金氧化半導體場效電晶體、PMOS功率金氧化半導體場效電晶體)來建置或是利用兩個互補功率電晶體形成CMOS電路來實現，但本發明並不限制。另外，本實施例提供之閘極驅動電路1可被整合設置於功率因數校正電路上，例如與功率因數校正的其他電路整合於一功率因數校正器的晶片中。

要說明的是，圖2僅為本發明實施例提供的閘極驅動電路示意圖，並非用以限定本發明。同樣地，圖3僅為本發明實施例提供對應閘極驅動電路的運作波形示意圖，並非用以限定本發明。另外，本發明亦不限定輸入電壓轉換電路10、開關元件11a、開關元件11b、限流電阻13、加速電路15、電壓箝位電路17以及負載驅動電路19的種類、實體架構、實施方式及/或連接方式。

[閘極驅動電路之另一實施例]

上述閘極驅動電路中的加速電路15以及電壓箝位電路17可由不同的方式來實現。請參照圖4，圖4繪示本發明另一實施例提供的具電壓箝位功能的閘極驅動電路之電路示意圖。閘極驅動電路2包括輸入電壓轉換電路20、開關元件21a、開關元件21b、限流電阻23、加速電路25、電壓箝位電路27以及負載驅動電路29。所述閘極驅動電路2耦接於電源端VCC以及接地端GND之間。閘極驅動電路2用於依據一輸入信號SIG_CTL，對應地於負載端LOAD輸出一負載驅動信號，推動外部負載之運作。閘極驅動電路2之電路架構類似於前述實施例閘極驅動電路1之電路架構，故在此不再贅述。

圖4與圖2的差異處在於加速電路25以及電壓箝位電路27的電路架構。於本實施例中，加速電路25是由功率電晶體元件Q3以及分壓電路來實現，其中，分壓電路是由電阻R0與功率電晶體元件Q6所形成。詳細地說，如前述實施例，功率電晶體元件Q3的汲極與源極分別耦接於限流電阻(如電阻R1)的兩端，且功率電晶體元件Q3的閘極用以接收節點VC上的第一偏電壓Vbias。然而於此實施例中電阻R0的第一端耦接於電源端VCC，而電阻R0的第二端耦接於功率電晶體元件Q6的汲極。功率電晶體元件Q6的源極則耦接於接地端GND。此外，功率電晶體元件Q6的閘極耦接於節點VE，以接收第二偏電壓V3。從而，功率電晶體元件Q6可根據第二偏電壓V3調整流經電阻R0之電流，使第一偏電壓Vbias隨著流經電阻R0之電流產生對應變化。於本實施例中，功率電晶體元件Q6可以是由NMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q6之類型或規格。

電壓箝位電路27可藉由調配饋入節點VD的電流來穩定節點VD的電壓VG，於此實施例中，電壓箝位電路27是由齊納二極體元件DZ1、電阻R2以及功率電晶體元件Q7來實現。齊納二極體元件DZ1的陰極耦接節點VD，齊納二極元件DZ1的陽極耦接電阻R2的第一端。電阻R2的第二端耦接接地端GND。換言之，齊納二極體元件DZ1與電阻R2串聯耦接於節點VD與接地端GND之間，形成分壓電路，並依據節點VD的電壓VG產出第二偏電壓V3。功率電晶體元件Q7的汲極耦接於節點VD，功率電晶體元件Q7的源極耦接於接地端GND。功率電晶體元件Q7的閘極耦接於節點VE，以接收第二偏電壓V3，並選擇性地導通節點VD與接地端GND，提供放電電流路徑，藉以調整流經電阻R2的電流IDZ1。於本實施例中，功率電晶體元件Q7可以是由NMOS功率金氧化半導體場效電晶體來實現，當然本發明並不以此為限，於本發明所屬技術領域具有通常知識者可自由選擇適當的功率電晶體元件Q7之類型或規格。

具體閘極驅動電路2的運作模式，請參照圖5同時參照圖4，圖5繪示本發明另一實施例提供的具電壓箝位功能的閘極驅動電路2的電路運作波形示意圖。復參考圖2，於電路實際操作角度來說，輸入電壓轉換電路20是一反向器201；開關元件21a為功率電晶體元件Q1；開關元件21b為功率電晶體元件Q2；限流電阻23為電阻R1；加速電路25是由功率電晶體元件Q3以及電阻R0與功率電晶體元件Q6形成之分壓電路來實現；電壓箝位電路27如前述由齊納二極體元件DZ1、電阻R2以及功率電晶體元件Q7所構成；負載驅動電路29是功率電晶體元件Q4以及功率電晶體元件Q5所形成之推拉輸出電路。

閘極驅動電路2於時間區間t50至t51之間的電路運作模式類似於閘極驅動電路1於時間區間t30至t31之間的電路運作。輸入信號SIG_CTL為低電壓位準，而反向器201輸出之控制信號則為高電壓位準。於此實施例中，節點VA的電壓V1為電源端VCC的電壓V⁺ ，導通功率電晶體元件Q2以及功率電晶體元件Q5，並截止功率電晶體元件Q1的運作。同一時間，節點VD由功率電晶體元件Q2下拉至接地端GND。此時，電流IDZ1等於零，而電壓箝位電路27所產出之第二偏電壓V3(例如0伏特)亦會截止功率電晶體元件Q6以及Q7的運作。因功率電晶體元件Q6截止運作，而無電流流經電阻R0(IR00A)，從而節點VC輸出的第一偏電壓Vbias會等於電源端VCC的電壓V⁺ 位準，並導通功率電晶體元件Q3。但因功率電晶體元件Q1於此區間為停止運作，使得節點VB的電壓V2為零電壓位準，因此電流IQ3等於零。也就是說，於此時間區間，負載驅動電路29會於負載端LOAD輸出低電壓位準(例如0伏特)之負載驅動信號，停止外部負載之運作。

於時間區間t51~t52之間則如前述實施例為加速階段。於此時間區間，節點VA的電壓V1逐漸下降導致V1≦V⁺ -|VTP1|，進而驅動功率電晶體元件Q1，產生電流IR1，其中電流IR1約於微安培範圍，並流經電阻R1饋入齊納二極體元件DZ1，以提升節點VD的電壓VG。同時，功率電晶體元件Q3運作於三極管區，導通節點VB與節點VD，提供電流傳輸路徑，並將產生之電流IQ3與電流IR1同時饋入齊納二極體元件DZ1，加速提升節點VD的電壓VG。

於時間區間t52~t53的加速階段，節點VD的電壓VG持續上升，使得功率電晶體元件Q3的閘源極之間的跨壓VGS3(即節點VD的電壓VG與節點VC的第一偏電壓Vbias之間的電壓差值)逐漸下降。當節點VB的電壓V2上升至一特定電壓時，使得功率電晶體元件Q3運作於飽和區時，因節點VD的電壓VG與第一偏電壓Vbias的電壓差值下降，使得電流IQ3逐漸下降。

當節點VD的電壓VG上升至齊納二極體元件DZ1的崩潰電壓VDZ1與功率電晶體元件Q6的導通電壓VTN6的總和(即VG=VDZ1+VTN6)時(如t53至t54時間區間)，齊納二極體元件DZ1產生電流IDZ1，使得第二偏電壓(節點VE)的電壓V3上升，導通功率電晶體元件Q6。同一時間，因功率電晶體元件Q6導通產生電流IR0，使得第一偏電壓Vbias下降，其中第一偏電壓Vbias等於電源端VCC的電壓V⁺ 減電阻R0的跨壓VR0(即Vbias=V⁺ -VR0=V⁺ -IR0*R₀ )。當第一偏電壓Vbias下降，節點VC與節點VD之間的電壓VGS3小於功率電晶體元件Q3的導通電壓VTN3(第一門限值)，停止功率電晶體元件Q3運作，截止電流傳輸輸路徑。此時，第二偏電壓V3亦導通功率電晶體元件Q7，藉以導通節點VD與接地端GND，以提供一放電電流路徑，使流經電阻R1的電流IR1可透過所述放電電流路徑流至接地端GND，從而可調整流經電阻R2之電流IDZ1，以穩定維持節點VD的電壓VG。值得注意的是，於實務上，功率電晶體元件Q7可透過設計，使功率電晶體元件Q7的導通電壓VTN7較功率電晶體元件Q6的導通電壓VTN6高，以隔開節點充、放電時間，亦即隔開功率電晶體元件Q6、Q7的導通時間。另外，可設計功率電晶體元件Q7的導通電流較小，據此可穩定節點VD的電壓VG。

隨後，於t54至t55的時間區間內，因功率電晶體元件Q3已截止運作，而電流IR1持續地對饋入節點VD提升節點VD之電壓VG，並透過電壓箝位電路27的電壓回授電路的放電電流路徑將過多的電流引至接地端GND，以維持節點VD的電壓VG。具體地說，當電流IDZ1上升，增加電阻R2的跨壓VR2，(即電流IDZ*電阻R2的電阻值R₂ )並使節點VD的電壓VG(即VDZ1+VR2)超過預設電壓值時，功率電晶體元件 Q7的電流IQ7(未繪示)亦會上升，以分流電流IDZ1，從而降低電阻R2的跨壓VR2，穩定節點VD的電壓VG。

隨後，於時間點t55之後，節點VD已完成升壓以及電壓箝位動作，並穩定地持續供應電壓給功率電晶體元件Q4的閘極，以穩定地推動負載(未繪示)之運作，直至反向器201所接收的輸入信號SIG_CTL變換電壓位準。閘極驅動電路2的其他運作方式與閘極驅動電路1相同，本技術領域具通常知識者，應可由上述說明推知閘極驅動電路2的具體實施方式以及操作方式，故在此不加贅述。據此，所述閘極驅動電路2具有電壓回授機制，可於節點VD的電壓VG上升至預設電壓值時，主動地截止功率電晶體元件Q3的運作，並調整配置流經電阻R0以及電壓箝位電路27的電流IR0、IDZ1，穩定節點VD之電壓VG，同時降低閘極驅動電路2內靜態電流的消耗。另外，如上述實施例所述，閘極驅動電路2亦可被整合設置於功率因數校正電路上，例如與功率因數校正的其他電路整合於一功率因數校正器的晶片中。

要說明的是，圖4僅為本發明實施例提供的閘極驅動電路示意圖，並非用以限定本發明。例如所述的電壓箝位電路27可如前述實施例串接多個齊納二極體元件DZ1，來達到驅動外部負載的工作電壓區間，以推動外部負載的運作。同樣地，圖5僅為本發明實施例提供對應閘極驅動電路的運作波形示意圖，並非用以限定本發明。另外，本發明亦不限定輸入電壓轉換電路20、開關元件21a、開關元件21b、限流電阻23、加速電路25、電壓箝位電路27以及負載驅動電路29的種類、實體架構、實施方式及/或連接方式。

值得注意的是，上述實施例中元件之間的耦接關係包括直接或間接的電性連接，只要可以達到所需的電信號傳遞功能即可，本發明並不受限。上述實施例中的技術手段可以合併或單獨使用，其元件可依照其功能與設計需求增加、去除、調整或替換，本發明並不受限。在經由上述實施例之說明後，本技術領域具有通常知識者應可推知其實施與運作方式，在此不加贅述。

[實施例的可能功效]

綜上所述，本發明實施例所提供的一種具有電壓箝位功能的閘極驅動電路，此閘極驅動電路可藉由設置限流電阻降低閘極驅動電路於電路切換時的功率消耗與抑制閘極驅動電路中靜態電流的消耗。此閘極驅動電路另可透過設置加速電路提供適當的電流傳輸路徑，快速提升閘極驅動電壓，並穩定推動負載之運作。此閘極驅動電路另可藉由電壓回授電路，主動於閘極驅動電壓的電壓上升到一預設電壓值時，截止所述電流傳輸路徑，穩定閘極驅動電壓。

此外，所述閘極驅動電路另包含電壓箝位電路，可箝制閘極驅動電壓之電壓於所述預設電壓值，以保護驅動外部負載之功率電晶體元件的閘極，其中所述預設電壓值可藉由設計電壓箝位電路(例如串接多個齊納二極體)來達成。閘極驅動電路中功率電晶體元件的導通與截止時間，亦可透過設計功率電晶體元件的導通電壓來達成。據此，所述閘極驅動電路可加速提升閘極驅動電壓，且穩定控制負載之運作，同時藉由抑制閘極驅動電路中靜態電流的消耗，避免電路元件因過熱而受到破壞，進而提升閘極驅動電路的整體運作效益。

以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

1、2、9．．．閘極驅動電路

10、20．．．輸入電壓轉換電路

101、201．．．反向器

11a、11b、21a、21b．．．開關元件

13、23．．．限流電阻

15、25．．．加速電路

17、27．．．電壓箝位電路

19、29‧‧‧負載驅動電路

91‧‧‧PMOS電晶體

Q1~Q7‧‧‧功率電晶體元件

93、97、99‧‧‧NMOS電晶體

95‧‧‧齊納二極體

DZ1、DZ2‧‧‧齊納二極體元件

R0、R1、R2‧‧‧電阻

IR0、IR1、IQ3、IDZ1‧‧‧電流

SIG_CTL‧‧‧輸入信號

VA、VB、VC、VD、VE‧‧‧節點

VCC‧‧‧電源端

GND‧‧‧接地端

LOAD‧‧‧負載端

VIN‧‧‧輸入端

t30~t34、t50~t55‧‧‧時間點

圖1繪示傳統的閘極驅動電路之電路圖。

圖2繪示本發明一實施例提供的具電壓箝位功能的閘極驅動電路之電路示意圖。

圖3繪示本發明一實施例提供的具電壓箝位功能的閘極驅動電路於電路運作時的波形示意圖。

圖4繪示本發明另一實施例提供的具電壓箝位功能的閘極驅動電路之電路示意圖。

圖5繪示本發明另一實施例提供的具電壓箝位功能的閘極驅動電路於電路運作時的波形示意圖。

1‧‧‧閘極驅動電路

10‧‧‧輸入電壓轉換電路

101‧‧‧反向器

11a、11b‧‧‧開關元件

13‧‧‧限流電阻

15‧‧‧加速電路

17‧‧‧電壓箝位電路

19‧‧‧負載驅動電路

Q1~Q5‧‧‧功率電晶體元件

DZ1、DZ2‧‧‧齊納二極體元件

R0、R1‧‧‧電阻

IR0、IR1、IQ3、IDZ1‧‧‧電流

VA、VB、VC、VD‧‧‧節點

VCC‧‧‧電源端

GND‧‧‧接地端

LOAD‧‧‧負載端

VIN‧‧‧輸入端

SIG_CTL‧‧‧輸入信號

Claims (9)

1. 一種具電壓箝位功能的閘極驅動電路，耦接於一電源端與一接地端之間，該閘極驅動電路包括：一限流電阻，具有一第一端與一第二端；一第一開關元件，分別耦接該電源端與該第一端，受控於一控制信號，以選擇性地導通該電源端與該限流電阻；一加速電路，分別耦接該第一端與該第二端，根據一第一偏電壓與該第二端之電壓，以選擇性地提供一電流傳輸路徑；一第二開關元件，分別耦接該第二端及該接地端，受控於該控制信號，以選擇性地導通該限流電阻與該接地端；以及一電壓箝位電路，耦接於該第二端與該接地端之間，依據該第一開關元件產生之電流，調整該第二端之電壓；其中，當該第二端之電壓上升至一預設電壓值，而該第一偏電壓與該第二端之電壓的差值小於一第一門限值時，該加速電路截止該電流傳輸路徑。
2. 如申請專利範圍第1項所述之閘極驅動電路，還包括：一輸入電壓轉換電路，用以對一輸入信號進行電壓位準轉換，以產生該控制信號。
3. 如申請專利範圍第1項所述之閘極驅動電路，其中該加速電路包括：一第一功率電晶體元件，該第一功率電晶體元件之第一電極與第二電極分別耦接該限流電阻的該第一端與該第二端，且該第一功率電晶體元件之控制電極接收該第一偏電壓；以及一分壓電路，用以產生該第一偏電壓，該分壓電路至少包括一第一電阻與一齊納二極體元件，該第一電阻耦接於該電源端與該第一功率電晶體元件之控制電極之間，該齊納二極體元件耦接於該第一功率電晶體元件之控制電極與該接地端之間。
4. 如申請專利範圍第1項所述之閘極驅動電路，其中該電壓箝位電路包括至少一齊納二極體元件。
5. 如申請專利範圍第4項所述之閘極驅動電路，其中該電壓箝位電路更包括：一第二電阻，具有一第三端與一第四端，該第三端與該第四端分別耦接該齊納二極體元件與該接地端；以及一第二功率電晶體元件，該第二功率電晶體元件之第一電極耦接於該限流電阻之該第二端，該第二功率電晶體元件之第二電極耦接該接地端，該第二功率電晶體元件之控制電極耦接該第二電阻之該第三端；其中該第二功率電晶體元件，受控於該第三端上之一第二偏電壓，選擇性導通一放電電流路徑，以調整流經該第二電阻之電流，據以使該第二端之電壓維持於該預設電壓值。
6. 如申請專利範圍第5項所述之閘極驅動電路，其中該加速電路包括：一第一功率電晶體元件，該第一功率電晶體元件之第一電極與第二電極分別耦接該限流電阻的該第一端與該第二端，且該第一功率電晶體元件之控制電極接收該第一偏電壓；以及一分壓電路，用以產生該第一偏電壓，該分壓電路至少包括一第一電阻與一第三功率電晶體元件，該第一電阻耦接於該電源端與該第一功率電晶體元件之控制電極之間，該第三功率電晶體元件之第一電極耦接該第一功率電晶體元件之控制電極，該第三功率電晶體元件之第二電極耦接該接地端，該第三功率電晶體元件之控制電極耦接該第二電阻之該第三端，以接收該第二偏電壓。
7. 如申請專利範圍第6項所述之閘極驅動電路，其中該第三功率電晶體元件根據該第二偏電壓調整流經該第一電阻之電流，使該第一偏電壓隨著流經該第一電阻之電流產生對應變化。
8. 如申請專利範圍第1項所述之閘極驅動電路，更包括一負載驅動電路，該負載驅動電路包括：一第四功率電晶體元件，該第四功率電晶體元件之第一電極耦接該電源端，該第四功率電晶體元件之第二電極耦接一負載端，該第四功率電晶體元件之控制電極耦接該限流電阻之該第二端，以接收該第二端之電壓；以及一第五功率電晶體元件，該第五功率電晶體元件之第一電極耦接該負載端，該第五功率電晶體元件之第二電極耦接該接地端，該第五功率電晶體元件之控制電極接收該控制信號；其中該負載驅動電路依據該第二端之電壓與該控制信號，於該負載端對應輸出一負載驅動信號。
9. 如申請專利範圍第8項所述之閘極驅動電路，其中該閘極驅動電路係內建於一功率因數校正器中。