JP2005143282A - 降圧型ｐｗｍコンバータ - Google Patents

Abstract

【課題】降圧型ＰＷＭコンバータのスイッチング損失を低減する。
【解決手段】直流電源Ｂと負荷１間に、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ とリアクタンスＬの直列回路を接続し、その第１のトランジスタＱ₁ とリアクタンスＬの接続点とグランド間に第２のＭＯＳ型ＦＥＴトランジスタＱ₂ を設け、前記リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサを接続した降圧型ＰＷＭコンバータで、前記両トランジスタＱ₁ 、Ｑ₂ が同時にオフとなるデッド期間ｔαを設けて、両トランジスタＱ₁ 、Ｑ₂ のオンとオフを切り換える。こうすることで、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生ダイオードＤ１、Ｄ２に電流が流れないようにしてスイッチング損失を低減する。
【選択図】図１

Description

この発明は、降圧型ＰＷＭコンバータに関するものである。

電子機器の基板には、例えばマイクロコンピュータ始めとした各種半導体やリレーなど電圧の異なる複数の直流電源を必要とするものが搭載されることがよくある。

そのような場合の一つの解決策として、基板にローカル電源を設けて必要な電圧を発生させている。この電圧変換を行うものの一つとして、例えば図５に示すような降圧型ＰＷＭコンバータがある。

この降圧型ＰＷＭコンバータは、直流電源Ｂのプラス端子と負荷１の間に、スイッチング素子ＱとリアクタンスＬを接続した直列回路を、スイッチング素子Ｑを直流電源Ｂ側にして接続し、その直流電源Ｂに接続した直列回路のスイッチング素子ＱとリアクタンスＬの接続点とグランド間に、カソードを前記接続点側にしてフライホイールダイオードＤを接続するとともに、リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続したもので、前記スイッチング素子Ｑのオン・オフで負荷１への出力電圧Ｖ_O を制御する。

すなわち、スイッチング素子Ｑがオンｔ_onのとき、リアクタンスＬに流れる電流ＩＬは、直流電源Ｂの電圧をＶ_in、出力電圧をＶ_o とすると、
ＩＬ＝（Ｖ_in−Ｖ_o ／Ｌ）・ｔ_on
次に、スイッチング素子Ｑがオフｔ_off したとき、リアクタンスＬに流れる電流ＩＬ’は、
ＩＬ’＝（Ｖ_o ／Ｌ）・ｔ_off
このとき、リアクタンスＬに流れる電流ＩＬは、連続なので、
（Ｖ_in−Ｖ_o ／Ｌ）・ｔ_on＝（Ｖ_o ／Ｌ）・ｔ_off
Ｖ_o ＝ｔ_on／（ｔ_on＋ｔ_off ）・Ｖ_in
となり、スイッチング素子Ｑのオン時間を制御すれば、出力電圧Ｖ_o を制御することができる。

実際には、図６（ａ）のように、スイッチング素子Ｑを例えば、ＰＮＰトランジスタで構成するとともにコントローラ２を設けて、そのコントローラ２に出力側に設けた分圧抵抗Ｒ₁ 、Ｒ₂ からのフィードバックを入力して前記トランジスタＱを制御するようにしている。図６（ｂ）に各部の動作波形を示す。波形から判るように、トランジスタＱに流れる電流Ｉ_C とトランジスタＱのＶ_CE電圧には、トレードオフの関係があるが、トランジスタＱが、オン→オフ、オフ→オンへ状態が切り替わる際に遅れτがあるため、電流が流れて損失を生じる問題がある。

一方、フライホイールダイオードＤも、オン→オフに切り替わる際に、逆回復時間の遅れから電流が流れて電力損失を生じる問題がある。

この上記２つの損失は、スイッチング損失と呼ばれて、スイッチング周波数に比例して増加する。そのため、スイッチング周波数を高周波化すると、リアクタンスＬや平滑コンデンサＣに小型のものを使用してコンバータの小型化を図れるが、そうするとスイッチング損失も増加するので、小型化を図る上での障害となっている。

この問題を解決する一つの方法として特許文献１には、図７に示すような降圧型ＰＷＭコンバータが記載されている。

この降圧型ＰＷＭコンバータは、図７のように、直流電源Ｂのプラス端子と負荷１間に第１のＭＯＳ型のＦＥＴトランジスタＱ₁ とリアクタンスＬを接続した直列回路を第１のＭＯＳ型ＦＥＴトランジスタＱ₁ を直流電源側になるようにして接続し、その直列回路の第１のＭＯＳ型ＦＥＴトランジスタＱ₁ とリアクタンスＬの接続点とグランド間に、カソードを前記接続点側にしてフライホイールダイオードＤを接続するとともに、第２のＭＯＳ型のＦＥＴトランジスタＱ₂ を並列に接続し、前記リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続して、前記第１のＭＯＳ型ＦＥＴトランジスタＱ₁ のオン・オフで負荷１への出力電圧Ｖ_o を制御するものである。

このものは、フライホイールダイオードＤと並列に第２のＭＯＳ型のＦＥＴトランジスタＱ₂ を設けたことにより、ダイオードＤの損失を改善することができる。

ところが、このものでは、第１のＭＯＳ型のＦＥＴトランジスタＱ₁ と第２のＭＯＳ型ＦＥＴトランジスタＱ₂ のオン・オフを切り換える際に遅れ時間τが生じると、その遅れ時間中は第１のＭＯＳ型のＦＥＴトランジスタＱ₁ はオン状態を続けるので、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生ダイオードを介して電流が流れて損失を発生する。したがって、これを解決するためバックゲートを分離し負バイアスが可能な横型のＭＯＳ型ＦＥＴトランジスタを使用しなければならない問題がある。

そのため、他の方法として特許文献２に示すように、第１及び第２のＭＯＳ型ＦＥＴトランジスタのゲート電圧とドレイン電圧とに基づいて、ターンオフのタイミングが適正（早いか遅いかを判定して）になるようにして、寄生ダイオードに電流を流さず、かつ、チヤンネルにも逆方向電流を流れなくして、逆回復損失や逆方向のチャンネル電流による損失が発生しないようにしたものが記載されている。
特開平７−１９４１０５号公報 特開平４−１２７８６９号公報

しかしながら、上記のタイミングを適正に調整するものでは、ターンオフのタイミングが適正なのかをゲート電圧とドレイン電圧とに基づいて判定するため、複雑なアルゴリズムを実現する必要があり、回路構成も複雑となる傾向がある。そのため、コストパフォーマンスの面からも、安定動作の面からも問題がある。

そこで、この発明の課題は、比較的簡単な構成でスイッチング損失を低減できるようにすることである。

上記の課題を解決するため、この発明では、直流電源のプラス端子と負荷間に、第１の半導体スイッチング素子とリアクタンスを接続した直列回路を、第１の半導体スイッチング素子が直流電源側になるようにして接続し、その直列回路の第１の半導体スイッチング素子とリアクタンスの接続点とグランド間に、カソードを第１の半導体スイッチング素子とリアクタンスの接続点側にしてフライホイールダイオードを接続するとともに、リアクタンスと負荷との接続点とグランド間に平滑コンデンサを接続し、前記第１の半導体スイッチング素子のオン・オフで負荷への出力電圧を制御する降圧型ＰＷＭコンバータにおいて、上記第１の半導体スイッチング素子にＭＯＳ型ＦＥＴトランジスタを用いるとともに、上記フライホイールダイオードに代えて第２のＭＯＳ型ＦＥＴトランジスタを設け、両トランジスタが同時にオフとなるデッド期間を設けて、前記第１と第２のＭＯＳ型ＦＥＴトランジスタのオンとオフを切り換えて出力電圧を制御するようにした構成を採用したのである。

このような構成を採用することにより、両トランジスタのオン・オフは、両トランジスタをオフにして回路を一旦遮断してから一方のトランジスタをオンにするので、寄生ダイオードを介して電流を流さないようにできる。

このとき、第１のＭＯＳ型ＦＥＴトランジスタの寄生容量をＣ１、第２のＭＯＳ型ＦＥＴトランジスタの寄生容量をＣ２として、第１のＭＯＳ型ＦＥＴトランジスタがオフ→オン、第２のＭＯＳ型ＦＥＴトランジスタがオン→オフとなる際の充放電時間をｔ２とし、第１のＭＯＳ型ＦＥＴトランジスタがオン→オフ、第２のＭＯＳ型ＦＥＴトランジスタがオフ→オンとなる際の充放電時間をｔ１とする。すると、デッド期間ｔαは、ｔ１、ｔ２の期間よりも長くすれば、零電圧スイッチングができる。

また、このとき、上記第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に、それぞれ、ダイオードを直流電源と逆接続となるように接続した構成を採用することができる。

このような構成を採用することにより、第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に設けたダイオードが、スイッチングの際にリアクタンスで、例えばキックバックによる高電圧が発生すると導通してクリップし、過大な電圧が第１と第２のＭＯＳ型ＦＥＴトランジスタに印加されないようにする。

上記のように構成することにより、簡単な構成でスイッチング損失を低減できる。そのため、装置の小型化を図り、信頼性も高めることができる。

以下、この発明の形態を図面に基づいて説明する。

この形態のＰＷＭコンバータは、図１（ａ）に示すように、保護用（寄生や予めＭＯＳ型ＦＥＴに形成されたものでも可）ダイオードＤ１、Ｄ２を設けた第１と第２の２個のＮｃｈ−ＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ とリアクタンスＬ及び平滑コンデンサＣとで構成されている。

すなわち、直流電源Ｂのプラス端子と負荷１間に、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ とリアクタンスＬを接続した直列回路を、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ のドレインが直流電源Ｂの側になるようにして接続し、その直列回路の第１のＭＯＳ型ＦＥＴトランジスタＱ₁ とリアクタンスＬの接続点とグランド間に、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ をドレインを接続点側にして接続し、その第１と第２のＭＯＳ型ＦＥＴトランジスタＱ₁ とＱ₂ のドレインとソース間に保護用ダイオードＤ１とＤ２を、ダイオードＤ１とＤ２のカソード側をドレイン側にして、直流電源Ｂと逆接続となるようにして接続し、かつ、リアクタンスＬと負荷１との接続点とグランド間に平滑コンデンサＣを接続した構成となっている。

また、第１と第２のＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ のゲート端子Ｓ₁ 、Ｓ₂ には、図示はしていないが制御回路を接続しており、図２に示すように、両トランジスタＱ₁ 、Ｑ₂ が同時にオフとなるデッド期間ｔαを設けて、オン・オフするようになっている。

この形態は、以上のように構成されており、いま、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ がオンになると、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ はオフとなり、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ を介して直流電源ＢからリアクタンスＬに電流が流れてエネルギーを蓄える。次に、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ がオフとなり、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ がオンになると、オンになった第２のＭＯＳ型ＦＥＴトランジスタＱ₂ （保護用ダイオードＤ２と共に）を介してリアクタンスＬに蓄えられたエネルギーによる電流が流れる。そして、このオンとオフとのデューティ比を制御することにより、負荷１へ出力される電圧を変えることができる。

また、そのオンとオフを切り換える際に、両トランジスタＱ₁ 、Ｑ₂ が同時にオフとなるデッド期間ｔαを設けているため、例えば、第２のＭＯＳ型のＦＥＴトランジスタＱ₂ と第１のＭＯＳ型のＦＥＴトランジスタＱ₁ のオン・オフのスイッチングに、遅れ時間τが生じて第１のＭＯＳ型ＦＥＴトランジスタＱ₁ がオン状態を維持しても、一旦回路をオフ状態にして、常に、第１のＭＯＳ型のＦＥＴトランジスタＱ₁ がオフの状態になってからしか第２のＭＯＳ型ＦＥＴトランジスタＱ₁ をオンにしないようにしているので、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の保護用ダイオード（寄生ダイオードも含む）Ｄ２を介して電流が流れることはなく損失を生じない。

このとき、保護用ダイオード（寄生ダイオードも含む）Ｄ２に電流を流さないためのデッド期間ｔαの設定は、第１と第２のＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ の寄生容量をＣ₁ 、Ｃ₂ とすると、図１（ｂ）に示すように、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ をオン→オフ、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ をオフ→オンにするためには、同図（イ）のように、直流電源ＢからリアクタンスＬに流れる電流Ｉｓ₂ で第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生容量Ｃ₂ を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ の寄生容量Ｃ₁ を放電しなければならないので、それに掛かる時間ｔｃ₂₁は、
ｔｃ₂₁＝Ｖ_in×（Ｃ₁ ＋Ｃ₂ ）／Ｉｓ₂
で表される。

このとき、リアクタンスＬに流れる電流Ｉｓ₂ が、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生容量Ｃ₂ を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ の寄生容量Ｃ₁ を放電する際に点Ｐの電圧が、例えばリアクタンスＬによるキックバックなどにより電源Ｖ_inの電圧を越える過電圧となった場合は、発生した過電圧によって保護用ダイオードＤ１が導通し、電源Ｂに吸収させる。そのため、そのような過電圧が発生したばあいでも点Ｐの電圧をＶ_in＋Ｖ_D1（Ｖ_D1：保護用ダイオードＤ１の飽和電圧）にクランプし、第１及び第２のＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ を保護することができる。

一方、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ をオフ→オン、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ をオン→オフにするためには、同図（ロ）のように、リアクタンスＬからの電流Ｉｓ₁ で第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生容量Ｃ₂ を放電し、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ の寄生容量Ｃ₁ を充電しなければならないので、それに掛かる時間ｔｃ₁₂は、
ｔｃ₁₂＝Ｖ_in×（Ｃ₁ ＋Ｃ₂ ）／Ｉｓ₁
となる。

したがって、このｔｃ₂₁とｔｃ₁₂より長く
ｔｃ₂₁、ｔｃ₁₂ ＜ ｔα
となるようにデッド期間ｔαを設定すれば、零電圧スイッチング動作となりスイッチング損失は発生しない。

また、そのときの出力電圧は、
Ｖ_O ＝（ｔ_on／ｔ_on＋ｔ_off ）×Ｖ_in
となり、従来の降圧型ＰＷＭコンバータと同様になる。

このとき、リアクタンスＬに流れる電流Ｉｓ₂ が、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ の寄生容量Ｃ₂ を充電し、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ の寄生容量Ｃ₁ を放電する際に、点Ｐの電圧が例えば、リアクタンスＬによるキックバックなどによりＧＮＤよりも低下した場合でも、低下した電圧によって保護用ダイオードＤ２が導通し、点Ｐの電圧をＶ_in＋Ｖ_D2（Ｖ_D2：保護用ダイオードＤ２の飽和電圧）にクランプし、第１及び第２のＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ を逆バイアスから保護することができる。

このように、両トランジスタＱ₁ 、Ｑ₂ が同時にオフとなるデッド期間ｔαを設けたことにより、簡単な構成でスイッチング損失を低減できる。また、その際、保護用ダイオードＤ１、Ｄ２を設けたことにより、過電圧や逆電圧からＭＯＳ型ＦＥＴトランジスタＱ₁ 、Ｑ₂ を保護することができる。
次に、実施例１及び２に具体例を示す。

この実施例は、図２に示すように、２個のＤ−フリップフロップＩＣ₁ 、ＩＣ₂ と２個のＡＮＤ回路Ａ₁ 、Ａ₂ を用いてデッド期間生成用の回路を構成したもので、図の符号２はＰＷＭコントローラ、Ｄｒｖ₁ はアッパーサイド用ＭＯＳ型ＦＥＴドライバー、Ｄｒｖ₂ はローサイド用ＭＯＳ型ＦＥＴドライバーである。

すなわち、ＰＷＭコントローラ２のＰＷＭ駆動信号出力を第１のＤ−フリップフロップＩＣ₁ のＤ₁ 入力と接続し、その第１のＤ−フリップフロップＩＣ₁ の〜Ｑ₁ 出力を第２のＤ−フリップフロップＩＣ₂ のＤ₂ 入力と接続して、その第２のＤ−フリップフロップＩＣ₂ のＱ₂ 出力と第１のＤ−フリップフロップＩＣ₁ の〜Ｑ₁ 出力を第２のＡＮＤ回路Ａ₂ の一方の入力に接続してある。また、第２のＡＮＤ回路Ａ₂ の他方の入力に第２のＤ−フリップフロップＩＣ₂ の〜Ｑ₂ 出力を接続し、その第２のＡＮＤ回路Ａ₂ の出力をローサイド用ＭＯＳ型ＦＥＴドライバーＤｒｖ₂ と接続して第２のＭＯＳ型ＦＥＴトランジスタＱ₂ を駆動するようにしてある。

一方、第１のＤ−フリップフロップＩＣ₁ の〜Ｑ₁ 出力は、第２のＤ−フリップフロップＩＣ₂ の〜Ｑ₂ 出力と第１のＡＮＤ回路Ａ₁ の入力と接続し、その第１のＡＮＤ回路Ａ₁ 出力をアッパーサイド用ＭＯＳ型ＦＥＴドライバーＤｒｖ₁ と接続して第２のＭＯＳ型ＦＥＴトランジスタＱ₂ を駆動するようにしてある。

さらに、ＰＷＭコントローラ２のクロック出力ｃｌｋと第１のＤ−フリップフロップＩＣ₁ のクロック入力ｃｋとを接続し、その第１のＤ−フリップフロップＩＣ₁ に接続されたＰＷＭコントローラ２のクロック出力をインバータＡ₃ を介して第２のＤ−フリップフロップＩＣ₂ のクロック入力ｃｋと接続するようになっている。

こうすることにより、図３の動作波形に示すように、第１のＤ−フリップフロップＩＣ₁ がクロック信号に同期してＰＷＭコントローラ２のＭＯＳＦＥＴ駆動信号出力を読み込んで、両トランジスタＱ₁ 、Ｑ₂ が同時にオフとなるデッド期間ｔαを設けることができるようになっている。その際、第２のＭＯＳ型ＦＥＴトランジスタＱ₂ が第１のＭＯＳ型ＦＥＴトランジスタＱ₁ より先にオフとなり、第１のＭＯＳ型ＦＥＴトランジスタＱ₁ より後でオンとなるようにして、常に第２のＭＯＳ型のＦＥＴトランジスタＱ₂ がオフの状態のときにしか第１のＭＯＳ型のＦＥＴトランジスタＱ₁ がオンにならないようにしてある。

このようにして、第２のＭＯＳ型のＦＥＴトランジスタＱ₂ の寄生ダイオードＤ１を介して電流が流れないようにしたためスイッチング損失を生じない。

この実施例は、図４に示すように、実施例１の図２のＰＷＭコントローラ２を符号３と４で示す２個のタイマＩＣを用いて実現したもので、タイマＩＣ３、４に、シャントレギュレータＦとフォトカプラ−ＰＣ₁ とからなるフィードバック用の電圧検出回路を備えた構成となっている。

タイマＩＣ３、４は、単安定あるいは無安定マルチバイブレータとして使用できる「５５５５（型名）」を使用している。

第１のタイマＩＣ３は、図４のようにＲ_X 、Ｒ_Y 、Ｃ_X からなる時定数素子を接続して発振回路に用いたもので、クロック信号ｃｌｋを発生するようになっている。

第２のタイマＩＣ４は、ＰＷＭ信号用のもので、時定数回路Ｒ₃ 、Ｒ₄ 、Ｃ₄ の抵抗Ｒ₄ と並列に電圧検出回路のフォトカプラーＰＣ₁ の出力（２次側）が接続してある。このフォトカプラーＰＣ₁ の入力（１次側）は、シャントレギュレータＦと接続されてシャントレギュレータＦがオンになると作動するようになっている。シャントレギュレータＦは、負荷１と並列に接続された電圧検出抵抗Ｒ₁ とＲ₂ に接続されており、検出された電圧を内蔵の基準電圧と比較して作動するようになっている。

そのため、ＰＷＭ信号の「Ｈ」パルス幅ｔ_onは、タイマＩＣの設計式より、
ｔ_on＝０．６９３Ｒ₂ ×Ｃ₁
ここで、０．６９３はタイマＩＣ固有の定数となり、ＰＷＭ信号の「Ｌ」パルス幅ｔ_off は、
ｔ_off ＝０．６９３（Ｒ₁ ＋Ｒ₂ ）Ｃ₁
となる。

これより、出力電圧Ｖ_o が設定電圧より高くなった場合（シャントレギュレータＦ内の基準電圧と比較された結果）シャントレギュレータＦがオンとなってフォトカプラーＰＣ₁ の１次側に電流が流れる。そうすると、フォトカプラーＰＣ₁ の２次側のトランジスタに電流が流れて抵抗Ｒ₂ をショートしてｔ_on時間が短縮される。このとき、ｔ_off 時間は固定である。そのため、ｔ_off 固定でｔ_onが出力電圧に応じて変わるようにしたＰＷＭ信号が生成できる。

他の構成は、先に述べているので、ここでは説明を省略するが、簡単な構成でスイッチング損失を低減できる。

なお、図４中の符号ＩＣ₅ はＭＯＳ型ＦＥＴトランジスタを駆動するためのドライバー用ＩＣである（図３のＤｒｖ₁ 、Ｄｒｖ₂ と同等のもの）。

なお、実施例１及び２では、デッド期間とＰＷＭコントローラを実現する回路の一例としてディスクリートのロジックＩＣを用いたものを示したが、これに限定されるものではなく、例えば、ワンチップマイコンなどを使って、上記回路による動作をプログラミンクによって実現するようにもできる。

この発明は、簡単な構成でスイッチング損失を低減できるので、降圧型のＰＷＭコンバータとしてばかりでなく、スイッチングレギュレータにも使用できる。

（ａ）実施形態の回路図、（ｂ）（ａ）の作用を説明する波形図 実施例１の回路図 図２の各部の動作波形を示す図 実施例２の回路図 従来例の回路図 （ａ）他の従来例の回路図、（ｂ）（ａ）の作用を説明する波形図 他の従来例の回路図

符号の説明

１ 負荷
２ 制御コントローラ
Ｂ 直流電源
Ｄ フライホイールダイオード
Ｄ１ 保護用ダイオード
Ｄ２ 保護用ダイオード
Ｃ 平滑コンデンサ
Ｑ₁ 第１のＭＯＳ型ＦＥＴトランジスタ
Ｑ₂ 第２のＭＯＳ型ＦＥＴトランジスタ

Claims (2)

1. 直流電源のプラス端子と負荷間に、第１の半導体スイッチング素子とリアクタンスを接続した直列回路を、第１の半導体スイッチング素子が直流電源側になるようにして接続し、その直列回路の第１の半導体スイッチング素子とリアクタンスの接続点とグランド間に、カソードを第１の半導体スイッチング素子とリアクタンスの接続点側にしてフライホイールダイオードを接続するとともに、リアクタンスと負荷との接続点とグランド間に平滑コンデンサを接続し、前記第１の半導体スイッチング素子のオン・オフで負荷への出力電圧を制御する降圧型ＰＷＭコンバータにおいて、
   上記第１の半導体スイッチング素子にＭＯＳ型ＦＥＴトランジスタを用いるとともに、上記フライホイールダイオードに代えて第２のＭＯＳ型ＦＥＴトランジスタを設け、両トランジスタが同時にオフとなるデッド期間を設けて、前記第１と第２のＭＯＳ型ＦＥＴトランジスタのオンとオフを切り換えて出力電圧を制御するようにした降圧型ＰＷＭコンバータ。
2. 上記第１と第２のＭＯＳ型ＦＥＴトランジスタのソースとドレイン間に、それぞれ、ダイオードを直流電源と逆接続となるように接続した請求項１に記載の降圧型ＰＷＭコンバータ。

Images