JPH07226669A - 出力回路 - Google Patents
出力回路Info
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- JPH07226669A JPH07226669A JP6015337A JP1533794A JPH07226669A JP H07226669 A JPH07226669 A JP H07226669A JP 6015337 A JP6015337 A JP 6015337A JP 1533794 A JP1533794 A JP 1533794A JP H07226669 A JPH07226669 A JP H07226669A
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Abstract
(57)【要約】
【目的】動作速度の向上を図れ、貫通電流を低減でき、
低消費電力化をも図れ、また大型化を防止できる出力回
路を実現する。 【構成】電源と接地ラインとの間に直列に接続され、そ
の接続点により出力ノードＮＤ12が構成されるｐＭＯＳ
トランジスタＰＴ2 およｎＭＯＳトランジスタＮＴ
2 と、ｐＭＯＳトランジスタＰＴ3 〜ＰＴ6 よりなるウ
ィルソン型カレントミラー回路と、カレントミラー回路
に電流の流れを誘起させるｎＭＯＳトランジスタＮＴ3
と、カレントミラー回路の電流出力ノードＮＤ1 と接地
ラインとの間に接続されたｎＭＯＳトランジスタＮＴ1
とを設け、ｐＭＯＳトランジスタＰＴ2のゲートを電流
出力ノードＮＤ1 に接続し、ｎＭＯＳトランジスタＮＴ
1 とｎＭＯＳトランジスタＮＴ2 ，ＮＴ3 とのゲートを
互いに逆相の信号ＩＮおよびＸＩＮの入力ラインに接続
する。
低消費電力化をも図れ、また大型化を防止できる出力回
路を実現する。 【構成】電源と接地ラインとの間に直列に接続され、そ
の接続点により出力ノードＮＤ12が構成されるｐＭＯＳ
トランジスタＰＴ2 およｎＭＯＳトランジスタＮＴ
2 と、ｐＭＯＳトランジスタＰＴ3 〜ＰＴ6 よりなるウ
ィルソン型カレントミラー回路と、カレントミラー回路
に電流の流れを誘起させるｎＭＯＳトランジスタＮＴ3
と、カレントミラー回路の電流出力ノードＮＤ1 と接地
ラインとの間に接続されたｎＭＯＳトランジスタＮＴ1
とを設け、ｐＭＯＳトランジスタＰＴ2のゲートを電流
出力ノードＮＤ1 に接続し、ｎＭＯＳトランジスタＮＴ
1 とｎＭＯＳトランジスタＮＴ2 ，ＮＴ3 とのゲートを
互いに逆相の信号ＩＮおよびＸＩＮの入力ラインに接続
する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号電圧を他の電
圧レベルに変換するレベルシフタや演算増幅器などの出
力回路に関するものである。
圧レベルに変換するレベルシフタや演算増幅器などの出
力回路に関するものである。
【０００２】
【従来の技術】図１２は、従来の出力回路としてのレベ
ルシフタの構成例を示す回路図である。図１２におい
て、ＰＴ1 ，ＰＴ2 はｐチャネルＭＯＳ（ｐＭＯＳ）ト
ランジスタ、ＮＴ1 ，ＮＴ2 はｎチャネルＭＯＳ（ｎＭ
ＯＳ）トランジスタ、ＩＮ，ＸＩＮは相補的レベルの入
力信号をそれぞれ示している。
ルシフタの構成例を示す回路図である。図１２におい
て、ＰＴ1 ，ＰＴ2 はｐチャネルＭＯＳ（ｐＭＯＳ）ト
ランジスタ、ＮＴ1 ，ＮＴ2 はｎチャネルＭＯＳ（ｎＭ
ＯＳ）トランジスタ、ＩＮ，ＸＩＮは相補的レベルの入
力信号をそれぞれ示している。
【０００３】ｐＭＯＳトランジスタＰＴ1 およびＰＴ2
のソースが高電圧ＶEE（たとえば１５Ｖ）の供給ライン
に接続され、ｎＭＯＳトランジスタＮＴ1 およびＮＴ2
のソースが接地ラインに接続されている。ｐＭＯＳトラ
ンジスタＰＴ1 およびｎＭＯＳトランジスタＮＴ1 のド
レイン同士が接続され、その接続中点によりノードＮＤ
1 が構成され、このノードＮＤ1がｐＭＯＳトランジス
タＰＴ2 のゲートに接続されている。ｐＭＯＳトランジ
スタＰＴ2 およびｎＭＯＳトランジスタＮＴ2 のドレイ
ン同士が接続され、その接続中点によりノードＮＤ2 が
構成され、このノードＮＤ2が出力端ＴOUT に接続され
ているとともに、ｐＭＯＳトランジスタＰＴ1 のゲート
に接続されている。そして、ｎＭＯＳトランジスタＮＴ
1 のゲートが信号ＩＮの入力端ＴINに接続され、ｎＭＯ
ＳトランジスタＮＴ2 のゲートが信号ＸＩＮの入力端Ｔ
XIN に接続されている。
のソースが高電圧ＶEE（たとえば１５Ｖ）の供給ライン
に接続され、ｎＭＯＳトランジスタＮＴ1 およびＮＴ2
のソースが接地ラインに接続されている。ｐＭＯＳトラ
ンジスタＰＴ1 およびｎＭＯＳトランジスタＮＴ1 のド
レイン同士が接続され、その接続中点によりノードＮＤ
1 が構成され、このノードＮＤ1がｐＭＯＳトランジス
タＰＴ2 のゲートに接続されている。ｐＭＯＳトランジ
スタＰＴ2 およびｎＭＯＳトランジスタＮＴ2 のドレイ
ン同士が接続され、その接続中点によりノードＮＤ2 が
構成され、このノードＮＤ2が出力端ＴOUT に接続され
ているとともに、ｐＭＯＳトランジスタＰＴ1 のゲート
に接続されている。そして、ｎＭＯＳトランジスタＮＴ
1 のゲートが信号ＩＮの入力端ＴINに接続され、ｎＭＯ
ＳトランジスタＮＴ2 のゲートが信号ＸＩＮの入力端Ｔ
XIN に接続されている。
【０００４】このような構成において、たとえば接地レ
ベル０Ｖから電源電圧ＶDDレベル、たとえば５Ｖに切り
替えられた信号ＩＮがｎＭＯＳトランジスタＮＴ1 のゲ
ートに供給され、信号ＩＮと相補的レベルをとる信号Ｘ
ＩＮが５Ｖから０Ｖに切り替えられてｎＭＯＳトランジ
スタＮＴ2 のゲートに供給される。その結果、ｎＭＯＳ
トランジスタＮＴ1 はオン状態となり、ｎＭＯＳトラン
ジスタＮＴ2 はオフ状態となる。ｎＭＯＳトランジスタ
ＮＴ1 がオン状態になったことにより、ノードＮＤ1 が
接地レベルに引き込まれ、これに伴いｐＭＯＳトランジ
スタＰＴ2 のゲート電位も下降することから、ｐＭＯＳ
トランジスタＰＴ2 がオン状態となる。その結果、ノー
ドＮＤ2 が高電圧ＶEEに引き上げられる。すなわち、５
Ｖの入力電圧が１５Ｖの高電圧ＶEEに変換され、ＯＵＴ
として出力される。また、出力側ノードＮＤ2 の高電圧
ＶEEレベルはｐＭＯＳトランジスタＰＴ1のゲートに供
給される。これにより、ｐＭＯＳトランジスタＰＴ1 は
オフ状態に安定に保持され、高電圧ＶEEの入力側ノード
ＮＤ1 への供給が遮断される。その結果、ノードＮＤ1
の電位下降が加速され、出力ＯＵＴは高電圧ＶEEレベル
に安定に保持される。
ベル０Ｖから電源電圧ＶDDレベル、たとえば５Ｖに切り
替えられた信号ＩＮがｎＭＯＳトランジスタＮＴ1 のゲ
ートに供給され、信号ＩＮと相補的レベルをとる信号Ｘ
ＩＮが５Ｖから０Ｖに切り替えられてｎＭＯＳトランジ
スタＮＴ2 のゲートに供給される。その結果、ｎＭＯＳ
トランジスタＮＴ1 はオン状態となり、ｎＭＯＳトラン
ジスタＮＴ2 はオフ状態となる。ｎＭＯＳトランジスタ
ＮＴ1 がオン状態になったことにより、ノードＮＤ1 が
接地レベルに引き込まれ、これに伴いｐＭＯＳトランジ
スタＰＴ2 のゲート電位も下降することから、ｐＭＯＳ
トランジスタＰＴ2 がオン状態となる。その結果、ノー
ドＮＤ2 が高電圧ＶEEに引き上げられる。すなわち、５
Ｖの入力電圧が１５Ｖの高電圧ＶEEに変換され、ＯＵＴ
として出力される。また、出力側ノードＮＤ2 の高電圧
ＶEEレベルはｐＭＯＳトランジスタＰＴ1のゲートに供
給される。これにより、ｐＭＯＳトランジスタＰＴ1 は
オフ状態に安定に保持され、高電圧ＶEEの入力側ノード
ＮＤ1 への供給が遮断される。その結果、ノードＮＤ1
の電位下降が加速され、出力ＯＵＴは高電圧ＶEEレベル
に安定に保持される。
【０００５】ここで、入力信号レベルが切り替わり、信
号ＩＮが０ＶでｎＭＯＳトランジスタＮＴ1 のゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
５ＶでｎＭＯＳトランジスタＮＴ2 のゲートに供給され
ると、ｎＭＯＳトランジスタＮＴ1 はオン状態からオフ
状態に切り替わり、ｎＭＯＳトランジスタＮＴ2 はオフ
状態からオン状態に切り替わる。ｎＭＯＳトランジスタ
ＮＴ2 がオン状態になったことに伴い、出力側ノードＮ
Ｄ2 が接地レベルに引き込まれる。その結果、０Ｖの入
力電圧が０ＶのままでＯＵＴとして出力される。出力側
ノードＮＤ2 が接地レベルに引き込まれることに伴い、
ｐＭＯＳトランジスタＰＴ1 のゲート電位が下降し、ｐ
ＭＯＳトランジスタＰＴ1 がオン状態となる。その結
果、ノードＮＤ1 が高電圧ＶEEに引き上げられる。ま
た、入力側ノードＮＤ1 の高電圧ＶEEレベルはｐＭＯＳ
トランジスタＰＴ2のゲートに供給される。これによ
り、ｐＭＯＳトランジスタＰＴ2 はオフ状態に安定に保
持され、高電圧ＶEEの出力側ノードＮＤ2 への供給が遮
断される。その結果、ノードＮＤ2 の電位下降が加速さ
れ、出力ＯＵＴは接地レベルに安定に保持される。
号ＩＮが０ＶでｎＭＯＳトランジスタＮＴ1 のゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
５ＶでｎＭＯＳトランジスタＮＴ2 のゲートに供給され
ると、ｎＭＯＳトランジスタＮＴ1 はオン状態からオフ
状態に切り替わり、ｎＭＯＳトランジスタＮＴ2 はオフ
状態からオン状態に切り替わる。ｎＭＯＳトランジスタ
ＮＴ2 がオン状態になったことに伴い、出力側ノードＮ
Ｄ2 が接地レベルに引き込まれる。その結果、０Ｖの入
力電圧が０ＶのままでＯＵＴとして出力される。出力側
ノードＮＤ2 が接地レベルに引き込まれることに伴い、
ｐＭＯＳトランジスタＰＴ1 のゲート電位が下降し、ｐ
ＭＯＳトランジスタＰＴ1 がオン状態となる。その結
果、ノードＮＤ1 が高電圧ＶEEに引き上げられる。ま
た、入力側ノードＮＤ1 の高電圧ＶEEレベルはｐＭＯＳ
トランジスタＰＴ2のゲートに供給される。これによ
り、ｐＭＯＳトランジスタＰＴ2 はオフ状態に安定に保
持され、高電圧ＶEEの出力側ノードＮＤ2 への供給が遮
断される。その結果、ノードＮＤ2 の電位下降が加速さ
れ、出力ＯＵＴは接地レベルに安定に保持される。
【０００６】また、ＴＦＴ(Thin Film Transitor) 型液
晶デバイスのソースドライブＩＣは、アナログ入力をサ
ンプルホールドし、その電圧をボルテージフォロワ接続
された演算増幅器によりバッファリングし、ＴＦＴ型液
晶デバイスのソースを駆動している。ここで用いられる
演算増幅器は、液晶パネルが持つ数百ｐＦの容量を高速
に駆動できなければならず、また、液晶パネルの大型化
に伴う多チャネル化により回路規模は小さい必要があ
る。実際には、各チャネルに最低１個の演算増幅器が用
いられる。
晶デバイスのソースドライブＩＣは、アナログ入力をサ
ンプルホールドし、その電圧をボルテージフォロワ接続
された演算増幅器によりバッファリングし、ＴＦＴ型液
晶デバイスのソースを駆動している。ここで用いられる
演算増幅器は、液晶パネルが持つ数百ｐＦの容量を高速
に駆動できなければならず、また、液晶パネルの大型化
に伴う多チャネル化により回路規模は小さい必要があ
る。実際には、各チャネルに最低１個の演算増幅器が用
いられる。
【０００７】図１３は、従来の出力回路としてのＣＭＯ
Ｓ演算増幅器の構成例を示す回路図である。図１３にお
いて、ＰＴ11〜ＰＴ16はｐＭＯＳトランジスタ、ＮＴ11
〜ＮＴ13はｎＭＯＳトランジスタ、Ｉ11，Ｉ12は電流源
をそれぞれ示している。
Ｓ演算増幅器の構成例を示す回路図である。図１３にお
いて、ＰＴ11〜ＰＴ16はｐＭＯＳトランジスタ、ＮＴ11
〜ＮＴ13はｎＭＯＳトランジスタ、Ｉ11，Ｉ12は電流源
をそれぞれ示している。
【０００８】ｐＭＯＳトランジスタＰＴ11およびＰＴ12
のソース同士が接続され、ｐＭＯＳトランジスタＰＴ13
〜ＰＴ16のソースが電源電圧ＶDDの供給ラインに接続さ
れ、ｎＭＯＳトランジスタＮＴ11〜ＮＴ13のソースが接
地ラインに接続されている。ｐＭＯＳトランジスタＰＴ
11およびｎＭＯＳトランジスタＮＴ11のドレイン同士が
接続されてノードＮＤ11が構成されている。また、ｐＭ
ＯＳトランジスタＰＴ12およびｎＭＯＳトランジスタＮ
Ｔ12のドレイン同士が接続され、ｎＭＯＳトランジスタ
ＮＴ11およひＮＴ12のゲート同士が接続され、さらにこ
のゲート同士の接続中点がｎＭＯＳトランジスタＮＴ12
のドレインに接続されて初段の差動増幅器が構成されて
いる。この差動増幅器の出力であるノードＮＤ11はｎＭ
ＯＳトランジスタＮＴ13のゲートに接続されている。ｐ
ＭＯＳトランジスタＰＴ16およびｎＭＯＳトランジスタ
ＮＴ13のドレイン同士が接続されて出力増幅段が構成さ
れ、このドレイン同士の接続中点により出力側ノードＮ
Ｄ12構成され、このノードＮＤ12が出力端ＴOUT に接続
されている。
のソース同士が接続され、ｐＭＯＳトランジスタＰＴ13
〜ＰＴ16のソースが電源電圧ＶDDの供給ラインに接続さ
れ、ｎＭＯＳトランジスタＮＴ11〜ＮＴ13のソースが接
地ラインに接続されている。ｐＭＯＳトランジスタＰＴ
11およびｎＭＯＳトランジスタＮＴ11のドレイン同士が
接続されてノードＮＤ11が構成されている。また、ｐＭ
ＯＳトランジスタＰＴ12およびｎＭＯＳトランジスタＮ
Ｔ12のドレイン同士が接続され、ｎＭＯＳトランジスタ
ＮＴ11およひＮＴ12のゲート同士が接続され、さらにこ
のゲート同士の接続中点がｎＭＯＳトランジスタＮＴ12
のドレインに接続されて初段の差動増幅器が構成されて
いる。この差動増幅器の出力であるノードＮＤ11はｎＭ
ＯＳトランジスタＮＴ13のゲートに接続されている。ｐ
ＭＯＳトランジスタＰＴ16およびｎＭＯＳトランジスタ
ＮＴ13のドレイン同士が接続されて出力増幅段が構成さ
れ、このドレイン同士の接続中点により出力側ノードＮ
Ｄ12構成され、このノードＮＤ12が出力端ＴOUT に接続
されている。
【０００９】また、ｐＭＯＳトランジスタＰＴ13および
ＰＴ14のゲート同士が接続され、このゲート同士の接続
中点がｐＭＯＳトランジスタＰＴ13のドレインおよび電
流源Ｉ11に接続されてカレントミラー回路が構成されて
いる。そして、ｐＭＯＳトランジスタＰＴ14のドレイン
が差動増幅器を構成するｐＭＯＳトランジスタＰＴ11お
よびＰＴ12のソース同士の接続中点に接続されている。
これにより、カレントミラー回路から差動増幅器に対し
て定電流が供給される。同様に、ｐＭＯＳトランジスタ
ＰＴ15およびＰＴ16のゲート同士が接続され、このゲー
ト同士の接続中点がｐＭＯＳトランジスタＰＴ15のドレ
インおよび電流源Ｉ12に接続されてカレントミラー回路
が構成されている。このカレントミラー回路により出力
増幅段に対して定電流が供給される。
ＰＴ14のゲート同士が接続され、このゲート同士の接続
中点がｐＭＯＳトランジスタＰＴ13のドレインおよび電
流源Ｉ11に接続されてカレントミラー回路が構成されて
いる。そして、ｐＭＯＳトランジスタＰＴ14のドレイン
が差動増幅器を構成するｐＭＯＳトランジスタＰＴ11お
よびＰＴ12のソース同士の接続中点に接続されている。
これにより、カレントミラー回路から差動増幅器に対し
て定電流が供給される。同様に、ｐＭＯＳトランジスタ
ＰＴ15およびＰＴ16のゲート同士が接続され、このゲー
ト同士の接続中点がｐＭＯＳトランジスタＰＴ15のドレ
インおよび電流源Ｉ12に接続されてカレントミラー回路
が構成されている。このカレントミラー回路により出力
増幅段に対して定電流が供給される。
【００１０】そして、初段差動増幅器のｐＭＯＳトラン
ジスタＰＴ11のゲートが信号ＩＮの入力端ＴINに接続さ
れ、ｐＭＯＳトランジスタＰＴ12のゲートが出力側ノー
ドＮＤ12に接続されている。初段差動増幅器は、ｐＭＯ
ＳトランジスタＰＴ11のゲートにより非反転入力が構成
され、ｐＭＯＳトランジスタＰＴ12のゲートにより反転
入力が構成され、反転入力が出力に接続されていること
から、ゲイン「１」の増幅器となっている。また、出力
段のｎＭＯＳトランジスタＮＴ13のゲートとドレインと
の間には位相補償用のキャパシタＣ11が接続されてい
る。
ジスタＰＴ11のゲートが信号ＩＮの入力端ＴINに接続さ
れ、ｐＭＯＳトランジスタＰＴ12のゲートが出力側ノー
ドＮＤ12に接続されている。初段差動増幅器は、ｐＭＯ
ＳトランジスタＰＴ11のゲートにより非反転入力が構成
され、ｐＭＯＳトランジスタＰＴ12のゲートにより反転
入力が構成され、反転入力が出力に接続されていること
から、ゲイン「１」の増幅器となっている。また、出力
段のｎＭＯＳトランジスタＮＴ13のゲートとドレインと
の間には位相補償用のキャパシタＣ11が接続されてい
る。
【００１１】図１３のＣＭＯＳ演算増幅器は、入力印加
電圧ＩＮと同電圧のＯＵＴを出力する。そして、出力段
は、定電流で駆動しているため、この演算増幅器はＡ級
動作をする。
電圧ＩＮと同電圧のＯＵＴを出力する。そして、出力段
は、定電流で駆動しているため、この演算増幅器はＡ級
動作をする。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のレベルシフタでは、スイッチングスピード、消
費電流等の特性が、出力に付く負荷容量に大きく依存し
てしまうという問題があった。すなわち、たとえば出力
端ＴOUT に大きい容量を持つゲート等を接続すると、上
述した入力信号ＩＮが０Ｖから５Ｖに切り替わり、信号
ＸＩＮが５Ｖから０Ｖに切り替わったときの動作におい
て、負荷容量への充電による出力ＯＵＴ電位の上昇が遅
れ、ｐＭＯＳトランジスタＰＴ1 のオン状態からオフ状
態への切り替わりを遅らせる。この状態遷移の遅れは入
力側ノードＮＤ1 の電位降下を遅らせ、ｐＭＯＳトラン
ジスタＰＴ2 のオフ状態からオン状態への切り替わりに
伴うＯＵＴ電位の上昇を遅らせてしまう。これは、ｐＭ
ＯＳトランジスタＰＴ1 に対して出力をフィードバック
していることが原因である。ｐＭＯＳトランジスタＰＴ
1 のゲートは出力側ノードＮＤ2に接続されているた
め、ｐＭＯＳトランジスタＰＴ1 には出力の遅れまでも
そのままフィードバックされ、結果的に、回路全体の動
作が遅くなってしまう。その結果、直列に接続されたｐ
ＭＯＳ、ｎＭＯＳ両トランジスタＰＴ2 ，ＮＴ 2 が同時
にオン状態に保持される時間が増大し、貫通電流が流
れ、消費電流が増大する。
た従来のレベルシフタでは、スイッチングスピード、消
費電流等の特性が、出力に付く負荷容量に大きく依存し
てしまうという問題があった。すなわち、たとえば出力
端ＴOUT に大きい容量を持つゲート等を接続すると、上
述した入力信号ＩＮが０Ｖから５Ｖに切り替わり、信号
ＸＩＮが５Ｖから０Ｖに切り替わったときの動作におい
て、負荷容量への充電による出力ＯＵＴ電位の上昇が遅
れ、ｐＭＯＳトランジスタＰＴ1 のオン状態からオフ状
態への切り替わりを遅らせる。この状態遷移の遅れは入
力側ノードＮＤ1 の電位降下を遅らせ、ｐＭＯＳトラン
ジスタＰＴ2 のオフ状態からオン状態への切り替わりに
伴うＯＵＴ電位の上昇を遅らせてしまう。これは、ｐＭ
ＯＳトランジスタＰＴ1 に対して出力をフィードバック
していることが原因である。ｐＭＯＳトランジスタＰＴ
1 のゲートは出力側ノードＮＤ2に接続されているた
め、ｐＭＯＳトランジスタＰＴ1 には出力の遅れまでも
そのままフィードバックされ、結果的に、回路全体の動
作が遅くなってしまう。その結果、直列に接続されたｐ
ＭＯＳ、ｎＭＯＳ両トランジスタＰＴ2 ，ＮＴ 2 が同時
にオン状態に保持される時間が増大し、貫通電流が流
れ、消費電流が増大する。
【００１３】また、液晶パネルの大型化、高解像度化に
伴い、演算増幅器も高速なものが必要になってくるが、
図１３のＣＭＯＳ演算増幅器では、負荷容量を高速に放
電はできるが、充電はｐＭＯＳトランジスタＰＴ15，Ｐ
Ｔ16からなるカレントミラー回路による定電流値によっ
てスピードが決定されてしまい、高速にするためには、
定電流を大きくしなければならない。この電流は、負荷
をチャージアップし、出力電圧が入力電圧に等しくなっ
た定常状態以後も、常時流れ続けるため、消費電流は大
きくなる。
伴い、演算増幅器も高速なものが必要になってくるが、
図１３のＣＭＯＳ演算増幅器では、負荷容量を高速に放
電はできるが、充電はｐＭＯＳトランジスタＰＴ15，Ｐ
Ｔ16からなるカレントミラー回路による定電流値によっ
てスピードが決定されてしまい、高速にするためには、
定電流を大きくしなければならない。この電流は、負荷
をチャージアップし、出力電圧が入力電圧に等しくなっ
た定常状態以後も、常時流れ続けるため、消費電流は大
きくなる。
【００１４】そこで、この問題を解決するために、図１
４に示すような充電用増幅器と放電用増幅器を並列に接
続した回路が提案されている。しかし、この回路では、
充電用増幅器ＡＭＰA と放電用増幅器ＡＭＰB とを切り
替えるためのスイッチＳＷ11A ，ＳＷ12A 、ＳＷ11B ，
ＳＷ12B が必要となり、また、各チャネルごとに２つの
増幅器が必要であることから、大型化を招くという問題
がある。
４に示すような充電用増幅器と放電用増幅器を並列に接
続した回路が提案されている。しかし、この回路では、
充電用増幅器ＡＭＰA と放電用増幅器ＡＭＰB とを切り
替えるためのスイッチＳＷ11A ，ＳＷ12A 、ＳＷ11B ，
ＳＷ12B が必要となり、また、各チャネルごとに２つの
増幅器が必要であることから、大型化を招くという問題
がある。
【００１５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作速度の向上を図れ、貫通電
流を低減でき、低消費電力化をも図れ、また大型化を防
止できる出力回路を提供することにある。
のであり、その目的は、動作速度の向上を図れ、貫通電
流を低減でき、低消費電力化をも図れ、また大型化を防
止できる出力回路を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の出力回路は、第１の電源電位に接続
され、第１および第２の電流供給端を有する電流源と、
入力信号に応じて上記第１の電流供給端と第２の電源電
位との間を導通状態とする第１のトランジスタと、入力
信号に応じて上記第２の電流供給端と上記第２の電源電
位との間を導通状態とする第２のトランジスタと、入力
信号に応じて出力端と上記第２の電源電位との間を導通
状態とする第３のトランジスタと、上記第２の電流供給
端の電位に応じて上記出力端と上記第１の電源電位との
間を導通状態とする第４のトランジスタとを有し、上記
第１のトランジスタと上記第３のトランジスタ、および
上記第２のトランジスタと上記第４のトランジスタとは
それぞれ同相的に動作し、上記第１のトランジスタと上
記第２のトランジスタ、および上記第３のトランジスタ
と上記第４のトランジスタとはそれぞれ相補的に動作す
る。
め、本発明の第１の出力回路は、第１の電源電位に接続
され、第１および第２の電流供給端を有する電流源と、
入力信号に応じて上記第１の電流供給端と第２の電源電
位との間を導通状態とする第１のトランジスタと、入力
信号に応じて上記第２の電流供給端と上記第２の電源電
位との間を導通状態とする第２のトランジスタと、入力
信号に応じて出力端と上記第２の電源電位との間を導通
状態とする第３のトランジスタと、上記第２の電流供給
端の電位に応じて上記出力端と上記第１の電源電位との
間を導通状態とする第４のトランジスタとを有し、上記
第１のトランジスタと上記第３のトランジスタ、および
上記第２のトランジスタと上記第４のトランジスタとは
それぞれ同相的に動作し、上記第１のトランジスタと上
記第２のトランジスタ、および上記第３のトランジスタ
と上記第４のトランジスタとはそれぞれ相補的に動作す
る。
【００１７】また、本発明の第２の出力回路は、比例関
係にある第１および第２の電流を供給する第１の電流源
と、第３の電流を供給する第２の電流源と、上記第２の
電流と上記第３の電流との加算電流を一定とする定電流
手段と、上記第３の電流に比例した電流で出力端を充電
または放電する第１のトランジスタと、入力信号に応じ
て上記出力端を放電または充電する第２のトランジスタ
と、上記入力信号に応じて上記第２のトランジスタに流
れる電流に比例した関係で上記第１の電流の電流値を制
御する第３のトランジスタとを有する。
係にある第１および第２の電流を供給する第１の電流源
と、第３の電流を供給する第２の電流源と、上記第２の
電流と上記第３の電流との加算電流を一定とする定電流
手段と、上記第３の電流に比例した電流で出力端を充電
または放電する第１のトランジスタと、入力信号に応じ
て上記出力端を放電または充電する第２のトランジスタ
と、上記入力信号に応じて上記第２のトランジスタに流
れる電流に比例した関係で上記第１の電流の電流値を制
御する第３のトランジスタとを有する。
【００１８】
【作用】本発明の第１の出力回路は、たとえば入力信号
により第２のトランジスタがオン（導通）状態に制御さ
れ、第１および第３のトランジスタがオフ（非導通）状
態に制御されると、電流源の第２の電流供給端の電位が
第２の電源電位とほぼ等しくなることにより第４のトラ
ンジスタがオン状態となる。第３のトランジスタがオフ
状態であり、第４のトランジスタがオン状態であるの
で、出力端から第１の電源電位レベルの信号が出力され
る。これに対して、入力信号により第２のトランジスタ
がオフ状態に制御され、第１および第３のトランジスタ
がオン状態に制御されると、電流源の第２の電流供給端
の電位が第１の電源電位とほぼ等しくなることにより第
４のトランジスタがオフ状態となる。第３のトランジス
タがオン状態であり、第４のトランジスタがオフ状態で
あるので、出力端から第２の電源電位レベルの信号が出
力される。電流源として、第１のトランジスタのオン状
態により起動されるウィルソン型のカレントミラー回路
を採用すると、出力端のレベルが変化する過渡期にのみ
電流源に電流が流れることになるので、消費電流が少な
くて済む。
により第２のトランジスタがオン（導通）状態に制御さ
れ、第１および第３のトランジスタがオフ（非導通）状
態に制御されると、電流源の第２の電流供給端の電位が
第２の電源電位とほぼ等しくなることにより第４のトラ
ンジスタがオン状態となる。第３のトランジスタがオフ
状態であり、第４のトランジスタがオン状態であるの
で、出力端から第１の電源電位レベルの信号が出力され
る。これに対して、入力信号により第２のトランジスタ
がオフ状態に制御され、第１および第３のトランジスタ
がオン状態に制御されると、電流源の第２の電流供給端
の電位が第１の電源電位とほぼ等しくなることにより第
４のトランジスタがオフ状態となる。第３のトランジス
タがオン状態であり、第４のトランジスタがオフ状態で
あるので、出力端から第２の電源電位レベルの信号が出
力される。電流源として、第１のトランジスタのオン状
態により起動されるウィルソン型のカレントミラー回路
を採用すると、出力端のレベルが変化する過渡期にのみ
電流源に電流が流れることになるので、消費電流が少な
くて済む。
【００１９】また、本発明の第２の出力回路において
は、第１の電流と第２の電流と第２のトランジスタを流
れる電流とは比例関係にあり、第２の電流と第３の電流
との加算電流は一定であり、第３の電流と第１のトラン
ジスタを流れる電流とは比例関係にあるので、第２のト
ランジスタを流れる電流が増加すると、第１の電流およ
び第２の電流が増加することにより第３の電流が減少し
て第１のトランジスタを流れる電流が減少する。これに
対して、第２のトランジスタに流れる電流が減少する
と、第１の電流および第２の電流が減少することにより
第３の電流が増加して第１のトランジスタに流れる電流
が増加する。すなわち、この第２の出力回路は、ＡＢ級
動作で出力端を充放電する。上記第１の電流源として、
ウィルソン型のカレントミラー回路を採用すると、第３
のトランジスタに流れる電流は定電流手段に流れる電流
で制御されるので、定電流手段に流れる電流を小さく設
定すると出力端に対する充放電は行われない定常状態に
おける消費電流は少なくなる。
は、第１の電流と第２の電流と第２のトランジスタを流
れる電流とは比例関係にあり、第２の電流と第３の電流
との加算電流は一定であり、第３の電流と第１のトラン
ジスタを流れる電流とは比例関係にあるので、第２のト
ランジスタを流れる電流が増加すると、第１の電流およ
び第２の電流が増加することにより第３の電流が減少し
て第１のトランジスタを流れる電流が減少する。これに
対して、第２のトランジスタに流れる電流が減少する
と、第１の電流および第２の電流が減少することにより
第３の電流が増加して第１のトランジスタに流れる電流
が増加する。すなわち、この第２の出力回路は、ＡＢ級
動作で出力端を充放電する。上記第１の電流源として、
ウィルソン型のカレントミラー回路を採用すると、第３
のトランジスタに流れる電流は定電流手段に流れる電流
で制御されるので、定電流手段に流れる電流を小さく設
定すると出力端に対する充放電は行われない定常状態に
おける消費電流は少なくなる。
【００２０】
【実施例１】図１は、本発明に係る出力回路（レベルシ
フタ）の第１の実施例を示す回路図であって、従来例を
示す図１２と同一構成部分は同一符号をもって表す。す
なわち、ＰＴ2 〜ＰＴ6 はｐＭＯＳトランジスタ、ＮＴ
1 〜ＮＴ3 はｎＭＯＳトランジスタをそれぞれ示してい
る。本回路では、図１２に示す従来回路における入力側
のｐＭＯＳトランジスタＰＴ1 の代わりに、ｐＭＯＳト
ランジスタＰＴ3 〜ＰＴ6 により構成されるカレントミ
ラー回路が設けられ、このカレントミラー回路は出力信
号により動作させずに、ｎＭＯＳトランジスタＮＴ3 の
ゲートに入力信号ＸＩＮを供給し、入力信号ＸＩＮによ
り動作するように構成されている。
フタ）の第１の実施例を示す回路図であって、従来例を
示す図１２と同一構成部分は同一符号をもって表す。す
なわち、ＰＴ2 〜ＰＴ6 はｐＭＯＳトランジスタ、ＮＴ
1 〜ＮＴ3 はｎＭＯＳトランジスタをそれぞれ示してい
る。本回路では、図１２に示す従来回路における入力側
のｐＭＯＳトランジスタＰＴ1 の代わりに、ｐＭＯＳト
ランジスタＰＴ3 〜ＰＴ6 により構成されるカレントミ
ラー回路が設けられ、このカレントミラー回路は出力信
号により動作させずに、ｎＭＯＳトランジスタＮＴ3 の
ゲートに入力信号ＸＩＮを供給し、入力信号ＸＩＮによ
り動作するように構成されている。
【００２１】ｐＭＯＳトランジスタＰＴ3 とｐＭＯＳト
ランジスタＰＴ5 、並びにｐＭＯＳトランジスタＰＴ4
とｐＭＯＳトランジスタＰＴ6 とがそれぞれ直列に接続
され、各々の接続中点によりノードＮＤ4 、ＮＤ3 が構
成されている。ｐＭＯＳトランジスタＰＴ5 およびｐＭ
ＯＳトランジスタＰＴ6 のソースが高電圧ＶEEの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ5 およびｐ
ＭＯＳトランジスタＰＴ6 のゲート同士が接続され、そ
の接続中点がノードＮＤ3 に接続されている。また、ｐ
ＭＯＳトランジスタＰＴ3 およびｐＭＯＳトランジスタ
ＰＴ4 のゲート同士が接続されている。ｐＭＯＳトラン
ジスタＰＴ4 のドレインとｎＭＯＳトランジスタＮＴ1
のドレイン同士が接続されてノードＮＤ1 が構成され、
このノードＮＤ1 が出力段のｐＭＯＳトランジスタＰＴ
2 のゲートに接続されている。さらに、ｎＭＯＳトラン
ジスタＮＴ3 およびｐＭＯＳトランジスタＰＴ3 のドレ
イン同士が接続されてノードＮＤ5 が構成され、このノ
ードＮＤ5 がｐＭＯＳトランジスタＰＴ3 およびｐＭＯ
ＳトランジスタＰＴ4 のゲート同士の接続中点に接続さ
れている。そして、ｎＭＯＳトランジスタＮＴ3 のゲー
トが信号ＸＩＮの入力端ＴXIN に接続されている。
ランジスタＰＴ5 、並びにｐＭＯＳトランジスタＰＴ4
とｐＭＯＳトランジスタＰＴ6 とがそれぞれ直列に接続
され、各々の接続中点によりノードＮＤ4 、ＮＤ3 が構
成されている。ｐＭＯＳトランジスタＰＴ5 およびｐＭ
ＯＳトランジスタＰＴ6 のソースが高電圧ＶEEの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ5 およびｐ
ＭＯＳトランジスタＰＴ6 のゲート同士が接続され、そ
の接続中点がノードＮＤ3 に接続されている。また、ｐ
ＭＯＳトランジスタＰＴ3 およびｐＭＯＳトランジスタ
ＰＴ4 のゲート同士が接続されている。ｐＭＯＳトラン
ジスタＰＴ4 のドレインとｎＭＯＳトランジスタＮＴ1
のドレイン同士が接続されてノードＮＤ1 が構成され、
このノードＮＤ1 が出力段のｐＭＯＳトランジスタＰＴ
2 のゲートに接続されている。さらに、ｎＭＯＳトラン
ジスタＮＴ3 およびｐＭＯＳトランジスタＰＴ3 のドレ
イン同士が接続されてノードＮＤ5 が構成され、このノ
ードＮＤ5 がｐＭＯＳトランジスタＰＴ3 およびｐＭＯ
ＳトランジスタＰＴ4 のゲート同士の接続中点に接続さ
れている。そして、ｎＭＯＳトランジスタＮＴ3 のゲー
トが信号ＸＩＮの入力端ＴXIN に接続されている。
【００２２】このように接続されるｐＭＯＳトランジス
タＰＴ3 〜ＰＴ6 により、いわゆる「ウィルソン型」カ
レントミラー回路が構成されている。このウィルソン型
カレントミラー回路では、ｐＭＯＳトランジスタＰ
Ｔ3 ，ＰＴ5 とｐＭＯＳトランジスタＰＴ4 ，ＰＴ6 の
β（＝Ｗ／Ｌ）比率により、各パスの電流比が決定され
る。なお、Ｗ，ＬはそれぞれＭＯＳトランジスタにおけ
るゲート幅およびゲート長である。
タＰＴ3 〜ＰＴ6 により、いわゆる「ウィルソン型」カ
レントミラー回路が構成されている。このウィルソン型
カレントミラー回路では、ｐＭＯＳトランジスタＰ
Ｔ3 ，ＰＴ5 とｐＭＯＳトランジスタＰＴ4 ，ＰＴ6 の
β（＝Ｗ／Ｌ）比率により、各パスの電流比が決定され
る。なお、Ｗ，ＬはそれぞれＭＯＳトランジスタにおけ
るゲート幅およびゲート長である。
【００２３】次に、上記構成による動作を説明する。た
とえば接地レベル０Ｖから電源電圧ＶDDレベル、たとえ
ば５Ｖに切り替えられた信号ＩＮがｎＭＯＳトランジス
タＮＴ1 のゲートに供給され、信号ＩＮと相補的レベル
をとる信号ＸＩＮが５Ｖから０Ｖに切り替えられてｎＭ
ＯＳトランジスタＮＴ2 およびＮＴ3 のゲートに供給さ
れる。その結果、ｎＭＯＳトランジスタＮＴ1 はオン状
態となり、ｎＭＯＳトランジスタＮＴ2 およびＮＴ3 は
オフ状態となる。ｎＭＯＳトランジスタＮＴ1 がオン状
態になったことにより、ノードＮＤ1 が接地レベルに引
き込まれ、これに伴いｐＭＯＳトランジスタＰＴ2 のゲ
ート電位も下降することから、ｐＭＯＳトランジスタＰ
Ｔ2 がオン状態となる。その結果、出力側ノードＮＤ2
が高電圧ＶEEに引き上げられる。すなわち、５Ｖの入力
電圧が１５Ｖの高電圧ＶEEに変換され、ＯＵＴとして出
力される。
とえば接地レベル０Ｖから電源電圧ＶDDレベル、たとえ
ば５Ｖに切り替えられた信号ＩＮがｎＭＯＳトランジス
タＮＴ1 のゲートに供給され、信号ＩＮと相補的レベル
をとる信号ＸＩＮが５Ｖから０Ｖに切り替えられてｎＭ
ＯＳトランジスタＮＴ2 およびＮＴ3 のゲートに供給さ
れる。その結果、ｎＭＯＳトランジスタＮＴ1 はオン状
態となり、ｎＭＯＳトランジスタＮＴ2 およびＮＴ3 は
オフ状態となる。ｎＭＯＳトランジスタＮＴ1 がオン状
態になったことにより、ノードＮＤ1 が接地レベルに引
き込まれ、これに伴いｐＭＯＳトランジスタＰＴ2 のゲ
ート電位も下降することから、ｐＭＯＳトランジスタＰ
Ｔ2 がオン状態となる。その結果、出力側ノードＮＤ2
が高電圧ＶEEに引き上げられる。すなわち、５Ｖの入力
電圧が１５Ｖの高電圧ＶEEに変換され、ＯＵＴとして出
力される。
【００２４】また、入力側のｎＭＯＳトランジスタＮＴ
3 がオフ状態となったことにより、ウィルソン型カレン
トミラー回路を構成するｐＭＯＳトランジスタＰＴ3 〜
ＰＴ 6 はオフ状態となる。これにより、高電圧ＶEEの入
力側ノードＮＤ1 への供給が遮断され、ノードＮＤ1 の
電位降下が加速され、出力ＯＵＴは高電圧ＶEEレベルに
安定に保持される。
3 がオフ状態となったことにより、ウィルソン型カレン
トミラー回路を構成するｐＭＯＳトランジスタＰＴ3 〜
ＰＴ 6 はオフ状態となる。これにより、高電圧ＶEEの入
力側ノードＮＤ1 への供給が遮断され、ノードＮＤ1 の
電位降下が加速され、出力ＯＵＴは高電圧ＶEEレベルに
安定に保持される。
【００２５】ここで、入力信号レベルが切り替わり、信
号ＩＮが０ＶでｎＭＯＳトランジスタＮＴ1 のゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
５ＶでｎＭＯＳトランジスタＮＴ2 およびＮＴ3 のゲー
トに供給されると、ｎＭＯＳトランジスタＮＴ1 はオン
状態からオフ状態に切り替わり、ｎＭＯＳトランジスタ
ＮＴ2 およびＮＴ3 はオフ状態からオン状態に切り替わ
る。ｎＭＯＳトランジスタＮＴ2 がオン状態になったこ
とに伴い、出力側ノードＮＤ2 が接地レベルに引き込ま
れる。その結果、０Ｖの入力電圧が０ＶのままでＯＵＴ
として出力される。
号ＩＮが０ＶでｎＭＯＳトランジスタＮＴ1 のゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
５ＶでｎＭＯＳトランジスタＮＴ2 およびＮＴ3 のゲー
トに供給されると、ｎＭＯＳトランジスタＮＴ1 はオン
状態からオフ状態に切り替わり、ｎＭＯＳトランジスタ
ＮＴ2 およびＮＴ3 はオフ状態からオン状態に切り替わ
る。ｎＭＯＳトランジスタＮＴ2 がオン状態になったこ
とに伴い、出力側ノードＮＤ2 が接地レベルに引き込ま
れる。その結果、０Ｖの入力電圧が０ＶのままでＯＵＴ
として出力される。
【００２６】このとき、ｎＭＯＳトランジスタＮＴ3 も
オン状態になったことにより、カレントミラー回路を構
成するｐＭＯＳトランジスタＰＴ3 〜ＰＴ6 に電流が流
れるようになる。これにより、入力側ノードＮＤ1 の電
位が高電圧ＶEEに向かって引き上げられる。入力側ノー
ドＮＤ1 の高電圧ＶEEレベルはｐＭＯＳトランジスタＰ
Ｔ2 のゲートに供給される。これにより、ｐＭＯＳトラ
ンジスタＰＴ2 はオフ状態に安定に保持され、高電圧Ｖ
EEの出力側ノードＮＤ2 への供給が遮断され、ノードＮ
Ｄ 2 の電位降下が加速され、出力ＯＵＴは接地レベルに
安定に保持される。
オン状態になったことにより、カレントミラー回路を構
成するｐＭＯＳトランジスタＰＴ3 〜ＰＴ6 に電流が流
れるようになる。これにより、入力側ノードＮＤ1 の電
位が高電圧ＶEEに向かって引き上げられる。入力側ノー
ドＮＤ1 の高電圧ＶEEレベルはｐＭＯＳトランジスタＰ
Ｔ2 のゲートに供給される。これにより、ｐＭＯＳトラ
ンジスタＰＴ2 はオフ状態に安定に保持され、高電圧Ｖ
EEの出力側ノードＮＤ2 への供給が遮断され、ノードＮ
Ｄ 2 の電位降下が加速され、出力ＯＵＴは接地レベルに
安定に保持される。
【００２７】そして、入力側ＮＤ1 の電位が高電圧ＶEE
レベル近傍まで上昇すると、ノードＮＤ3 の電位も高電
圧ＶEEレベル近傍まで上昇し、ｐＭＯＳトランジスタＰ
Ｔ6のゲート・ソース間電圧ＶGSが小さくなる。このた
め、ｐＭＯＳトランジスタＰＴ6 はカットオフ状態とな
る。したがって、ｐＭＯＳトランジスタＰＴ5 およびＰ
Ｔ3 にも電流が流れなくなる。すなわち、カレントミラ
ー回路には過度的な電流しか流れず、ＤＣ電流は零であ
る。
レベル近傍まで上昇すると、ノードＮＤ3 の電位も高電
圧ＶEEレベル近傍まで上昇し、ｐＭＯＳトランジスタＰ
Ｔ6のゲート・ソース間電圧ＶGSが小さくなる。このた
め、ｐＭＯＳトランジスタＰＴ6 はカットオフ状態とな
る。したがって、ｐＭＯＳトランジスタＰＴ5 およびＰ
Ｔ3 にも電流が流れなくなる。すなわち、カレントミラ
ー回路には過度的な電流しか流れず、ＤＣ電流は零であ
る。
【００２８】なお、図２は図１に示す本発明回路と図１
２に示す従来回路とを用いた消費電流のシミュレーショ
ン結果を示す図で、（Ａ）は本発明回路によるシミュレ
ーション結果を示す図、（Ｂ）は従来回路のシミュレー
ション結果を示す図である。図２において、横軸は時間
を、縦軸は電流および電圧をそれぞれ表し、図中、Ｃで
示す曲線が電流特性を示し、Ｖで示す曲線が電圧特性を
示している。本シミュレーションの結果、従来回路の１
周期積算電流が２．６１×１０-8mA・sec であるのに対
し、本発明回路の１周期積算電流が１．９６×１０-8mA
・sec であり、本発明回路により低消費電流化が実現さ
れていることが確認できた。
２に示す従来回路とを用いた消費電流のシミュレーショ
ン結果を示す図で、（Ａ）は本発明回路によるシミュレ
ーション結果を示す図、（Ｂ）は従来回路のシミュレー
ション結果を示す図である。図２において、横軸は時間
を、縦軸は電流および電圧をそれぞれ表し、図中、Ｃで
示す曲線が電流特性を示し、Ｖで示す曲線が電圧特性を
示している。本シミュレーションの結果、従来回路の１
周期積算電流が２．６１×１０-8mA・sec であるのに対
し、本発明回路の１周期積算電流が１．９６×１０-8mA
・sec であり、本発明回路により低消費電流化が実現さ
れていることが確認できた。
【００２９】以上説明したように、本実施例によれば、
出力信号をフィードバックする回路構成ではなく、入力
側ノード（カレントミラー回路の電流出力ノード）ＮＤ
1 と高電圧ＶEEの供給ラインとの間にカレントミラー回
路を接続し、このカレントミラー回路を入力信号ＸＩＮ
の入力状態に応じてオン／オフするｎＭＯＳトランジス
タＮＴ3 により駆動制御するように構成したので、動作
速度が速く、出力に付く負荷の影響を受けない。また、
動作速度が速く、切り替わり時間が短いため、ｐＭＯＳ
およびｎＭＯＳの両トランジスタＰＴ2 ，ＮＴ2 がオン
状態時の貫通電流が少なく、消費電流が少ないという利
点がある。
出力信号をフィードバックする回路構成ではなく、入力
側ノード（カレントミラー回路の電流出力ノード）ＮＤ
1 と高電圧ＶEEの供給ラインとの間にカレントミラー回
路を接続し、このカレントミラー回路を入力信号ＸＩＮ
の入力状態に応じてオン／オフするｎＭＯＳトランジス
タＮＴ3 により駆動制御するように構成したので、動作
速度が速く、出力に付く負荷の影響を受けない。また、
動作速度が速く、切り替わり時間が短いため、ｐＭＯＳ
およびｎＭＯＳの両トランジスタＰＴ2 ，ＮＴ2 がオン
状態時の貫通電流が少なく、消費電流が少ないという利
点がある。
【００３０】
【実施例２】図３は、本発明に係る出力回路（レベルシ
フタ）の第２の実施例を回路図である。本実施例が上述
した実施例１と異なる点は、カレントミラー回路を構成
するｐＭＯＳトランジスタＰＴ6 およびＰＴ4 に並列
に、すなわち高電圧ＶEEの供給ラインと入力側ノードＮ
Ｄ1 との間にｐＭＯＳトランジスタＰＴ7 が接続され、
出力信号をこのｐＭＯＳトランジスタＰＴ7 のゲートに
フィードバックさせ、出力ＯＵＴが接地レベル０Ｖの場
合に、入力側ノードＮＤ1 が高電圧ＶEEレベルにフルス
イングするように構成されていることにある。
フタ）の第２の実施例を回路図である。本実施例が上述
した実施例１と異なる点は、カレントミラー回路を構成
するｐＭＯＳトランジスタＰＴ6 およびＰＴ4 に並列
に、すなわち高電圧ＶEEの供給ラインと入力側ノードＮ
Ｄ1 との間にｐＭＯＳトランジスタＰＴ7 が接続され、
出力信号をこのｐＭＯＳトランジスタＰＴ7 のゲートに
フィードバックさせ、出力ＯＵＴが接地レベル０Ｖの場
合に、入力側ノードＮＤ1 が高電圧ＶEEレベルにフルス
イングするように構成されていることにある。
【００３１】すなわち、図１の回路ではノードＮＤ1 の
電位ＶND1 は、ＶEEレベルに保持する制御されるとき
に、｛ＶEE−ＶTP≦ＶND1 ≦ＶEE｝となり、ＶEEまでフ
ルスイングすることができないが、本構成によりＶEEレ
ベルにフルスイングさせることができる。
電位ＶND1 は、ＶEEレベルに保持する制御されるとき
に、｛ＶEE−ＶTP≦ＶND1 ≦ＶEE｝となり、ＶEEまでフ
ルスイングすることができないが、本構成によりＶEEレ
ベルにフルスイングさせることができる。
【００３２】その他の構成は上述した実施例１と同様で
あり、実施例１の効果に加えて、より安定な動作を実現
できる利点がある。
あり、実施例１の効果に加えて、より安定な動作を実現
できる利点がある。
【００３３】なお、図４は図３に示す本発明回路と図１
２に示す従来回路とを用いた消費電流のシミュレーショ
ン結果を示す図で、（Ａ）は本発明回路によるシミュレ
ーション結果を示す図、（Ｂ）は従来回路のシミュレー
ション結果を示す図である。図４において、横軸は時間
を、縦軸は電流および電圧をそれぞれ表し、図中、Ｃで
示す曲線が電流特性を示し、Ｖで示す曲線が電圧特性を
示している。本シミュレーションの結果、従来回路の１
周期積算電流が３．２６×１０-8mA・sec であるのに対
し、本発明回路の１周期積算電流が３．１５×１０-8mA
・sec であり、本発明回路により低消費電流化が実現さ
れていることが確認できた。
２に示す従来回路とを用いた消費電流のシミュレーショ
ン結果を示す図で、（Ａ）は本発明回路によるシミュレ
ーション結果を示す図、（Ｂ）は従来回路のシミュレー
ション結果を示す図である。図４において、横軸は時間
を、縦軸は電流および電圧をそれぞれ表し、図中、Ｃで
示す曲線が電流特性を示し、Ｖで示す曲線が電圧特性を
示している。本シミュレーションの結果、従来回路の１
周期積算電流が３．２６×１０-8mA・sec であるのに対
し、本発明回路の１周期積算電流が３．１５×１０-8mA
・sec であり、本発明回路により低消費電流化が実現さ
れていることが確認できた。
【００３４】
【実施例３】図５は、本発明に係る出力回路（レベルシ
フタ）の第３の実施例を示す回路図である。本実施例が
上述した実施例２と異なる点は、ｐＭＯＳトランジスタ
ＰＴ7 のドレインがノードＮＤ1 に接続される代わり
に、カレントミラーを構成するｐＭＯＳトランジスタＰ
Ｔ6 とＰＴ4 との接続中点であるノードＮＤ3 に接続さ
れていることにある。
フタ）の第３の実施例を示す回路図である。本実施例が
上述した実施例２と異なる点は、ｐＭＯＳトランジスタ
ＰＴ7 のドレインがノードＮＤ1 に接続される代わり
に、カレントミラーを構成するｐＭＯＳトランジスタＰ
Ｔ6 とＰＴ4 との接続中点であるノードＮＤ3 に接続さ
れていることにある。
【００３５】その他の構成は上述した実施例２と同様で
あり、このような構成においても、実施例２と同様に、
出力ＯＵＴが接地レベル０Ｖの場合に、入力側ノードＮ
Ｄ1を高電圧ＶEEレベルにフルスイングさせることがで
きる。
あり、このような構成においても、実施例２と同様に、
出力ＯＵＴが接地レベル０Ｖの場合に、入力側ノードＮ
Ｄ1を高電圧ＶEEレベルにフルスイングさせることがで
きる。
【００３６】
【実施例４】図６は、本発明に係る出力回路（レベルシ
フタ）の第４の実施例を示す回路図であって、本回路は
負方向へ振幅をレベルシフトする回路である。したがっ
て、各トランジスタの極性が逆、すなわち図１でｐチャ
ネルのトランジスタの代わりにｎチャネルのトランジス
タが用いられ、ｎチャネルのトランジスタの代わりにｐ
チャネルのトランジスタが用いられている。
フタ）の第４の実施例を示す回路図であって、本回路は
負方向へ振幅をレベルシフトする回路である。したがっ
て、各トランジスタの極性が逆、すなわち図１でｐチャ
ネルのトランジスタの代わりにｎチャネルのトランジス
タが用いられ、ｎチャネルのトランジスタの代わりにｐ
チャネルのトランジスタが用いられている。
【００３７】本回路においては、ｐＭＯＳトランジスタ
ＰＴ1a〜ＰＴ3aのソースが高電圧Ｖ EE（たとえば、１５
Ｖ）の供給ラインに接続され、ｎＭＯＳトランジスタＮ
Ｔ2a，ＮＴ5a，ＮＴ6aのソースが接地ラインに接続され
ている。ｐＭＯＳトランジスタＰＴ1aおよびｎＭＯＳト
ランジスタＮＴ4aのドレイン同士が接続されてノードＮ
Ｄ1aが構成され、ｐＭＯＳトランジスタＰＴ2aおよびｎ
ＭＯＳトランジスタＮＴ2aのドレイン同士が接続されて
ノードＮＤ2aが構成され、ｐＭＯＳトランジスタＰＴ3a
およびｎＭＯＳトランジスタＮＴ3aのドレイン同士が接
続されてノードＮＤ5aが構成されている。また、ノード
ＮＤ1aがｎＭＯＳトランジスタＮＴ2aのゲートに接続さ
れ、ｐＭＯＳトランジスタＰＴ1aのゲートが信号ＩＮの
入力端ＴINに接続され、ｐＭＯＳトランジスタＰＴ2aお
よびＰＴ3aのゲートが信号ＸＩＮの入力端ＴXIN に接続
されている。そして、ｎＭＯＳトランジスタＮＴ3aとＮ
Ｔ5a、並びにｎＭＯＳトランジスタＮＴ4aとＮＴ6aとが
それぞれ直列に接続され、ｎＭＯＳトランジスタＮＴ3a
およびＮＴ4aのゲート同士が接続され、その接続中点が
ノードＮＤ5aに接続され、さらに、ｎＭＯＳトランジス
タＮＴ5aおよびＮＴ6aのゲート同士が接続され、その接
続中点がノードＮＤ3aに接続されて、ウィルソン型カレ
ントミラー回路が構成されている。
ＰＴ1a〜ＰＴ3aのソースが高電圧Ｖ EE（たとえば、１５
Ｖ）の供給ラインに接続され、ｎＭＯＳトランジスタＮ
Ｔ2a，ＮＴ5a，ＮＴ6aのソースが接地ラインに接続され
ている。ｐＭＯＳトランジスタＰＴ1aおよびｎＭＯＳト
ランジスタＮＴ4aのドレイン同士が接続されてノードＮ
Ｄ1aが構成され、ｐＭＯＳトランジスタＰＴ2aおよびｎ
ＭＯＳトランジスタＮＴ2aのドレイン同士が接続されて
ノードＮＤ2aが構成され、ｐＭＯＳトランジスタＰＴ3a
およびｎＭＯＳトランジスタＮＴ3aのドレイン同士が接
続されてノードＮＤ5aが構成されている。また、ノード
ＮＤ1aがｎＭＯＳトランジスタＮＴ2aのゲートに接続さ
れ、ｐＭＯＳトランジスタＰＴ1aのゲートが信号ＩＮの
入力端ＴINに接続され、ｐＭＯＳトランジスタＰＴ2aお
よびＰＴ3aのゲートが信号ＸＩＮの入力端ＴXIN に接続
されている。そして、ｎＭＯＳトランジスタＮＴ3aとＮ
Ｔ5a、並びにｎＭＯＳトランジスタＮＴ4aとＮＴ6aとが
それぞれ直列に接続され、ｎＭＯＳトランジスタＮＴ3a
およびＮＴ4aのゲート同士が接続され、その接続中点が
ノードＮＤ5aに接続され、さらに、ｎＭＯＳトランジス
タＮＴ5aおよびＮＴ6aのゲート同士が接続され、その接
続中点がノードＮＤ3aに接続されて、ウィルソン型カレ
ントミラー回路が構成されている。
【００３８】このような構成において、たとえば電源電
圧ＶEEレベル、たとえば１５Ｖから１０Ｖに切り替えら
れた信号ＩＮがｐＭＯＳトランジスタＰＴ1aのゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
１０Ｖから１５Ｖに切り替えられてｎＭＯＳトランジス
タＰＴ2aおよびＰＴ3aのゲートに供給される。その結
果、ｐＭＯＳトランジスタＰＴ1aはオン状態となり、ｐ
ＭＯＳトランジスタＰＴ 2aおよびＰＴ3aはオフ状態にと
なる。ｐＭＯＳトランジスタＰＴ1aがオン状態になった
ことにより、ノードＮＤ1aが高電圧ＶEEレベルとなり、
これに伴いｎＭＯＳトランジスタＮＴ2aのゲート電位も
上昇することから、ｎＭＯＳトランジスタＮＴ2aがオン
状態となる。その結果、出力側ノードＮＤ2aが接地レベ
ルに引き込まれる。すなわち、１０Ｖの入力電圧が０Ｖ
のＯＵＴとして出力される。
圧ＶEEレベル、たとえば１５Ｖから１０Ｖに切り替えら
れた信号ＩＮがｐＭＯＳトランジスタＰＴ1aのゲートに
供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮが
１０Ｖから１５Ｖに切り替えられてｎＭＯＳトランジス
タＰＴ2aおよびＰＴ3aのゲートに供給される。その結
果、ｐＭＯＳトランジスタＰＴ1aはオン状態となり、ｐ
ＭＯＳトランジスタＰＴ 2aおよびＰＴ3aはオフ状態にと
なる。ｐＭＯＳトランジスタＰＴ1aがオン状態になった
ことにより、ノードＮＤ1aが高電圧ＶEEレベルとなり、
これに伴いｎＭＯＳトランジスタＮＴ2aのゲート電位も
上昇することから、ｎＭＯＳトランジスタＮＴ2aがオン
状態となる。その結果、出力側ノードＮＤ2aが接地レベ
ルに引き込まれる。すなわち、１０Ｖの入力電圧が０Ｖ
のＯＵＴとして出力される。
【００３９】また、入力側のｐＭＯＳトランジスタＰＴ
3aがオフ状態となったことにより、ウィルソン型カレン
トミラー回路を構成するｎＭＯＳトランジスタＮＴ3a〜
ＮＴ 6aはオフ状態となる。これにより、ノードＮＤ1aの
電位上昇が加速され、出力ＯＵＴは接地レベルに安定に
保持される。
3aがオフ状態となったことにより、ウィルソン型カレン
トミラー回路を構成するｎＭＯＳトランジスタＮＴ3a〜
ＮＴ 6aはオフ状態となる。これにより、ノードＮＤ1aの
電位上昇が加速され、出力ＯＵＴは接地レベルに安定に
保持される。
【００４０】ここで、入力信号レベルが切り替わり、信
号ＩＮが１５ＶでｐＭＯＳトランジスタＰＴ1aのゲート
に供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮ
が１０ＶでｐＭＯＳトランジスタＰＴ2aおよびＰＴ3aの
ゲートに供給されると、ｐＭＯＳトランジスタＰＴ1aは
オン状態からオフ状態に切り替わり、ｐＭＯＳトランジ
スタＰＴ2aおよびＰＴ3aはオフ状態からオン状態に切り
替わる。ｐＭＯＳトランジスタＰＴ2aがオン状態になっ
たことに伴い、出力側ノードＮＤ2aが高電圧ＶEEレベル
となる。その結果、１５Ｖの入力電圧が１５のままでＯ
ＵＴとして出力される。
号ＩＮが１５ＶでｐＭＯＳトランジスタＰＴ1aのゲート
に供給され、信号ＩＮと相補的レベルをとる信号ＸＩＮ
が１０ＶでｐＭＯＳトランジスタＰＴ2aおよびＰＴ3aの
ゲートに供給されると、ｐＭＯＳトランジスタＰＴ1aは
オン状態からオフ状態に切り替わり、ｐＭＯＳトランジ
スタＰＴ2aおよびＰＴ3aはオフ状態からオン状態に切り
替わる。ｐＭＯＳトランジスタＰＴ2aがオン状態になっ
たことに伴い、出力側ノードＮＤ2aが高電圧ＶEEレベル
となる。その結果、１５Ｖの入力電圧が１５のままでＯ
ＵＴとして出力される。
【００４１】このとき、ｐＭＯＳトランジスタＰＴ3aも
オン状態になったことにより、カレントミラー回路を構
成するｎＭＯＳトランジスタＮＴ3a〜ＮＴ6aに電流が流
れるようになる。これにより、入力側ノードＮＤ1aの電
位が接地レベルに向かって引き上げられる。入力側ノー
ドＮＤ1aの接地レベルはｎＭＯＳトランジスタＮＴ2aの
ゲートに供給される。これにより、ｎＭＯＳトランジス
タＮＴ2aはオフ状態に安定に保持され、出力側ノードＮ
Ｄ2aの接地ラインへの接続が遮断される。これにより、
ノードＮＤ2aの電位上昇が加速され、出力ＯＵＴは高電
圧ＶEEに安定に保持される。
オン状態になったことにより、カレントミラー回路を構
成するｎＭＯＳトランジスタＮＴ3a〜ＮＴ6aに電流が流
れるようになる。これにより、入力側ノードＮＤ1aの電
位が接地レベルに向かって引き上げられる。入力側ノー
ドＮＤ1aの接地レベルはｎＭＯＳトランジスタＮＴ2aの
ゲートに供給される。これにより、ｎＭＯＳトランジス
タＮＴ2aはオフ状態に安定に保持され、出力側ノードＮ
Ｄ2aの接地ラインへの接続が遮断される。これにより、
ノードＮＤ2aの電位上昇が加速され、出力ＯＵＴは高電
圧ＶEEに安定に保持される。
【００４２】そして、入力側ＮＤ1aの電位が接地レベル
近傍まで降下すると、ノードＮＤ3aの電位も接地レベル
近傍まで上昇し、ｎＭＯＳトランジスタＮＴ6aのゲート
・ソース間電圧ＶGSが小さくなる。このため、ｎＭＯＳ
トランジスタＮＴ6aはカットオフ状態となる。したがっ
て、ｎＭＯＳトランジスタＮＴ5aおよびＮＴ3aにも電流
が流れなくなる。すなわち、カレントミラー回路には過
度的な電流しか流れず、ＤＣ電流は零である。
近傍まで降下すると、ノードＮＤ3aの電位も接地レベル
近傍まで上昇し、ｎＭＯＳトランジスタＮＴ6aのゲート
・ソース間電圧ＶGSが小さくなる。このため、ｎＭＯＳ
トランジスタＮＴ6aはカットオフ状態となる。したがっ
て、ｎＭＯＳトランジスタＮＴ5aおよびＮＴ3aにも電流
が流れなくなる。すなわち、カレントミラー回路には過
度的な電流しか流れず、ＤＣ電流は零である。
【００４３】以上説明したように、本実施例において
も、上述した実施例１の効果と同様の効果を得ることが
できる。
も、上述した実施例１の効果と同様の効果を得ることが
できる。
【００４４】
【実施例５】図７は、本発明に係る出力回路（レベルシ
フタ）の第５の実施例を示す回路図である。本実施例が
上述した実施例１と異なる点は、カレントミラー回路の
ｐＭＯＳトランジスタＰＴ5 とＰＴ6 のゲート同士の接
続中点が、ｐＭＯＳトランジスタＰＴ6 とＰＴ4 との接
続中点ＮＤ3 に接続される代わりに、ｐＭＯＳトランジ
スタＰＴ5 とＰＴ3 との接続中点ＮＤ4 に接続され、カ
レントミラー回路がウィルソン型カレントミラー回路の
代わりに、いわゆるカスケード型カレントミラー回路に
より構成されていることにある。
フタ）の第５の実施例を示す回路図である。本実施例が
上述した実施例１と異なる点は、カレントミラー回路の
ｐＭＯＳトランジスタＰＴ5 とＰＴ6 のゲート同士の接
続中点が、ｐＭＯＳトランジスタＰＴ6 とＰＴ4 との接
続中点ＮＤ3 に接続される代わりに、ｐＭＯＳトランジ
スタＰＴ5 とＰＴ3 との接続中点ＮＤ4 に接続され、カ
レントミラー回路がウィルソン型カレントミラー回路の
代わりに、いわゆるカスケード型カレントミラー回路に
より構成されていることにある。
【００４５】このような構成においては、ｎＭＯＳトラ
ンジスタＮＴ3 がオン状態となったときに、ｐＭＯＳト
ランジスタＰＴ5 ，ＰＴ3 にＤＣ電流が流れるが、出力
に付く負荷の影響を受けることがないことから、動作速
度の向上を図ることができる。
ンジスタＮＴ3 がオン状態となったときに、ｐＭＯＳト
ランジスタＰＴ5 ，ＰＴ3 にＤＣ電流が流れるが、出力
に付く負荷の影響を受けることがないことから、動作速
度の向上を図ることができる。
【００４６】
【実施例６】図８は、本発明に係る出力回路（ＣＭＯＳ
演算増幅器）の第６の実施例を示す回路図であって、従
来例を示す図１３と同一構成部分は同一符号をもって表
す。すなわち、ＰＴ11〜ＰＴ21はｐＭＯＳトランジス
タ、ＮＴ11〜ＮＴ15はｎＭＯＳトランジスタ、Ｉ11は電
流源、Ｃ11は位相補償用キャパシタ、ＣL は出力負荷容
量をそれぞれ示している。
演算増幅器）の第６の実施例を示す回路図であって、従
来例を示す図１３と同一構成部分は同一符号をもって表
す。すなわち、ＰＴ11〜ＰＴ21はｐＭＯＳトランジス
タ、ＮＴ11〜ＮＴ15はｎＭＯＳトランジスタ、Ｉ11は電
流源、Ｃ11は位相補償用キャパシタ、ＣL は出力負荷容
量をそれぞれ示している。
【００４７】本回路では、図１３に示す従来回路におけ
る初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17
〜ＰＴ20からなるウィルソン型カレントミラー回路が配
置され、ｎＭＯＳトランジスタＮＴ14のゲートに初段差
動増幅器の出力を供給し、ウィルソン型カレントミラー
回路に流れる電流をｐＭＯＳトランジスタＰＴ15および
ＰＴ16からなるカレントミラー回路を介して出力段側に
供給するように構成されている。
る初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17
〜ＰＴ20からなるウィルソン型カレントミラー回路が配
置され、ｎＭＯＳトランジスタＮＴ14のゲートに初段差
動増幅器の出力を供給し、ウィルソン型カレントミラー
回路に流れる電流をｐＭＯＳトランジスタＰＴ15および
ＰＴ16からなるカレントミラー回路を介して出力段側に
供給するように構成されている。
【００４８】ｐＭＯＳトランジスタＰＴ17とｐＭＯＳト
ランジスタＰＴ19、並びにｐＭＯＳトランジスタＰＴ18
とｐＭＯＳトランジスタＰＴ20とがそれぞれ直列に接続
され、各々の接続中点によりノードＮＤ14、ＮＤ13が構
成されている。ｐＭＯＳトランジスタＰＴ19およびｐＭ
ＯＳトランジスタＰＴ20のソースが高電圧ＶEEの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ19およびｐ
ＭＯＳトランジスタＰＴ20のゲート同士が接続され、そ
の接続中点がノードＮＤ13に接続されている。また、ｐ
ＭＯＳトランジスタＰＴ17およびｐＭＯＳトランジスタ
ＰＴ18のゲート同士が接続されている。そして、ｐＭＯ
ＳトランジスタＰＴ18のドレインとｎＭＯＳトランジス
タＮＴ 15のドレイン同士が接続されてノードＮＤ15が構
成され、このノードＮＤ15が出力段に接続され、ｐＭＯ
ＳトランジスタＰＴ20，ＰＴ18とのレベル合わせのため
のｐＭＯＳトランジスタＰＴ21のドレインおよびゲート
に接続されている。ｐＭＯＳトランジスタＰＴ21のソー
スはｐＭＯＳトランジスタＰＴ15のドレインに接続され
ている。ｎＭＯＳトランジスタＮＴ15のソースは接地ラ
インに接続され、ゲートが図示しない定電圧供給ライン
に接続されている。すなわち、ｎＭＯＳトランジスタＮ
Ｔ15により定電流が発生される。さらに、ｐＭＯＳトラ
ンジスタＰＴ17およびｎＭＯＳトランジスタＮＴ14のド
レイン同士が接続されてノードＮＤ16が構成され、この
ノードＮＤ16はｐＭＯＳトランジスタＰＴ17およびＰＴ
18のゲートに接続されている。そして、ｎＭＯＳトラン
ジスタＮＴ14のソースは接地ラインに接続され、ゲート
がノードＮＤ11に接続されている。
ランジスタＰＴ19、並びにｐＭＯＳトランジスタＰＴ18
とｐＭＯＳトランジスタＰＴ20とがそれぞれ直列に接続
され、各々の接続中点によりノードＮＤ14、ＮＤ13が構
成されている。ｐＭＯＳトランジスタＰＴ19およびｐＭ
ＯＳトランジスタＰＴ20のソースが高電圧ＶEEの供給ラ
インに接続され、ｐＭＯＳトランジスタＰＴ19およびｐ
ＭＯＳトランジスタＰＴ20のゲート同士が接続され、そ
の接続中点がノードＮＤ13に接続されている。また、ｐ
ＭＯＳトランジスタＰＴ17およびｐＭＯＳトランジスタ
ＰＴ18のゲート同士が接続されている。そして、ｐＭＯ
ＳトランジスタＰＴ18のドレインとｎＭＯＳトランジス
タＮＴ 15のドレイン同士が接続されてノードＮＤ15が構
成され、このノードＮＤ15が出力段に接続され、ｐＭＯ
ＳトランジスタＰＴ20，ＰＴ18とのレベル合わせのため
のｐＭＯＳトランジスタＰＴ21のドレインおよびゲート
に接続されている。ｐＭＯＳトランジスタＰＴ21のソー
スはｐＭＯＳトランジスタＰＴ15のドレインに接続され
ている。ｎＭＯＳトランジスタＮＴ15のソースは接地ラ
インに接続され、ゲートが図示しない定電圧供給ライン
に接続されている。すなわち、ｎＭＯＳトランジスタＮ
Ｔ15により定電流が発生される。さらに、ｐＭＯＳトラ
ンジスタＰＴ17およびｎＭＯＳトランジスタＮＴ14のド
レイン同士が接続されてノードＮＤ16が構成され、この
ノードＮＤ16はｐＭＯＳトランジスタＰＴ17およびＰＴ
18のゲートに接続されている。そして、ｎＭＯＳトラン
ジスタＮＴ14のソースは接地ラインに接続され、ゲート
がノードＮＤ11に接続されている。
【００４９】次に、ｎＭＯＳトランジスタＮＴ13，ＮＴ
14，ＮＴ15のドレインに流れる電流をそれぞれＩ13，Ｉ
14，Ｉ15、ｐＭＯＳトランジスタＰＴ18，ＰＴ21，ＰＴ
16に流れる電流をそれぞれＩ18，Ｉ21，Ｉ16として、上
記構成による動作について、電流の流れを中心に説明す
る。
14，ＮＴ15のドレインに流れる電流をそれぞれＩ13，Ｉ
14，Ｉ15、ｐＭＯＳトランジスタＰＴ18，ＰＴ21，ＰＴ
16に流れる電流をそれぞれＩ18，Ｉ21，Ｉ16として、上
記構成による動作について、電流の流れを中心に説明す
る。
【００５０】まず、出力段のｎＭＯＳトランジスタＮＴ
13のゲート電圧が上がり、出力負荷を放電する場合につ
いて説明する。たとえばアナログ入力信号ＩＮが接地レ
ベルに近い低レベルで差動増幅機のｐＭＯＳトランジス
タＰＴ11のゲートに供給されると、出力増幅段のｎＭＯ
ＳトランジスタＮＴ13およびＮＴ14のゲート電圧が上昇
し、ｎＭＯＳトランジスタＮＴ 13およびＮＴ14のドレイ
ン電流Ｉ13およびＩ14が増加する。ここで、ｎＭＯＳト
ランジスタＮＴ13とＮＴ14は同じトランジスタサイズで
あるとする。
13のゲート電圧が上がり、出力負荷を放電する場合につ
いて説明する。たとえばアナログ入力信号ＩＮが接地レ
ベルに近い低レベルで差動増幅機のｐＭＯＳトランジス
タＰＴ11のゲートに供給されると、出力増幅段のｎＭＯ
ＳトランジスタＮＴ13およびＮＴ14のゲート電圧が上昇
し、ｎＭＯＳトランジスタＮＴ 13およびＮＴ14のドレイ
ン電流Ｉ13およびＩ14が増加する。ここで、ｎＭＯＳト
ランジスタＮＴ13とＮＴ14は同じトランジスタサイズで
あるとする。
【００５１】カレントミラー回路を構成する各ｐＭＯＳ
トランジスタＰＴ17〜ＰＴ20からノードＮＤ15に電流Ｉ
18が流れ込む。ここで、ゲートに定電圧が供給されるｎ
ＭＯＳトランジスタＮＴ15のドレイン側には定電流Ｉ15
が流れる。この定電流Ｉ15は、下記式に示すようにノー
ドＮＤ 15に流れ込むｐＭＯＳトランジスタＰＴ18のドレ
イン電流Ｉ18とｐＭＯＳトランジスタＰＴ21のドレイン
電流Ｉ21との和となる。 Ｉ15＝Ｉ18＋Ｉ21 …(1) したがって、 Ｉ21＝Ｉ15−Ｉ18 …(2) すなわち、電流Ｉ18はｎＭＯＳトランジスタＮＴ14のド
レイン電流Ｉ14の増加に伴い増加することから、ｐＭＯ
ＳトランジスタＰＴ21のドレイン電流Ｉ21は減少する。
この電流Ｉ21は、カレントミラー回路を介して出力段の
ｐＭＯＳトランジスタＰＴ16のドレイン電流Ｉ16として
現れることから、電流Ｉ21の減少に伴い、電流Ｉ16も減
少する。これにより、出力負荷の放電が促進される。
トランジスタＰＴ17〜ＰＴ20からノードＮＤ15に電流Ｉ
18が流れ込む。ここで、ゲートに定電圧が供給されるｎ
ＭＯＳトランジスタＮＴ15のドレイン側には定電流Ｉ15
が流れる。この定電流Ｉ15は、下記式に示すようにノー
ドＮＤ 15に流れ込むｐＭＯＳトランジスタＰＴ18のドレ
イン電流Ｉ18とｐＭＯＳトランジスタＰＴ21のドレイン
電流Ｉ21との和となる。 Ｉ15＝Ｉ18＋Ｉ21 …(1) したがって、 Ｉ21＝Ｉ15−Ｉ18 …(2) すなわち、電流Ｉ18はｎＭＯＳトランジスタＮＴ14のド
レイン電流Ｉ14の増加に伴い増加することから、ｐＭＯ
ＳトランジスタＰＴ21のドレイン電流Ｉ21は減少する。
この電流Ｉ21は、カレントミラー回路を介して出力段の
ｐＭＯＳトランジスタＰＴ16のドレイン電流Ｉ16として
現れることから、電流Ｉ21の減少に伴い、電流Ｉ16も減
少する。これにより、出力負荷の放電が促進される。
【００５２】次に、出力段のｎＭＯＳトランジスタＮＴ
13のゲート電圧が下がり、出力負荷を充電する場合につ
いて説明する。この場合、ｎＭＯＳトランジスタＮＴ13
のドレイン電流Ｉ13およびｎＭＯＳトランジスタＮＴ14
のドレイン電流Ｉ14が減少することから、上述した
（２）式によりｐＭＯＳトランジスタＰＴ21のドレイン
電流Ｉ21が増加する。その結果、出力段のｐＭＯＳトラ
ンジスタＰＴ16のドレイン電流Ｉ16は、電流Ｉ21の増加
に伴い、増加する。これにより、出力負荷の充電が促進
される。
13のゲート電圧が下がり、出力負荷を充電する場合につ
いて説明する。この場合、ｎＭＯＳトランジスタＮＴ13
のドレイン電流Ｉ13およびｎＭＯＳトランジスタＮＴ14
のドレイン電流Ｉ14が減少することから、上述した
（２）式によりｐＭＯＳトランジスタＰＴ21のドレイン
電流Ｉ21が増加する。その結果、出力段のｐＭＯＳトラ
ンジスタＰＴ16のドレイン電流Ｉ16は、電流Ｉ21の増加
に伴い、増加する。これにより、出力負荷の充電が促進
される。
【００５３】次に、出力負荷ＣL に対する充放電が行わ
れない定常状態の場合について説明する。この場合、ｎ
ＭＯＳトランジスタＮＴ13とＮＴ14とが同サイズである
とすると、ｎＭＯＳトランジスタＮＴ13のドレイン電流
Ｉ13とｎＭＯＳトランジスタＮＴ 14のドレイン電流Ｉ14
とは等しい。そして、カレントミラーを構成するｐＭＯ
ＳトランジスタＰＴ17とＰＴ18とを同サイズであるとし
て、図８の回路について以下に示すような関係式が成り
立つ。 Ｉ14・（Ｍ20／Ｍ19）＝Ｉ18 …(3) Ｉ21・（Ｍ16／Ｍ15）＝Ｉ16＝Ｉ13＝Ｉ14 …(4) これら（３），（４）式、並びに上記（２）式から次式
が導かれる。 ｛Ｉ15−Ｉ13・（Ｍ20／Ｍ19）｝・（Ｍ16／Ｍ15）＝Ｉ13 …(5) したがって、 Ｉ13＝Ｉ15／｛（Ｍ20／Ｍ19）＋（Ｍ15／Ｍ16）｝ …(6) ここで、Ｍはトランジスタサイズを示し、トランジスタ
の比率はＷ／Ｌの比率である。
れない定常状態の場合について説明する。この場合、ｎ
ＭＯＳトランジスタＮＴ13とＮＴ14とが同サイズである
とすると、ｎＭＯＳトランジスタＮＴ13のドレイン電流
Ｉ13とｎＭＯＳトランジスタＮＴ 14のドレイン電流Ｉ14
とは等しい。そして、カレントミラーを構成するｐＭＯ
ＳトランジスタＰＴ17とＰＴ18とを同サイズであるとし
て、図８の回路について以下に示すような関係式が成り
立つ。 Ｉ14・（Ｍ20／Ｍ19）＝Ｉ18 …(3) Ｉ21・（Ｍ16／Ｍ15）＝Ｉ16＝Ｉ13＝Ｉ14 …(4) これら（３），（４）式、並びに上記（２）式から次式
が導かれる。 ｛Ｉ15−Ｉ13・（Ｍ20／Ｍ19）｝・（Ｍ16／Ｍ15）＝Ｉ13 …(5) したがって、 Ｉ13＝Ｉ15／｛（Ｍ20／Ｍ19）＋（Ｍ15／Ｍ16）｝ …(6) ここで、Ｍはトランジスタサイズを示し、トランジスタ
の比率はＷ／Ｌの比率である。
【００５４】上記（６）式より分かるように、定常時に
流す電流、すなわちアイドリング電流は、定電流Ｉ15と
各素子の比率により自由に設定できる。たとえば、アイ
ドリング電流を小さく設定し、充電能力は大きくなるよ
うに設定すると、低消費電流で、高速充放電可能な演算
増幅器が実現される。
流す電流、すなわちアイドリング電流は、定電流Ｉ15と
各素子の比率により自由に設定できる。たとえば、アイ
ドリング電流を小さく設定し、充電能力は大きくなるよ
うに設定すると、低消費電流で、高速充放電可能な演算
増幅器が実現される。
【００５５】また、本実施例においては、カレントミラ
ー回路としてウィルソン型のカレントミラー回路を用い
ているため、ｐＭＯＳトランジスタＰＴ19およびＰＴ17
に流れる電流は最大でも定電流Ｉ15と同一電流しか流れ
ない。したがって、定電流Ｉ15を小さくなるように設定
することにより、さらなる低消費電流化を実現できる。
ー回路としてウィルソン型のカレントミラー回路を用い
ているため、ｐＭＯＳトランジスタＰＴ19およびＰＴ17
に流れる電流は最大でも定電流Ｉ15と同一電流しか流れ
ない。したがって、定電流Ｉ15を小さくなるように設定
することにより、さらなる低消費電流化を実現できる。
【００５６】なお、図９は、本発明に係る図８の演算増
幅器および従来の演算増幅器を用いて行った消費電流の
シミュレーション結果を示す図である。なお、このシミ
ュレーションは、１つの半導体集積回路（チップ）に、
たとえば３２個の演算増幅器を形成した場合について仮
想的に行ったものである。図９から分かるように、本発
明回路はチップ単位で大幅な消費電流削減を実現きる。
幅器および従来の演算増幅器を用いて行った消費電流の
シミュレーション結果を示す図である。なお、このシミ
ュレーションは、１つの半導体集積回路（チップ）に、
たとえば３２個の演算増幅器を形成した場合について仮
想的に行ったものである。図９から分かるように、本発
明回路はチップ単位で大幅な消費電流削減を実現きる。
【００５７】以上説明したように、本実施例によれば、
初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17〜
ＰＴ20からなるウィルソン型カレントミラー回路を配置
し、ｎＭＯＳトランジスタＮＴ14のゲートに初段差動増
幅器の出力を供給し、ウィルソン型カレントミラー回路
に流れる電流をｐＭＯＳトランジスタＰＴ15からなるカ
レントミラー回路を介して出力段側に供給するように構
成したので、Ａ級動作ではなく、いわゆるＡＢ級動作を
することから、出力放電時の大電流は出力段だけに流
れ、余分な電流を減少させることができる。これによ
り、従来と同様のダイナミックレンジを確保しつつ、大
型化を招くことなく従来よりも低消費電力で、高速動作
が可能なＣＭＯＳ演算増幅器を実現できる利点がある。
初段差動増幅器の後段にｐＭＯＳトランジスタＰＴ17〜
ＰＴ20からなるウィルソン型カレントミラー回路を配置
し、ｎＭＯＳトランジスタＮＴ14のゲートに初段差動増
幅器の出力を供給し、ウィルソン型カレントミラー回路
に流れる電流をｐＭＯＳトランジスタＰＴ15からなるカ
レントミラー回路を介して出力段側に供給するように構
成したので、Ａ級動作ではなく、いわゆるＡＢ級動作を
することから、出力放電時の大電流は出力段だけに流
れ、余分な電流を減少させることができる。これによ
り、従来と同様のダイナミックレンジを確保しつつ、大
型化を招くことなく従来よりも低消費電力で、高速動作
が可能なＣＭＯＳ演算増幅器を実現できる利点がある。
【００５８】
【実施例７】図１０は、本発明に係る出力回路（演算増
幅器）の第７の実施例を示す回路図であって、本回路は
実施例６の変形例である。この回路では、各トランジス
タの極性が逆、すなわち図１でｐチャネルのトランジス
タの代わりにｎチャネルのトランジスタが用いられ、ｎ
チャネルのトランジスタの代わりにｐチャネルのトラン
ジスタが用いられている。
幅器）の第７の実施例を示す回路図であって、本回路は
実施例６の変形例である。この回路では、各トランジス
タの極性が逆、すなわち図１でｐチャネルのトランジス
タの代わりにｎチャネルのトランジスタが用いられ、ｎ
チャネルのトランジスタの代わりにｐチャネルのトラン
ジスタが用いられている。
【００５９】ここでは、具体的な接続関係、並びに作用
についての説明は、実施例６の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例６の効果と同様の効果を得ることができる。
についての説明は、実施例６の場合と略同様に行われる
ことから、省略する。本回路においても、上述した実施
例６の効果と同様の効果を得ることができる。
【００６０】
【実施例８】図１１は、本発明に係る出力回路（演算増
幅器）の第８の実施例を示す回路図である。本実施例が
上述した実施例６と異なる点は、カレントミラー回路の
ｐＭＯＳトランジスタＰＴ19とＰＴ20のゲート同士の接
続中点が、ｐＭＯＳトランジスタＰＴ20とＰＴ18との接
続中点ＮＤ13に接続される代わりに、ｐＭＯＳトランジ
スタＰＴ19とＰＴ17との接続中点ＮＤ14に接続され、カ
レントミラー回路がウィルソン型カレントミラー回路の
代わりに、いわゆるカスケード型カレントミラー回路に
より構成されていることにある。
幅器）の第８の実施例を示す回路図である。本実施例が
上述した実施例６と異なる点は、カレントミラー回路の
ｐＭＯＳトランジスタＰＴ19とＰＴ20のゲート同士の接
続中点が、ｐＭＯＳトランジスタＰＴ20とＰＴ18との接
続中点ＮＤ13に接続される代わりに、ｐＭＯＳトランジ
スタＰＴ19とＰＴ17との接続中点ＮＤ14に接続され、カ
レントミラー回路がウィルソン型カレントミラー回路の
代わりに、いわゆるカスケード型カレントミラー回路に
より構成されていることにある。
【００６１】ｎＭＯＳトランジスタＮＴ13とＮＴ14との
トランジスタサイズが同程度であるとすると、このよう
な構成においては、ｎＭＯＳトランジスタＮＴ13に流れ
る電流と同程度の電流がｎＭＯＳトランジスタＮＴ14に
流れる。また、上述した各実施例においては、ＭＯＳト
ランジスタを例に説明したが、バイポーラトランジスタ
を用いて同様の出力回路を構成できることはいうまでも
ない。
トランジスタサイズが同程度であるとすると、このよう
な構成においては、ｎＭＯＳトランジスタＮＴ13に流れ
る電流と同程度の電流がｎＭＯＳトランジスタＮＴ14に
流れる。また、上述した各実施例においては、ＭＯＳト
ランジスタを例に説明したが、バイポーラトランジスタ
を用いて同様の出力回路を構成できることはいうまでも
ない。
【００６２】
【発明の効果】以上説明したように、本発明のレベルシ
フタ（出力回路）は、出力信号をフィードバックする回
路構成ではなく、人力信号により出力レベルを制御する
ように構成したので、動作速度が早く、出力負荷の影響
を受けない。また、ウィルソン型カレントミラー回路を
使用することにより、出力レベルは変化する過渡期にの
み電流が流れるので低消費電力を実現できる。更には、
動作速度が速いので、トランジスタのオン／オフの切り
替わりが速く、貫通電流がほとんど流れず、消費電流が
少ない。本発明の演算増幅器（出力回路）はＡＢ級動作
で動作し、負荷容量への充放電時のみに大きな電流を出
力し、負荷容量への充放電が行われない定常状態におい
ては小さな電流しか出力しないので低消費電力と高速動
作とが共に実現される。また、充放電用の増幅器をそれ
ぞれ設ける必要がないので、演算増幅器の大型化を防止
できる利点がある。
フタ（出力回路）は、出力信号をフィードバックする回
路構成ではなく、人力信号により出力レベルを制御する
ように構成したので、動作速度が早く、出力負荷の影響
を受けない。また、ウィルソン型カレントミラー回路を
使用することにより、出力レベルは変化する過渡期にの
み電流が流れるので低消費電力を実現できる。更には、
動作速度が速いので、トランジスタのオン／オフの切り
替わりが速く、貫通電流がほとんど流れず、消費電流が
少ない。本発明の演算増幅器（出力回路）はＡＢ級動作
で動作し、負荷容量への充放電時のみに大きな電流を出
力し、負荷容量への充放電が行われない定常状態におい
ては小さな電流しか出力しないので低消費電力と高速動
作とが共に実現される。また、充放電用の増幅器をそれ
ぞれ設ける必要がないので、演算増幅器の大型化を防止
できる利点がある。
【図１】本発明に係る出力回路（レベルシフタ）の第１
の実施例を示す回路図である。
の実施例を示す回路図である。
【図２】図１の回路と従来回路とを用いた消費電流のシ
ミュレーション結果を示す図で、（Ａ）は本発明回路に
よるシミュレーション結果を示す図、（Ｂ）は従来回路
のシミュレーション結果を示す図である。
ミュレーション結果を示す図で、（Ａ）は本発明回路に
よるシミュレーション結果を示す図、（Ｂ）は従来回路
のシミュレーション結果を示す図である。
【図３】本発明に係る出力回路（レベルシフタ）の第２
の実施例を示す回路図である。
の実施例を示す回路図である。
【図４】図３の回路と従来回路とを用いた消費電流のシ
ミュレーション結果を示す図で、（Ａ）は本発明回路に
よるシミュレーション結果を示す図、（Ｂ）は従来回路
のシミュレーション結果を示す図である。
ミュレーション結果を示す図で、（Ａ）は本発明回路に
よるシミュレーション結果を示す図、（Ｂ）は従来回路
のシミュレーション結果を示す図である。
【図５】本発明に係る出力回路（レベルシフタ）の第３
の実施例を示す回路図である。
の実施例を示す回路図である。
【図６】本発明に係る出力回路（レベルシフタ）の第４
の実施例を示す回路図である。
の実施例を示す回路図である。
【図７】本発明に係る出力回路（レベルシフタ）の第５
の実施例を示す回路図である。
の実施例を示す回路図である。
【図８】本発明に係る出力回路（演算増幅器）の第６の
実施例を示す回路図である。
実施例を示す回路図である。
【図９】図８の演算増幅器および従来の演算増幅器を用
いて行った消費電流のシミュレーション結果を示す図で
ある。
いて行った消費電流のシミュレーション結果を示す図で
ある。
【図１０】本発明に係る出力回路（演算増幅器）の第７
の実施例を示す回路図である。
の実施例を示す回路図である。
【図１１】本発明に係る出力回路（演算増幅器）の第８
の実施例を示す回路図である。
の実施例を示す回路図である。
【図１２】従来の出力回路としてのレベルシフタの構成
例を示す回路図である。
例を示す回路図である。
【図１３】従来の出力回路としてのＣＭＯＳ演算増幅器
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１４】充電用アンプおよび放電用アンプを有する従
来のＣＭＯＳ演算増幅器の構成例を示す回路図である。
来のＣＭＯＳ演算増幅器の構成例を示す回路図である。
ＰＴ1 〜ＰＴ7 ，ＰＴ1a〜ＰＴ3a，ＰＴ11〜ＰＴ21，Ｐ
Ｔ11a 〜ＰＴ15a …ｐＭＯＳトランジスタ ＮＴ1 〜ＮＴ3 ，ＮＴ1a〜ＮＴ3a，ＮＴ11〜ＮＴ15，Ｎ
Ｔ11a 〜ＮＴ21a …ｎＭＯＳトランジスタ Ｃ11，Ｃ11a …位相補償用キャパシタ Ｉ11，Ｉ11a …電流源
Ｔ11a 〜ＰＴ15a …ｐＭＯＳトランジスタ ＮＴ1 〜ＮＴ3 ，ＮＴ1a〜ＮＴ3a，ＮＴ11〜ＮＴ15，Ｎ
Ｔ11a 〜ＮＴ21a …ｎＭＯＳトランジスタ Ｃ11，Ｃ11a …位相補償用キャパシタ Ｉ11，Ｉ11a …電流源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｅ (72)発明者 高柳 武浩 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 内田 康久 大分県速見郡日出町大字大神1357番地 株 式会社日出ハイテック内
Claims (4)
- 【請求項１】 第１の電源電位に接続され、第１および
第２の電流供給端を有する電流源と、 入力信号に応じて上記第１の電流供給端と第２の電源電
位との間を導通状態とする第１のトランジスタと、 入力信号に応じて上記第２の電流供給端と上記第２の電
源電位との間を導通状態とする第２のトランジスタと、 入力信号に応じて出力端と上記第２の電源電位との間を
導通状態とする第３のトランジスタと、 上記第２の電流供給端の電位に応じて上記出力端と上記
第１の電源電位との間を導通状態とする第４のトランジ
スタと、 を有し、上記第１のトランジスタと上記第３のトランジ
スタ、および上記第２のトランジスタと上記第４のトラ
ンジスタとはそれぞれ同相的に動作し、上記第１のトラ
ンジスタと上記第２のトランジスタ、および上記第３の
トランジスタと上記第４のトランジスタとはそれぞれ相
補的に動作する出力回路。 - 【請求項２】 上記電流源は上記第１のトランジスタの
導通により起動されるウィルソン型のカレントミラー回
路であり、上記第１および第３のトランジスタには同一
の制御信号が印加され、上記第２のトランジスタには上
記制御信号の相補信号が印加される請求項１に記載の出
力回路。 - 【請求項３】 比例関係にある第１および第２の電流を
供給する第１の電流源と、 第３の電流を供給する第２の電流源と、 上記第２の電流と上記第３の電流との加算電流を一定と
する定電流手段と、 上記第３の電流に比例した電流で出力端を充電または放
電する第１のトランジスタと、 入力信号に応じて上記出力端を放電または充電する第２
のトランジスタと、 上記入力信号に応じて上記第２のトランジスタに流れる
電流に比例した関係で上記第１の電流の電流値を制御す
る第３のトランジスタと、 を有する出力回路。 - 【請求項４】 上記第１の電流源はウィルソン型のカレ
ントミラー回路であり、上記第２の電流源と上記第２の
トランジスタとはカレントミラー回路を構成する請求項
３に記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01533794A JP3370169B2 (ja) | 1994-02-09 | 1994-02-09 | 出力回路 |
| US08/654,816 US5675278A (en) | 1994-02-09 | 1996-05-29 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01533794A JP3370169B2 (ja) | 1994-02-09 | 1994-02-09 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226669A true JPH07226669A (ja) | 1995-08-22 |
| JP3370169B2 JP3370169B2 (ja) | 2003-01-27 |
Family
ID=11885977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01533794A Expired - Lifetime JP3370169B2 (ja) | 1994-02-09 | 1994-02-09 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3370169B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004120735A (ja) * | 2002-09-02 | 2004-04-15 | Canon Inc | 入力回路及び表示装置及び情報表示装置 |
| JP2006157400A (ja) * | 2004-11-29 | 2006-06-15 | Fuji Electric Device Technology Co Ltd | ドライバ回路 |
| JP2007166174A (ja) * | 2005-12-13 | 2007-06-28 | Oki Electric Ind Co Ltd | 出力回路 |
| JP2011053865A (ja) * | 2009-09-01 | 2011-03-17 | Seiko Epson Corp | センシング装置および電子機器 |
| CN108400784A (zh) * | 2017-02-06 | 2018-08-14 | 晶豪科技股份有限公司 | 位准移位电路及整合电路 |
-
1994
- 1994-02-09 JP JP01533794A patent/JP3370169B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004120735A (ja) * | 2002-09-02 | 2004-04-15 | Canon Inc | 入力回路及び表示装置及び情報表示装置 |
| JP2006157400A (ja) * | 2004-11-29 | 2006-06-15 | Fuji Electric Device Technology Co Ltd | ドライバ回路 |
| JP4600012B2 (ja) * | 2004-11-29 | 2010-12-15 | 富士電機システムズ株式会社 | ドライバ回路 |
| JP2007166174A (ja) * | 2005-12-13 | 2007-06-28 | Oki Electric Ind Co Ltd | 出力回路 |
| US7518412B2 (en) | 2005-12-13 | 2009-04-14 | Oki Semiconductor Co., Ltd. | Output circuit having short rise time and small consumption current |
| JP2011053865A (ja) * | 2009-09-01 | 2011-03-17 | Seiko Epson Corp | センシング装置および電子機器 |
| CN108400784A (zh) * | 2017-02-06 | 2018-08-14 | 晶豪科技股份有限公司 | 位准移位电路及整合电路 |
| CN108400784B (zh) * | 2017-02-06 | 2022-02-25 | 晶豪科技股份有限公司 | 位准移位电路及整合电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3370169B2 (ja) | 2003-01-27 |
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