JP3633540B2 - 降圧コンバータおよび降圧コンバータのfet駆動方法 - Google Patents
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【発明の属する技術分野】
本発明は、スイッチング電源における降圧コンバータに関し、詳しくは降圧コンバータのメインスイッチであるPチャネル型FETの駆動において貫通電流を減少させると共にスイッチング損失を減少させるための改善に関するものである。
【0002】
【従来の技術】
従来より、スイッチング電源における降圧コンバータはよく知られている。図3はこの種の降圧コンバータの一例を示す要部構成図である。この降圧コンバータは、スイッチングにより入力電圧の受給と遮断を切り替えるメインスイッチであるPチャネル型FETQ1と、ダイオードD1と、インダクタL1と、コンデンサC1と、誤差増幅器10と、コンパレータCP1と、ドライブ回路20から構成される。
なお、Q1と、ダイオードD1と、インダクタL1と、コンデンサC1から成る部分は、入力電圧を降圧して一定の電圧を出力する降圧手段である。
【0003】
誤差増幅器10は、出力電圧Voutの基準電圧Vrefに対する相対的なずれ、すなわち出力電圧Voutを分圧した電圧と基準電圧Vrefとのずれ(差)を検出するので、直列接続のR7とR8と、エラーアンプ11から構成されている。エラーアンプ11は、出力電圧Voutを直列接続の抵抗R7とR8で分圧した電圧と基準電圧Vrefとの差を適宜増幅して出力する。この出力すなわち誤差電圧は、分圧電圧が基準電圧Vrefよりも小さいときは大きく、逆に分圧電圧が基準電圧Vrefよりも大きいときは小さくなる。
【0004】
コンパレータCP1は、このような誤差電圧と一定振幅の三角波信号との大小比較を行い、ハイレベル(以下Hと略す)またはローレベル(以下Lと略す)の2値信号を出力する。
ドライブ回路20は、コンパレータCP1の出力に基づいてメインスイッチQ1をオン・オフ駆動するもので、NチャネルのFETQ2と抵抗R1より構成される。抵抗R1はQ1のソース・ゲート間に接続される。Q2は、そのソースがQ1のゲートに接続され、ドレインはコモンライン(通常0V)に接続され、ゲートにはコンパレータCP1の出力が加えられる。
【0005】
このような構成において、出力電圧Voutが上昇すると、抵抗R7とR8による分圧電圧(A)も上昇し、エラーアンプ11の出力が下がり、コンパレータCP1の出力(B)は図4に示すようにHの時間幅が短くなる。
CP1の出力がHのときは、ドライブ回路20のQ2がオン(On)となり、メインスイッチQ1はこれによりOnとなる。したがって、CP1出力のHの時間幅が短くなると、スイッチQ1のOnの時間幅も短くなり、その結果出力電圧Voutは下がる。逆に、出力電圧Voutが降下すると、CP1出力のHの時間幅が長くなり、Q1のOn時間幅が長くなって出力電圧Voutは上がる。
【0006】
このように、出力電圧Voutが上昇しようとするときはそれを下げるように制御され、また逆に出力電圧Voutが下がるときはそれを上げる方向に制御される。要するに、このような構成によれば、分圧電圧AがVrefに等しくなるように制御され、出力電圧Voutは自動的に一定に保たれる。
【0007】
さて、このような構成において、Q1がターンオン(TurnOn)あるいはターンオフ(TurnOff)するときの動作は次のようになる。
(1)Q1のターンオン時
コンパレータCP1の出力であるドライブ信号BがHになると、Q2がOnになる。これにより、Q1のゲートが0VとなるためQ1のゲート・ソース間電圧Vgsは−Vinとなり、Q1がOnになる。
【0008】
(2)Q1のターンオフ時
ドライブ信号BがLになると、Q2がオフ(Off)になる。これにより、Q1のゲートに抵抗R1を通してゲートチャージ電流が流れ、Q1のゲート・ソース間電圧Vgsは0VとなりQ1がOffになる。
【0009】
ドライブ回路が図5に示すような構成の場合は次の通りである。このドライブ回路20aは、図3のドライブ回路20に抵抗R2を加えたものである。この抵抗R2はQ1のゲートとQ2のソースの間に挿入されている。このような構成での動作は次の通りである。
【0010】
Q1のターンオン時
ドライブ信号がHになるとQ2がOnになる。これにより、Q1のVgsが
−R1(R1+R2)×Vin
となり、Q1がOnになる。
(2)Q1のターンオフ時
ドライブ信号がLになるとQ2がOffになる。これにより、Q1のゲートに抵抗R1を通してゲートチャージ電流が流れ、Q1のVgsは0VとなりQ1がOffになる。
【0011】
また、他のドライブ回路として図6に示すドライブ回路20bがある。このドライブ回路20bは、Q2、Q3、Q4、R1、R2から構成されている。Pチャネル型FETQ2は、そのソースとゲートがQ1のソースに接続され、ドレインがNチャネルのFETQ3のソースに接続されている。Q3のドレインはコモンラインに接続され、ゲートはNチャネル型FETQ4のソースに接続されている。また、Q3のソースは抵抗R2を介してQ1のゲートに接続されている。
Q4は、そのソースが抵抗R1を介してQ2のゲートに接続され、ドレインがコモンラインに接続され、ゲートにはドライブ信号が加えられる。
【0012】
このような構成での動作は次のようになる。
(1)Q1のターンオン時
ドライブ信号がLになるとQ4はOffになり、Q2とQ3のゲート電位は
Vinになる。これによりQ2はOff、Q3はOnとなる。その結果、Q1のVgsが−VinとなりQ1はOnになる。
【0013】
(2)Q1のターンオフ時
ドライブ信号がHになるとQ4がOnになり、Q2とQ3のゲート電位が0Vになる。これによりQ2はOn、Q3はOffになる。このためQ1のゲートにはQ2によりゲートチャージ電流が流れ込み、Q1のVgsは0Vとなり、Q1はOffになる。
【0014】
従来、このようなドライブ回路を使用せざるを得なかった理由は次の通りである。降圧コンバータの原理上、Pチャネル型FETQ1のソース端子は安定電位であるVinに接続しなければならない。したがって、Q1のOn、Off動作はゲート電位をVin以下かVinにすることによって実現している。
通常、外部にVin以上の電圧を持つ電圧源が存在しないため、Q1をOnさせるためにはゲートをソースとショートさせるかあるいはソースと同電位になるようにする。
【0015】
これを最も簡単に実現したものが図3の構成である。ただし、この回路はQ1がOnしているとき、Vgsは−Vinとなるため、VinはVgsの絶対最大定格に制限される。
図5の回路は、VinをR1とR2で分圧することによりVgsの制限を取り除いたものである。この回路においてVgsに印加される電圧は−Vin×R1/(R1+R2)となる。
図6のものは、図3におけるR1をFETで置き換えたものである。
【0016】
【発明が解決しようとする課題】
しかしながら、このような従来の回路においては次のような課題があった。
(1)図3、図5の場合、
抵抗R1による電力損失(Vin)2/R1×Duty(ここに、DutyはQ2のOn/Offのデューティ比)を減らすためにはR1を大きくすればよいが、そうするとQ1がターンオフするためのゲートチャージ電流が減るためターンオフ時のスイッチング損失が増加してしまう。逆に、スイッチング損失を減らすためにR1を小さくするとR1による電力損失が増加してしまう。
このようなトレードオフのため、効率を上げることができないという問題がある。
【0017】
(2)図6の場合
R1をQ2に置き換えることによりR1の損失を抑えることはできるものの、Q1のVgsが−Vin〜0Vの範囲で変化するため、入力電圧VinはQ1のVgsの絶対最大定格により制限されてしまう。
【0018】
また、この回路において図5のような分圧抵抗を挿入することはQ1のターンオフのためのゲートチャージ電流を制限することになり、結果としてスイッチング損失を増加させてしまうため、分圧抵抗を挿入することはできない。
【0019】
また、ドライブ信号がH→LあるいはL→Hと変化するときは、Q2とQ3が瞬間的に同時にOn状態となり大きな電流(貫通電流)が流れるため、ノイズ発生の原因となる。また、貫通電流による損失は、スイッチング周波数に比例して増加するため、高周波スイッチングにおいて大きな問題となる。
【0020】
本発明の目的は、上記の課題を解決するもので、スイッチング損失を低減すると共に、入力電圧VinがメインスイッチQ1の絶対最大定格値に直接制限されず、貫通電流も流れないようにした降圧コンバータを実現することにある。
【0021】
【課題を解決するための手段】
このような目的を達成するために、請求項1の発明は、
入力電圧を一定電圧に規定して出力する降圧コンバータであって、
メインスイッチのFET(Q1)をスイッチングして前記入力電圧の受給と遮断を切り替え、前記入力電圧を降圧して出力する降圧手段と、
前記FET(Q1)をスイッチングさせるためのFET駆動手段と前記FET(Q1)のゲートチャージを行うゲートチャージ手段を備えたドライブ回路と、
前記FET(Q1)のオフ状態のときに前記ゲートチャージが行われるように前記降圧手段の出力に基づいて前記FET駆動手段とゲートチャージ手段の駆動タイミングを制御する信号を発生するタイミング信号発生回路を具備し、
前記ドライブ回路のFET駆動手段は、前記メインスイッチのFET(Q1)のソース・エミッタ間に接続された抵抗(R1)と、ドレインがコモンラインに接続されると共にソースが抵抗(R2)を介して前記FET(Q1)のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるFET(Q3)より構成され、
前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路(R5,R6)と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるFET(Q4)と、前記メインスイッチのFET(Q1)のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるFET(Q2)より構成され、
前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の2つのレベルの電圧(V1,V2)を得る分圧手段と、この2つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧(V2)よりも低くなったときにHレベルの信号を出力するコンパレータ(CP1)と三角波信号が高レベル電圧(V1)よりも高くなったときにHレベルの信号を出力する他のコンパレータ(CP2)を備え、前記コンパレータ(CP1)の出力で前記FET駆動手段のFET(Q3)を駆動し、前記他のコンパレータ(CP2)の出力で前記ゲートチャージ手段のFET(Q4)を駆動するように構成された
ことを特徴とする。
このような構成によれば、FETのオン状態のときにゲートチャージが行われないようにタイミングが制御されるため、従来の回路で見られたような貫通電流は流れず、またFETのターンオフ時間を速めることができるためスイッチング損失を従来に比べて大幅に減らすことができる。また、V in はQ1のV gs の絶対最大定格よりも大きくでき、また、抵抗R1は大きい値でよいためここでの電力損失を極めて小さくすることができる。
【0022】
また、前記ドライブ回路のFET駆動手段は、前記メインスイッチのFET(Q1)のソース・エミッタ間に接続された抵抗(R1)と、ドレインがコモンラインに接続されると共にソースが抵抗(R2)を介して前記FET(Q1)のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるFET(Q3)より構成するため、入力電圧はQ1のVgsの絶対最大定格値よりも大きくできる。
【0023】
また、前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路(R5,R6)と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるFET(Q4)と、前記メインスイッチのFET(Q1)のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるFET(Q2)より構成されるため、Q1のゲートチャージはQ2により行われ、Q1のターンオフ時間を従来例の場合よりも大幅に速くすることができる。
【0024】
また、前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の2つのレベルの電圧(V1,V2)を得る分圧手段と、この2つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧(V2)よりも低くなったときにHレベルの信号を出力するコンパレータ(CP1)と三角波信号が高レベル電圧(V1)よりも高くなったときにHレベルの信号を出力する他のコンパレータ(CP2)を備え、前記コンパレータ(CP1)の出力で前記FET駆動手段のFET(Q3)を駆動し、前記他のコンパレータ(CP2)の出力で前記ゲートチャージ手段のFET(Q4)を駆動するように構成される。
【0025】
請求項2の発明は、メインスイッチのFET(Q1)をスイッチングすることにより入力電圧の受給と遮断を切り替えて所定の電圧を出力する降圧コンバータにおけるFETの駆動方法において、前記出力に対応して前記FET(Q1)をオンオフ駆動して前記出力が一定となるように制御すると共に、前記FET(Q1)のターンオン時には抵抗を用いた分圧手段によりFETのゲート・ソース間電圧が前記入力電圧以下になるようにし、前記FET(Q1)のターンオフ時にはターンオフの駆動直後にゲートチャージを行なってFET(Q1)のターンオフ時間を短縮するようにしたことを特徴とする。
このような方法によれば、入力電圧はFETのゲート・ソース間の最大定格電圧以上でも許容され、またターンオフ時のスイッチング損失が減少し、大きな貫通電流が流れることもないという効果が得られる。
【0026】
【発明の実施の形態】
以下図面を用いて本発明を詳しく説明する。図1は本発明に係る降圧コンバータの一実施例を示す構成図である。図において、図3と同等部分には同一符号を付してある。図1において、30はタイミング信号発生回路、20cはドライブ回路である。
【0027】
タイミング信号発生回路30は、誤差増幅器10の出力電圧と三角波信号(電圧)とを比較し、ドライブ回路20cの駆動タイミングを制御するための信号を発生するものである。
【0028】
このタイミング信号発生回路30は、誤差増幅器10の出力端とコモンライン間に接続される直列接続の抵抗R3とR4と、三角波信号VTを発生する三角波信号発生回路31と、誤差電圧V1と三角波信号VTを比較するコンパレータCP2と、誤差電圧V1を抵抗R3とR4により分圧した電圧V2と三角波信号VTを比較するコンパレータCP1から構成されている。
【0029】
なお、コンパレータCP2は、三角波信号VTが誤差電圧V1より大きい場合に、その出力がHとなり、逆の場合にはLとなる。
他方、コンパレータCP1は、三角波信号VTが分圧電圧V2より小さいときその出力がHとなり、逆の場合にはLとなる。
【0030】
ドライブ回路20cは、メインスイッチQ1のゲート電位を制御してQ1をオンオフ駆動するFET駆動回路と、Q1がオフ状態のときにQ1のゲートを急速にチャージするゲートチャージ手段を備え、次のように構成されている。
【0031】
すなわち、ドライブ回路20cは、PチャネルのFETQ2と、NチャネルのFETQ3,Q4と、抵抗R1,R2,R5,R6から構成されている。
入力信号Vinが加えられるQ1のソースには、抵抗R1の一端と、Q2のソースと、抵抗R5の一端が共に接続され、Q1のゲートには抵抗R1の他端とQ2のドレインおよび抵抗R2の一端が共に接続されている。
【0032】
Q3のソースは上記抵抗R2の他端に接続され、ドレインはコモンラインに接続され、ゲートにはタイミング信号発生回路30のコンパレータCP1の出力が加えられている。
【0033】
上記Q2のゲートは直列接続のR5と抵抗R6の共通接続点に接続されている。Q4のソースは直列接続の抵抗R5とR6を介して入力電圧Vinが印加され、またそのドレインはコモンラインに接続され、ゲートはコンパレータCP2の出力端に接続されている。
【0034】
なお、ここでは、抵抗R1と抵抗R2およびQ3から成る部分をFETQ1駆動手段、Q2と抵抗R5,R6とQ4から成る部分をゲートチャージ手段と呼ぶ。
【0035】
このような構成においては、誤差増幅器10で検出された誤差電圧V1をタイミング信号発生回路30に入力し、ここで得られた比較結果に基づいてドライブ回路を作動させてメインスイッチQ1のオン・オフ駆動を行う。
【0036】
この場合、タイミング信号発生回路30では、コンパレータCP1に入力する誤差電圧V2をコンパレータCP2に入力する誤差電圧V1よりも小さくすることにより、図2に示すようなタイミングの矩形波電圧がそれぞれコンパレータCP2,CP1より出力される。
【0037】
コンパレータCP2の出力がHのときは(このときコンパレータCP1の出力はLである)、Q4がOnとなり、Q2はOnとなる。逆に、コンパレータCP2の出力がLのときはQ2はOffとなる。
【0038】
他方、コンパレータCP1の出力がHのときは(このときコンパレータCP2の出力はLである)、Q3がOnとなり、Q1のVgsは−Vin×R1/(R1+R2)となりQ1はOnとなる。コンパレータCP1の出力がLのときは、Q1はOffである。
【0039】
次に、Q1がターンオンあるいはターンオフするときの動作について説明する。
(1)Q1がターンオンするとき
Q1のターンオンの直前では、コンパレータCP2の出力がLであるため、Q4がOff、Q2がOffの状態にある。この状態で、コンパレータCP1の出力がHになると、Q3がOnになり、Q1がターンオンする。Q3がOnになる前にQ2はOffであるので、貫通電流は流れない。
【0040】
Q3がOn状態にあるとき、Q1のVgsはVin×R2/(R1+R2)である。したがって、図6の従来のドライブ回路の場合と異なり、VinはQ1のVgsの絶対最大定格Vgs(max)より大きくできる。
また、R1の値は大きい値でよいため、従来例に示す図3、図5のドライブ回路に比べR1による電力損失は極めて小さくなる。
【0041】
(2)Q1がターンオフするとき
コンパレータCP1の出力がLとなってQ3がターンオフする。その後、コンパレータCP2の出力がHとなるため、Q4がOnとなり、これによりQ2がOnとなる。このときQ3は既にOff状態にあるので貫通電流は流れない。
Q1のゲートチャージは、抵抗R1ではなくQ2により行われるため、従来例に示す図3および図5の回路のような抵抗R1のみのときに比べ、Q1のターンオフ時間を大幅に短縮でき、スイッチング損失を大幅に減少させることができる。
【0042】
このように本発明によれば、貫通電流は流れず、VinはQ1のVgsの絶対最大定格よりも大きくでき、抵抗R1は大きい値でよいためここでの電力損失を極めて小さくすることができ、またQ1のターンオフ時間を短くすることができスイッチング損失を大幅に減少させることができる等の効果が発揮される。
【0043】
なお、Q2,Q3,Q4は小信号FETでよいため、ゲート容量が小さく、わずかなゲートチャージ電流およびディスチャージ電流で高速なOn/Offが可能である。したがって、抵抗R5,R6は従来例に示す図5の抵抗R1,R2に比べて遥かに大きい値でよいため、この抵抗による電力損失は僅かとなる。
【0044】
また、一般にターンオフよりターンオンにおけるスイッチング損失の方が小さいため、ゲート電荷引き抜き抵抗R2を大き目にしてもターンオンにおけるスイッチング損失はあまり増加しない。したがってR1,R2は大きい値で構わない。
【0045】
なお、本発明は、上記実施例に限定されることなく、その本質から逸脱しない範囲で更に多くの変更、変形をも含むものである。
【0046】
【発明の効果】
以上説明したように本発明によれば次のような効果がある。
(1)FETQ1がオフ状態となったときにQ1のゲートチャージを行うため、貫通電流は流れない。貫通電流が流れないため、従来のような貫通電流による損失はまったく無く、また貫通電流によるノイズも発生しない。
(2)ゲートチャージによりQ1のターンオフ時間を従来に比べて大幅に短縮することができる。
【0047】
(3)Q1のソース・ゲート間に接続した抵抗R1の抵抗値を大きくできる。大きい抵抗値のままでも、ゲートチャージを行うようにしているためQ1のターンオフ時のスイッチング損失を従来の場合よりも少なくすることができる。
(4)抵抗R1の抵抗値は大きくてもよいため、R1による電力消費を容易に少なくすることができる。
(5)Q1のVgsは抵抗R1,R2で分圧されるため、入力電圧VinはQ1のVgsの制限を受けない。
【図面の簡単な説明】
【図1】本発明に係る降圧コンバータの一実施例を示す構成図である。
【図2】動作を説明するための波形図である。
【図3】従来の降圧コンバータの一例を示す要部構成図である。
【図4】従来の降圧コンバータにおける動作波形図である。
【図5】従来の他のドライブ回路の一例を示す図である。
【図6】従来の他のドライブ回路の一例を示す図である。
【符号の説明】
10 誤差増幅器
11 エラーアンプ
20c ドライブ回路
30 タイミング信号発生回路
31 三角波信号発生回路
Q1,Q2 Pチャネル型のFET
Q3,Q4 Nチャネル型のFET
D1 ダイオード
L1 インダクタ
C1,C2 コンデンサ
R1〜R9 抵抗
CP1,CP2 コンパレータ
Claims (2)
- 入力電圧を一定電圧に規定して出力する降圧コンバータであって、
メインスイッチのFET(Q1)をスイッチングして前記入力電圧の受給と遮断を切り替え、前記入力電圧を降圧して出力する降圧手段と、
前記FET(Q1)をスイッチングさせるためのFET駆動手段と前記FET(Q1)のゲートチャージを行うゲートチャージ手段を備えたドライブ回路と、
前記FET(Q1)のオフ状態のときに前記ゲートチャージが行われるように前記降圧手段の出力に基づいて前記FET駆動手段とゲートチャージ手段の駆動タイミングを制御する信号を発生するタイミング信号発生回路を具備し、
前記ドライブ回路のFET駆動手段は、前記メインスイッチのFET(Q1)のソース・エミッタ間に接続された抵抗(R1)と、ドレインがコモンラインに接続されると共にソースが抵抗(R2)を介して前記FET(Q1)のゲートに接続され、ゲートには前記タイミング信号発生回路の出力信号が加えられるFET(Q3)より構成され、
前記ドライブ回路のゲートチャージ手段は、抵抗から構成され入力電圧を分圧する分圧回路(R5,R6)と、この分圧回路とコモンライン間に挿入され前記タイミング信号発生回路からの信号でオンオフ駆動されるFET(Q4)と、前記メインスイッチのFET(Q1)のソース・ゲート間に接続され前記分圧回路の分圧電圧でオンオフ駆動されるFET(Q2)より構成され、
前記タイミング信号発生回路は、前記誤差検出手段の出力電圧から高低の2つのレベルの電圧(V1,V2)を得る分圧手段と、この2つのレベルの電圧と三角波信号とをそれぞれ比較し、三角波信号が低レベルの電圧(V2)よりも低くなったときにHレベルの信号を出力するコンパレータ(CP1)と三角波信号が高レベル電圧(V1)よりも高くなったときにHレベルの信号を出力する他のコンパレータ(CP2)を備え、前記コンパレータ(CP1)の出力で前記FET駆動手段のFET(Q3)を駆動し、前記他のコンパレータ(CP2)の出力で前記ゲートチャージ手段のFET(Q4)を駆動するように構成された
ことを特徴とする降圧コンバータ。 - メインスイッチのFET(Q1)をスイッチングすることにより入力電圧の受給と遮断を切り替えて所定の電圧を出力する降圧コンバータにおけるFETの駆動方法において、
前記出力に対応して前記FET(Q1)をオンオフ駆動して前記出力が一定となるように制御すると共に、前記FET(Q1)のターンオン時には抵抗を用いた分圧手段によりFETのゲート・ソース間電圧が前記入力電圧以下になるようにし、前記FET(Q1)のターンオフ時にはターンオフの駆動直後にゲートチャージを行なってFET(Q1)のターンオフ時間を短縮するようにしたことを特徴とする降圧コンバータのFET駆動方法。
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