JP2001308688A

JP2001308688A - 出力回路

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Publication number: JP2001308688A
Application number: JP2000120827A
Authority: JP
Inventors: Masahiro Kitagawa; 昌宏北川; Junichi Nagata; 淳一永田; Hiroyuki Kawabata; 浩之川端; Shinichi Maeda; 真一前田; Hiroyuki Ban; 伴　　博行
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-04-21
Filing date: 2000-04-21
Publication date: 2001-11-02
Anticipated expiration: 2020-04-21
Also published as: JP3608472B2

Abstract

(57)【要約】【課題】電源電圧の低下により主スイッチング素子の
駆動に必要な駆動用電圧が低下した場合であっても、負
荷に対する出力電圧を高く維持する。【解決手段】バッテリ電圧ＶＢが低下すると、チャー
ジポンプ回路１８の出力電圧Ｖｃが低下して、ＭＯＳＦ
ＥＴ１５を十分にオンできなくなる。低電圧検出回路３
６がバッテリ電圧ＶＢの低下を検出すると、駆動回路３
５は、ＭＯＳＦＥＴ１５に並列接続されたトランジスタ
１６をオンオフ駆動する。これにより、出力回路１２
は、バッテリ電圧ＶＢにほぼ等しい電圧を出力でき、バ
ッテリ１３から励磁コイル１４に対し、トランジスタ１
６を介して十分な電流が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主スイッチング素
子を介して負荷に対し電流を供給するものであって、特
には昇圧回路により生成した昇圧電圧を用いて主スイッ
チング素子を駆動する出力回路に関する。

【０００２】

【従来の技術】この種の回路として、特許第２６０５８
５４号公報に開示されたスイッチ回路がある。このスイ
ッチ回路は、図８に示すように、負荷１と電源線２との
間に接続されハイサイドスイッチとして動作するＮチャ
ネル型のＭＯＳＦＥＴ３（主スイッチング素子）を備え
ている。そして、昇圧回路としてのチャージポンプ回路
４は、制御回路５から出力されるオンオフ制御信号を昇
圧し、その昇圧により得られたオン駆動電圧またはオフ
駆動電圧は、抵抗６を介してＭＯＳＦＥＴ３のゲートに
与えられるようになっている。また、抵抗７、定電圧回
路８、ＭＯＳＦＥＴ９および定電圧ダイオード１０は、
電源線２の電圧ＶＢ（電源電圧ＶＢ）が上昇した場合
に、その電圧上昇を抑制するとともにＭＯＳＦＥＴ３を
オフさせるために設けられている。

【０００３】このスイッチ回路において、ＭＯＳＦＥＴ
３に対し電源電圧ＶＢよりも十分に高いゲート電圧ＶG
（オン駆動電圧）を印加すると、ゲート・ソース間電圧
ＶGSが十分に高くなる。このため、ＭＯＳＦＥＴ３は線
形領域で動作し、負荷１に対しドレイン・ソース間電圧
ＶDSがほぼ０Ｖの状態で電流を流せるようになる。この
オン駆動状態（以下、完全オン状態と称す）において
は、負荷１に対して電源電圧ＶＢがほぼそのまま出力さ
れ、しかもＭＯＳＦＥＴ３のドレイン損失が減って素子
の発熱が小さくなる。従って、この完全オン状態は、ス
イッチ回路において好ましい駆動状態となる。

【０００４】これに対し、ＭＯＳＦＥＴ３のゲート電圧
ＶG が低下すると、上記完全オン状態とするために必要
なゲート・ソース間電圧ＶGSが得られなくなり、ＭＯＳ
ＦＥＴ３は線形領域での動作から飽和領域での動作に移
行する。これに伴って、ドレイン電流が減少し、ドレイ
ン・ソース間電圧ＶDSが増加する。この駆動状態（以
下、不完全オン状態と称す）においては、負荷１に出力
される電圧は電源電圧ＶＢよりも低下する。また、ＭＯ
ＳＦＥＴ３のドレイン損失が増えて素子の発熱が大きく
なる。従って、この不完全オン状態は、スイッチ回路に
おいて好ましくない駆動状態となる。

【０００５】

【発明が解決しようとする課題】ところで、チャージポ
ンプ回路４は、例えばダイオードとコンデンサとが多段
に接続された回路構成であり、電源電圧ＶＢに基づいて
動作する発振回路からの昇圧制御電圧をこれら各コンデ
ンサに印加することにより、チャージポンプ動作を行う
ようになっている。

【０００６】しかしながら、電源電圧ＶＢが低下して下
限電源電圧に近付くと、前記昇圧制御電圧の振幅および
周波数が低下するため昇圧電圧幅が小さくなる。そし
て、さらに電源電圧ＶＢが低下すると、発振回路が停止
してチャージポンプ回路４の昇圧動作が停止してしま
う。こうした現象は、チャージポンプ回路４に限らずチ
ョッパ方式を用いた昇圧回路などにおいても同様にして
発生する。

【０００７】その結果、チャージポンプ回路４は、ＭＯ
ＳＦＥＴ３を完全オン状態に維持するために必要となる
オン駆動電圧を出力できなくなり、ＭＯＳＦＥＴ３が不
完全オン状態となって上述した不具合が発生する。

【０００８】これに対処するためは、チャージポンプ回
路４の動作用電源として、上記電源電圧ＶＢよりも高い
電圧を出力できる別電源を設けることが考えられるが、
回路が複雑化しコスト高を招いてしまう。

【０００９】本発明は、上記事情に鑑みてなされたもの
で、その目的は、負荷と共通の電源により動作する昇圧
回路を設けその昇圧された駆動用電圧で主スイッチング
素子を駆動するものにおいて、電源電圧が低下した状態
であっても負荷に対する出力電圧を極力高く維持できる
出力回路を提供することにある。

【００１０】

【課題を解決するための手段】上記した目的を達成する
ために各請求項に記載した手段を採用できる。昇圧回路
は、負荷に対して設けられた電源から電圧を入力し、そ
の電源電圧の昇圧動作を行って駆動用電圧を生成してい
る。このため、電源電圧が下限電源電圧よりも低下する
と、昇圧回路は、主スイッチング素子を十分にオンする
ために必要となる駆動用電圧を生成できなくなる。

【００１１】請求項１に記載した手段によれば、電源電
圧が下限電源電圧よりも低い期間、補助駆動回路は、低
電圧検出回路から出力される低電圧検出信号に基づいて
補助スイッチング素子をオンオフ駆動するので、そのオ
ン駆動時における電源から負荷への電流は、主スイッチ
ング素子ではなくそれをバイパスするように設けられた
補助スイッチング素子を介して流れるようになる。この
補助駆動回路は、昇圧回路が生成する駆動用電圧ではな
く電源電圧に基づいて補助スイッチング素子をオンオフ
駆動するので、補助スイッチング素子は、電源電圧低下
の影響を受けにくく、電源電圧が下限電源電圧よりも低
下した場合であっても十分なオン状態となる。

【００１２】これにより、電源電圧が下限電源電圧より
も低い場合であっても、オン駆動に際し負荷に対してほ
ぼ電源電圧に等しい電圧を出力することができ、負荷の
十分な駆動が可能となる。また、このオン駆動時におい
て、補助スイッチング素子は十分なオン状態となってい
るためその素子損失も小さくなる。

【００１３】請求項２に記載した手段によれば、負荷と
接続される主端子（例えば、ソースやエミッタ）の電位
は、オンオフ駆動状態に応じてほぼ電源電圧だけ変化す
る。この電位変化の大きい主端子を基準として制御端子
（例えばゲートやベース）に駆動信号が印加される回路
構成では、昇圧回路は、主スイッチング素子の駆動用電
圧として電源電圧よりもさらに十分に高い駆動用電圧を
生成する必要があり、従来回路にあっては特に電源電圧
低下の影響を受け易かった。

【００１４】本手段によれば、昇圧回路が停止するなど
して駆動用電圧が電源電圧よりも低下したような場合で
あっても、補助スイッチング素子が動作するので、負荷
を十分に駆動することができる。

【００１５】請求項３に記載した手段によれば、補助ス
イッチング素子と主スイッチング素子とが並列接続され
ているので、電源電圧の低下とともに主スイッチング素
子のオン状態が不十分になると、主スイッチング素子を
介して負荷に流れる電流が減少し、補助スイッチング素
子を介して負荷に流れる電流が増加する。

【００１６】請求項４に記載した手段によれば、低電圧
検出回路は、電源電圧が下限電源電圧よりも高く設定さ
れた判定電圧以下に低下した場合に、低電圧検出信号を
出力して補助スイッチング素子を駆動する。その結果、
昇圧回路の昇圧特性や主スイッチング素子の静特性が各
出力回路ごとにばらついたり温度により変動したりして
下限電源電圧が一定しないような場合であっても、その
下限電源電圧付近において負荷の駆動が不十分となる事
態を回避できる。この効果を十分に得るために、判定電
圧を下限電源電圧の取り得る最大値以上に設定すること
が好ましい。

【００１７】請求項５に記載した手段によれば、昇圧回
路は、チャージポンプ回路またはチョッパ型電源回路で
あるため、比較的小規模な回路構成とすることができＩ
Ｃ化に適している。

【００１８】請求項６に記載した手段によれば、主スイ
ッチング素子はＦＥＴであるため、バイポーラトランジ
スタなどに比べてその駆動に要する電流が小さくて済
み、昇圧回路の出力電流が小さくなる。昇圧回路は、比
較的高い出力インピーダンスを有するため、昇圧回路の
出力電流が小さくなることにより、昇圧回路が出力する
駆動用電圧の低下を抑えることができる。また、ＦＥＴ
は、ＩＣ化する場合、同一定格のバイポーラトランジス
タよりもチップ面積を小さく構成できる。

【００１９】請求項７に記載した手段によれば、補助ス
イッチング素子はバイポーラトランジスタであるため、
ＦＥＴなどに比べてその駆動に必要な電圧（ベース・エ
ミッタ間電圧）が低くて済む。このため、補助駆動回路
は、電源電圧が下限電源電圧よりも低下した場合であっ
ても、電源電圧を用いて補助スイッチング素子を十分に
駆動することが可能となる。

【００２０】請求項８に記載した手段によれば、主スイ
ッチング素子はＦＥＴであり、且つ補助スイッチング素
子はバイポーラトランジスタであるため、上述した理由
により主トランジスタの駆動および電源電圧の低下時に
おける補助スイッチング素子の駆動について特に好まし
い構成となる。

【００２１】請求項９に記載した手段によれば、主スイ
ッチング素子および補助スイッチング素子はハイサイド
スイッチとして動作するので、特に自動車などにおいて
一端が車体アースされているような負荷を駆動するのに
適している。そして、主スイッチング素子は、Ｐチャネ
ル型に比べ低いオン抵抗を実現できるＮチャネル型のＭ
ＯＳＦＥＴを用いているので、素子発熱を低減すること
ができる。また、主スイッチング素子と並列接続される
補助スイッチング素子は、ＰＮＰ型のバイポーラトラン
ジスタなので、電源電圧が低電圧検出回路や補助駆動回
路の動作限界電圧またはベース・エミッタ間電圧のうち
何れか高い電圧以上あればオン駆動が可能となる。

【００２２】

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１ないし図４を参照しなが
ら説明する。図１は、自動車用ＩＣに内蔵された出力回
路の電気的構成の一例を示している。この図１におい
て、ＩＣ１１内には、出力回路１２および図示しない種
々の回路が形成されている。その電源入力端子１１ａ、
１１ｂ、１１ｃにはバッテリ１３（電源に相当）の正側
端子が接続され、ＩＣ１１内のグランド端子に繋がる電
源入力端子１１ｄにはバッテリ１３の負側端子が接続さ
れている。そして、ＩＣ１１は、バッテリ１３から電源
供給を受けて動作するようになっている。また、バッテ
リ１３の負側端子は車体アースされており、ＩＣ１１の
出力端子１１ｅと車体アースとの間には、リレーの励磁
コイル１４（負荷に相当）が接続されている。

【００２３】出力回路１２は以下のように構成されてい
る。すなわち、ＩＣ１１の電源入力端子１１ａと出力端
子１１ｅには、それぞれＮチャネル型のＭＯＳＦＥＴ１
５（主スイッチング素子に相当）のドレインとソース
（何れも主端子に相当）が接続されている。また、これ
ら電源入力端子１１ａと出力端子１１ｅには、それぞれ
補助スイッチング素子としてのＰＮＰ型のバイポーラト
ランジスタ１６（以下、トランジスタ１６と称す）のエ
ミッタとコレクタが接続され、そのベース・エミッタ間
には抵抗１７が接続されている。つまり、トランジスタ
１６は、ＭＯＳＦＥＴ１５に対して並列接続されてお
り、ＭＯＳＦＥＴ１５の電流バイパス経路を形成してい
る。

【００２４】ＩＣ１１の電源入力端子１１ｂは、昇圧回
路としてのチャージポンプ回路１８の入力線１８ａに接
続され、そのチャージポンプ回路１８の出力線１８ｂと
ＭＯＳＦＥＴ１５のゲート（制御端子に相当）との間に
は駆動回路１９（主駆動回路に相当）が接続されてい
る。また、電源入力端子１１ｂには制御電源２０が接続
されており、この制御電源２０は、チャージポンプ回路
１８が昇圧動作を行うために必要となる制御電圧（例え
ば５Ｖ）を生成するようになっている。

【００２５】チャージポンプ回路１８は、ダイオード２
１〜２５、コンデンサ２６〜２９および制御回路３０を
備えて構成されている。入力線１８ａと出力線１８ｂと
の間には、入力線１８ａ側をアノードとしてダイオード
２１が接続され、さらに入力線１８ａ側をアノードとし
てダイオード２２〜２５が直列に接続されている。制御
電源２０から制御電圧の供給を受けて動作する制御回路
３０は、その内部に発振回路を備えており、繰り返しパ
ルス波形を持つ２つの昇圧制御電圧Ｅａ、Ｅｂ（図３参
照）を出力するようになっている。

【００２６】ダイオード２２のカソードとダイオード２
３のアノードとの共通接続点およびダイオード２４のカ
ソードとダイオード２５のアノードとの共通接続点に
は、それぞれコンデンサ２６および２８の各一端子が接
続され、これらコンデンサ２６および２８の各他端子に
は上記昇圧制御電圧Ｅａが与えられるようになってい
る。同様に、ダイオード２３のカソードとダイオード２
４のアノードとの共通接続点およびダイオード２５のカ
ソードには、それぞれコンデンサ２７および２９の各一
端子が接続され、これらコンデンサ２７および２９の各
他端子には上記昇圧制御電圧Ｅｂが与えられるようにな
っている。

【００２７】駆動回路１９は、具体的に図２（ａ）に示
す回路構成となっている。すなわち、チャージポンプ回
路１８の出力線１８ｂは、ＭＯＳＦＥＴ１５のゲートに
接続されるとともに、ＮＰＮ型のトランジスタ３１のコ
レクタ・エミッタ間を介してグランド端子に接続されて
いる。トランジスタ３１のベースは、抵抗３２を介して
ＣＰＵ（図示せず）の出力端子に接続されている。この
ＣＰＵは、ＭＯＳＦＥＴ１５のオン駆動またはオフ駆動
に対応して、それぞれＬレベルまたはＨレベルのオンオ
フ制御信号を出力するようになっている。

【００２８】また、駆動回路１９は、上記構成に替えて
図２（ｂ）に示す回路構成としても良い。この場合に
は、チャージポンプ回路１８の出力線１８ｂは、ＰＮＰ
型のトランジスタ３３のエミッタ・コレクタ間を介して
ＭＯＳＦＥＴ１５のゲートに接続されている。そして、
トランジスタ３３のベースには、ＣＰＵから抵抗３４を
介して上述したオンオフ制御信号が与えられるようにな
っている。

【００２９】さて、出力回路１２は、図１に示すように
上記各構成要素に加え、トランジスタ１６を駆動するた
めの駆動回路３５とバッテリ１３の電圧ＶＢ（以下、バ
ッテリ電圧ＶＢと称す）の電圧低下を検出するための低
電圧検出回路３６とを備えている。

【００３０】低電圧検出回路３６は、電源入力端子１１
ｃとグランド端子との間に直列接続されてバッテリ電圧
ＶＢを分圧する抵抗３７と３８、基準電圧Ｖref を生成
する基準電源３９、およびバッテリ電圧ＶＢにより動作
し非反転入力端子と反転入力端子にそれぞれ前記分圧電
圧と基準電圧Ｖref が入力されるコンパレータ４０によ
り構成されている。このコンパレータ４０の出力端子
は、駆動回路３５と抵抗４１とを直列に介してトランジ
スタ１６のベースに接続されている。

【００３１】駆動回路３５（補助駆動回路に相当）は、
ＣＰＵからのオンオフ制御信号が与えられており、コン
パレータ４０の出力信号がＬレベルの期間すなわち低電
圧検出信号が出力されている期間、トランジスタ１６を
オンオフ駆動するようになっている。

【００３２】次に、本実施形態の作用について図３およ
び図４も参照しながら説明する。まず、チャージポンプ
回路１８の昇圧動作について説明する。バッテリ電圧Ｖ
Ｂがほぼ５Ｖ以上ある場合には、制御電源２０はバッテ
リ電圧ＶＢに基づいて５Ｖ一定の制御電圧を生成する。
この場合、チャージポンプ回路１８の制御回路３０は、
その電圧供給を受けて発振動作を行い、図３に示すよう
な５０％デューティ、所定周期、所定振幅（Ｖｈ＝５
Ｖ）を有し且つ互いに反転した位相関係を持つ２つの昇
圧制御電圧Ｅａ、Ｅｂを出力する。

【００３３】いま、ダイオード２１〜２５の順方向電圧
をＶｆとすると、昇圧制御電圧Ｅａ＝０Ｖ、Ｅｂ＝Ｖｈ
となる期間Ｔ１において、コンデンサ２６は、バッテリ
１３から電源入力端子１１ｂとダイオード２２とを介し
て充電され、コンデンサ２６の両端電圧およびノード１
８ｃの電圧は（ＶＢ−Ｖｆ）となる。この場合、ダイオ
ード２３は逆バイアスされている。

【００３４】続いて、昇圧制御電圧Ｅａ＝Ｖｈ、Ｅｂ＝
０Ｖとなる期間Ｔ２に移行すると、昇圧制御電圧Ｅａが
Ｖｈだけ持ち上げられることにより、ノード１８ｃの電
圧が（ＶＢ−Ｖｆ＋Ｖｈ）に持ち上げられる。一方、昇
圧制御電圧ＥｂはＶｈだけ下げられるので、ノード１８
ｄの電圧がその分だけ低下する。その結果、ダイオード
２３がオンとなり、コンデンサ２６の充電電荷がコンデ
ンサ２７に移動する。この場合、ダイオード２２は逆バ
イアスされている。チャージポンプ回路１８の出力電流
が０の場合、コンデンサ２７の両端電圧は（ＶＢ＋Ｖｈ
−２・Ｖｆ）となる。

【００３５】以降、期間Ｔ３、Ｔ４、…と移行するごと
に、コンデンサ２６の充電とコンデンサ２６からコンデ
ンサ２７への電荷移動とが繰り返して行われる。ここで
は、コンデンサ２６と２７とに着目して説明したが、コ
ンデンサ２７と２８との間およびコンデンサ２８と２９
との間の充電および電荷移動についても同様となる。ま
た、上述した通り、各コンデンサの充電電荷は電圧Ｖｈ
だけ持ち上げられた状態で次段のコンデンサに移される
ので、後段（出力線１８ｂ側）に接続されたコンデンサ
であるほどその両端電圧が高くなる。その結果、チャー
ジポンプ回路１８は、バッテリ電圧ＶＢをそれよりも十
分に高い電圧Ｖｃにまで昇圧して出力することができ
る。

【００３６】ところで、オン駆動時におけるＭＯＳＦＥ
Ｔ１５のドレイン・ソース間電圧ＶDSとドレイン電流Ｉ
D （つまり励磁コイル１４に流れる負荷電流）とは、ゲ
ート・ソース間電圧ＶGSに対応したＭＯＳＦＥＴ１５の
静特性に従って定まる。出力回路１２においては、Ｎチ
ャネル型のＭＯＳＦＥＴ１５をハイサイドスイッチとし
て用いているため、ＭＯＳＦＥＴ１５がオンするとその
ソース電位（出力電圧Ｖｏ）が上昇する。そして、ＭＯ
ＳＦＥＴ１５が線形領域において十分にオンした状態
（以下、完全オン状態と称す）にあっては、ドレイン・
ソース間電圧ＶDSがほぼ０Ｖとなり、ソース電位はバッ
テリ電圧ＶＢにほぼ等しくなる。

【００３７】このため、ＭＯＳＦＥＴ１５が完全オン状
態となるゲート・ソース間電圧ＶGSをＶＴとすると、チ
ャージポンプ回路１８は、常にバッテリ電圧ＶＢよりも
ＶＴ以上高い電圧Ｖｃを出力することが要求される。

【００３８】しかしながら、実際のチャージポンプ回路
１８は、バッテリ電圧ＶＢが低下するに従って昇圧電圧
幅が減少し、やがて昇圧動作を停止してしまうという特
性を有している。図４（ａ）に示す実線Ａは、バッテリ
電圧ＶＢ（横軸）に対するチャージポンプ回路１８の出
力電圧Ｖｃ（縦軸）の変化特性を示している。

【００３９】すなわち、バッテリ電圧ＶＢがＶ５（例え
ば５Ｖ）以上ある場合には、チャージポンプ回路１８は
正常に昇圧動作を行い、バッテリ電圧ＶＢよりも少なく
ともＶＴだけ高い電圧Ｖｃを出力する。この場合、バッ
テリ電圧ＶＢに対する昇圧電圧幅は、バッテリ電圧ＶＢ
が高い程大きくなる。

【００４０】バッテリ電圧ＶＢがＶ５よりも低下する
と、制御電源２０の出力電圧が低下するので、制御回路
３０が出力する昇圧制御電圧Ｅａ、Ｅｂの振幅Ｖｈが低
下する。このため、上記各コンデンサ２２、…、２５間
における電荷移動時の昇圧電圧が低下する。また、制御
回路３０を構成する各素子（図示せず）の動作速度が低
下し、昇圧制御電圧Ｅａ、Ｅｂの周波数が低下するの
で、単位時間当たりに各コンデンサ２２、…、２５に充
電・移動する電荷量が減少する。こうした理由により、
チャージポンプ回路１８の出力電圧Ｖｃは急激に低下す
る。

【００４１】そして、バッテリ電圧ＶＢがＶ３まで低下
すると、昇圧動作が停止する。バッテリ電圧ＶＢがＶ３
以下の場合には、ダイオード２１がオンとなり、チャー
ジポンプ回路１８の出力電圧Ｖｃは（ＶＢ−Ｖｆ）とな
る。さらに、バッテリ電圧ＶＢがＶ１（ほぼＶｆ）以下
になると、ダイオード２１もオフとなって出力電圧Ｖｃ
は０Ｖになる。

【００４２】さて、本実施形態の特徴部分であるトラン
ジスタ１６、低電圧検出回路３６および駆動回路３５に
ついての作用を説明する前に、バッテリ電圧ＶＢの低下
がＭＯＳＦＥＴ１５の駆動に及ぼす影響について説明す
る。図４（ａ）に示す実線Ｂは、トランジスタ１６を非
動作とした状態（つまり従来構成と同じ状態）で、ＭＯ
ＳＦＥＴ１５をオン駆動した場合のバッテリ電圧ＶＢに
対する出力電圧Ｖｏの変化特性を示している。

【００４３】この図４（ａ）において、バッテリ電圧Ｖ
ＢがＶ４（下限電源電圧に相当）以上の場合には、チャ
ージポンプ回路１８の出力電圧Ｖｃは（ＶＢ＋ＶＴ）以
上あるので、ＭＯＳＦＥＴ１５は完全オン状態となり、
出力電圧Ｖｏはほぼバッテリ電圧ＶＢとなる。しかし、
バッテリ電圧ＶＢがＶ４よりも低い場合、チャージポン
プ回路１８の出力電圧Ｖｃが低下して、ＭＯＳＦＥＴ１
５のゲート・ソース間電圧ＶGSがＶＴよりも低下する。
その結果、ＭＯＳＦＥＴ１５は、完全オン状態から不完
全オン状態へと移行する。この不完全オン状態にあって
は、出力電圧Ｖｏは、前記出力電圧Ｖｃの低下に伴って
バッテリ電圧ＶＢよりも低下するので、励磁コイル１４
を十分に駆動できなくなる。

【００４４】これに対し、図４（ｂ）は、低電圧検出回
路３６、駆動回路３５およびトランジスタ１６を動作さ
せた状態で、ＣＰＵからオン制御信号が与えられた場合
のバッテリ電圧ＶＢに対する出力電圧Ｖｏの変化特性を
示している。この図４（ｂ）について、バッテリ電圧Ｖ
Ｂを複数の電圧範囲に分け、以下において各電圧範囲ご
との動作説明を行う。

【００４５】（１）Ｖ６＜ＶＢの場合低電圧検出回路３６は、バッテリ電圧ＶＢがＶ６（判定
電圧に相当）以下に低下したかどうかを検出する回路で
ある。この電圧Ｖ６は、ＭＯＳＦＥＴ１５が完全オン状
態から不完全オン状態に移行する電圧Ｖ４よりも高い電
圧に設定されている。低電圧検出回路３６の抵抗３７、
３８の抵抗値をそれぞれＲａ、Ｒｂとすると、基準電源
３９の基準電圧Ｖref は、以下の（１）式を満足するよ
うに設定されている。Ｖref ＝Ｖ６×Ｒｂ／（Ｒａ＋Ｒｂ） …（１）

【００４６】バッテリ電圧ＶＢがＶ６よりも高い場合に
は、コンパレータ４０はバッテリ電圧ＶＢにほぼ等しい
電圧を出力するので、駆動回路３５はトランジスタ１６
のベース電流をひくことができず、トランジスタ１６は
ＣＰＵからのオンオフ制御信号にかかわらずオフ状態と
なる。このとき、ＭＯＳＦＥＴ１５は完全オン状態とな
るので、出力電圧Ｖｏはバッテリ電圧ＶＢにほぼ等しく
なり、バッテリ１３からＭＯＳＦＥＴ１５を介して励磁
コイル１４に十分な電流が供給される。

【００４７】（２）Ｖ４≦ＶＢ≦Ｖ６の場合コンパレータ４０は０Ｖを出力するので、駆動回路３５
は、ＣＰＵからのオン制御信号に従ってトランジスタ１
６をオン駆動する。また、ＭＯＳＦＥＴ１５のゲート・
ソース間にＶＴ以上の電圧が印加されるので、ＭＯＳＦ
ＥＴ１５はトランジスタ１６とともにオン状態となる。

【００４８】このように、ＭＯＳＦＥＴ１５とトランジ
スタ１６とがともにオン状態となる重なり期間を設けた
のは、チャージポンプ回路１８の昇圧特性やＭＯＳＦＥ
Ｔ１５の静特性が出力回路１２毎にばらついたり温度に
より変化したりして電圧Ｖ４が一定しないことによる。
従って、電圧Ｖ６は、これらばらつきなどにより電圧Ｖ
４が取り得る最大電圧値以上に設定されている。

【００４９】（３）Ｖ２′≦ＶＢ＜Ｖ４の場合上記（２）と同様に、駆動回路３５は、ＣＰＵからのオ
ン制御信号に従ってトランジスタ１６をオン駆動する。
トランジスタ１６は、オン駆動に要する電圧（ベース・
エミッタ間電圧Ｖｆ）が小さく、しかもＰＮＰ型を用い
たハイサイドスイッチであるため、バッテリ電圧ＶＢが
Ｖ４より低下しても十分にオン駆動できる。この時、ト
ランジスタ１６のコレクタ・エミッタ間電圧は飽和電圧
Ｖsat となるので、出力電圧Ｖｏはバッテリ電圧ＶＢに
ほぼ等しくなり、バッテリ１３からトランジスタ１６を
介して励磁コイル１４に十分な電流が供給される。

【００５０】一方、駆動回路１９もオン制御信号に従っ
てＭＯＳＦＥＴ１５をオン駆動するが、チャージポンプ
回路１８の出力電圧Ｖｃが（ＶＢ＋ＶＴ）よりも低下す
ることに加え、出力電圧Ｖｏつまりソース電位がほぼバ
ッテリ電圧ＶＢに保持されるので、ゲート・ソース間電
圧が急激に低下する。その結果、ＭＯＳＦＥＴ１５はオ
フ状態となる。

【００５１】（４）ＶＢ＜Ｖ２′の場合低電圧検出回路３６が動作できなくなるため、駆動回路
３５はトランジスタ１６をオン駆動することができなく
なる。従って、ＭＯＳＦＥＴ１５とトランジスタ１６と
はともにオフ状態となる。

【００５２】以上説明したように、バッテリ１３と励磁
コイル１４との間に接続されたＭＯＳＦＥＴ１５は、チ
ャージポンプ回路１８により昇圧された電圧Ｖｃを用い
てオン駆動されるが、バッテリ電圧ＶＢがＶ４以下に低
下すると電圧Ｖｃが低下して不完全オン状態となる。

【００５３】本実施形態の出力回路１２によれば、ＭＯ
ＳＦＥＴ１５にＰＮＰ型のトランジスタ１６が並列接続
されており、バッテリ電圧ＶＢがＶ４よりも高く設定さ
れたＶ６以下に低下している期間、低電圧検出回路３６
がこれを検出し、駆動回路３５がトランジスタ１６をオ
ンオフ駆動する。

【００５４】トランジスタ１６は、ＭＯＳＦＥＴ１５に
比べオン駆動に必要な電圧が小さくしかもＰＮＰ型を採
用しているため、バッテリ電圧ＶＢがＭＯＳＦＥＴ１５
の下限電源電圧Ｖ４よりも低下した場合であっても、十
分なオン状態（飽和オン状態）となる。その結果、出力
電圧Ｖｏはバッテリ電圧ＶＢにほぼ等しくなり、トラン
ジスタ１６は、ＭＯＳＦＥＴ１５に代わり、励磁コイル
１４に対しバッテリ電圧ＶＢに応じた電流を流すことが
できる。また、トランジスタ１６は、飽和オン状態であ
るため、その素子損失（コレクタ損失）を低く抑えるこ
とができる。

【００５５】バッテリ電圧ＶＢがＶ４よりも低い場合、
ＭＯＳＦＥＴ１５はオフ状態となるので、ＭＯＳＦＥＴ
１５が不完全オン状態のまま電流を流し続けることがな
くなり、その素子損失（ドレイン損失）の増加を防ぐこ
とができる。

【００５６】トランジスタ１６が動作を開始する電圧Ｖ
６は、ＭＯＳＦＥＴ１５が完全オン状態から不完全オン
状態に移行する電圧Ｖ４よりも高い電圧に設定されてい
る。従って、ＩＣ１１内の素子のばらつきや温度変化な
どにより電圧Ｖ４がばらついたり変化したりする場合で
あっても、少なくともＭＯＳＦＥＴ１５が不完全オン状
態となる場合には常にトランジスタ１６がオン駆動され
るようになり、励磁コイル１４の駆動が不十分となる事
態の発生を防ぐことができる。

【００５７】主トランジスタとしてＭＯＳＦＥＴ１５を
採用したので、バイポーラトランジスタを採用した場合
に比べてチャージポンプ回路１８の出力電流が低減され
る。チャージポンプ回路１８は出力インピーダンスが高
いので、出力電流が減少することにより出力電圧Ｖｏを
高めることができる。また、同一定格のバイポーラトラ
ンジスタを採用する場合に比べ、ＩＣ化する際のチップ
面積を小さくすることができる。さらに、ＭＯＳＦＥＴ
１５にはＮチャネル型を採用したので、Ｐチャネル型を
用いる場合に比べてオン抵抗を下げることができ、ドレ
イン損失を一層低減することができる。

【００５８】（第２の実施形態）図５は、上述した出力
回路１２の低電圧検出回路３６を低電圧検出回路４３に
置き替えて構成される出力回路４２の電気的構成を示し
ている。この出力回路４２は、低電圧検出回路４３を除
き出力回路１２と同じ構成を有している。

【００５９】低電圧検出回路４３は、エミッタ接地され
た２つのトランジスタ４４、４５、電源入力端子１１ｃ
とグランド端子との間に直列接続されてバッテリ電圧Ｖ
Ｂを分圧する抵抗４６と４７、および電源入力端子１１
ｃとトランジスタ４４のコレクタ間に接続された図示極
性の定電流回路４８から構成されている。トランジスタ
４４のベースおよびコレクタは。それぞれ抵抗４６と４
７との共通接続点およびトランジスタ４５のベースに接
続され、トランジスタ４５のコレクタが駆動回路３５に
対する出力端子となっている。

【００６０】この場合、トランジスタ４４のオンに必要
なベース・エミッタ間電圧をＶｆ、抵抗４６、４７の抵
抗値をそれぞれＲｃ、Ｒｄとすると、これら抵抗値Ｒ
ｃ、Ｒｄは、前述した電圧Ｖ６を用いて以下の（２）式
に示す関係式を満足するように設定される。

【００６１】Ｖｆ＝Ｖ６×Ｒｄ／（Ｒｃ＋Ｒｄ） …（２）バッテリ電圧ＶＢがＶ６よりも高い場合には、トランジ
スタ４４がオンとなり、定電流回路４８からの電流は全
てトランジスタ４４を介して流れる。この場合、トラン
ジスタ４５はオフとなり、駆動回路３５はトランジスタ
１６のベース電流をひくことができず、トランジスタ１
６はオフ状態となる。

【００６２】一方、バッテリ電圧ＶＢがＶ６以下の場合
には、トランジスタ４４がオフとなり、定電流回路４８
からの電流はトランジスタ４５のベース電流となる。こ
のためトランジスタ４５がオン状態となり、駆動回路３
５はＣＰＵからのオンオフ制御信号に従ってトランジス
タ１６をオンオフ駆動する。上記構成の出力回路４２に
よっても、第１の実施形態で述べた出力回路１２と同じ
作用および効果を得ることができる。

【００６３】（第３の実施形態）次に、本発明の第３の
実施形態について、出力回路の電気的構成を示す図６を
参照しながら説明する。自動車用のＩＣ４９に内蔵され
た出力回路５０は、第１、第２の実施形態で説明した出
力回路１２、４２とは異なり、Ｐチャネル型のＭＯＳＦ
ＥＴ５１（主スイッチング素子に相当）とＮＰＮ型のバ
イポーラトランジスタ５２（補助スイッチング素子に相
当）とが並列接続された上でローサイドスイッチとして
用いられている。

【００６４】ＩＣ４９の電源入力端子４９ａと４９ｂに
は、それぞれバッテリ１３の正側端子と負側端子が接続
され、ＩＣ４９の出力端子４９ｃとバッテリ１３の正側
端子との間には、負荷としてのリレーの励磁コイル１４
が接続されている。ＩＣ４９の電源入力端子４９ｂと出
力端子４９ｃとの間には、ＭＯＳＦＥＴ５１のドレイン
・ソース間が接続されている。また、これら電源入力端
子４９ｂと出力端子４９ｃとの間には、トランジスタ５
２のエミッタ・コレクタ間が接続され、さらにトランジ
スタ５２のベース・エミッタ間には抵抗５３が接続され
ている。

【００６５】昇圧回路としてのチャージポンプ回路５４
は、ＭＯＳＦＥＴ５１を十分に駆動するための負のゲー
ト・ソース間電圧ＶGS（電圧ＶＴ）を生成するもので、
そのチャージポンプ回路５４の出力端子とＭＯＳＦＥＴ
５１のゲートとの間には駆動回路５５（主駆動回路に相
当）が接続されている。このチャージポンプ回路５４
は、前述したチャージポンプ回路１８と同様にダイオー
ド、コンデンサおよび制御回路から構成されている。従
って、バッテリ電圧ＶＢがＶ５以下に低下すると、チャ
ージポンプ回路５４の昇圧電圧幅が低下したり昇圧動作
が停止したりする事情が存在する。

【００６６】低電圧検出回路５６は、前述した低電圧検
出回路３６または４３とほぼ同様に構成されており、Ｉ
Ｃ４９の電源入力端子４９ａを介して入力したバッテリ
電圧ＶＢがＶ６以下に低下した場合、バッテリ電圧ＶＢ
にほぼ等しい電圧（低電圧検出信号に相当）を出力する
ようになっている。この低電圧検出回路５６の出力端子
は、駆動回路５７と抵抗５８とを直列に介してトランジ
スタ５２のベースに接続されている。

【００６７】上記構成を有する出力回路５０によって
も、バッテリ電圧ＶＢがＶ４よりも高く設定されたＶ６
以下に低下している期間、低電圧検出回路５６がこれを
検出してトランジスタ５２をオンオフ駆動する。従っ
て、出力回路５０は、出力回路１２、４２と同様に、バ
ッテリ電圧ＶＢがＶ４よりも低下した場合であっても、
出力電圧Ｖｏとしてバッテリ電圧ＶＢをほぼそのまま出
力することができる。また、ＭＯＳＦＥＴ５１やトラン
ジスタ５２の素子損失の増加を抑えることができるな
ど、出力回路１２、４２とほぼ同様の作用および効果を
得ることができる。

【００６８】（第４の実施形態）次に、上述した第１、
第２の実施形態の昇圧回路について、チャージポンプ回
路１８ではなく昇圧チョッパ型電源回路（以下、チョッ
パ回路と称す）を採用した第４の実施形態について、そ
のチョッパ回路の電気的構成を示す図７を参照しながら
説明する。

【００６９】チョッパ回路５９の電源入力端子５９ａに
はバッテリ電圧ＶＢが印加され、制御端子５９ｂには図
示しない制御回路から所定周波数を有する昇圧制御電圧
Ｅｃが印加されるようになっている。また、昇圧した電
圧Ｖｃは、出力端子５９ｃから出力されるようになって
いる。

【００７０】電源入力端子５９ａとグランド端子との間
にはコイル６０とトランジスタ６１のコレクタ・エミッ
タ間とが直列に接続され、電源入力端子５９ａと制御端
子５９ｂとの間には抵抗６２が接続されている。トラン
ジスタ６１のベースは制御端子５９ｂに接続され、コレ
クタはダイオード６３を順方向に介して出力端子５９ｃ
に接続されている。出力端子５９ｃとグランド端子との
間にはコンデンサ６４が接続されている。

【００７１】上記構成を有するチョッパ回路５９におい
て、昇圧制御電圧ＥｃがＨレベルになると、トランジス
タ６１がオンしてコイル６０に電流が流れる。その後、
昇圧制御電圧ＥｃがＬレベルに変化すると、トランジス
タ６１がオフしてコイル６０に流れていた電流がダイオ
ード６３を介してコンデンサ６４に流れる。この動作を
繰り返すことにより、コンデンサ６４に昇圧された電圧
Ｖｃが生成される。

【００７２】しかし、このチョッパ回路５９について
も、バッテリ電圧ＶＢが低下するに従って昇圧電圧幅が
低下し、ＭＯＳＦＥＴ１５（図１、図５参照）の駆動に
十分な電圧Ｖｃが得られなくなるという特性を有してい
る。

【００７３】従って、昇圧回路としてチョッパ回路５９
を採用した出力回路においても、出力回路１２、４２と
同様にトランジスタ１６を備えた構成とすることによ
り、これら出力回路１２、４２と同様の作用および効果
を得ることができる。

【００７４】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
電源はバッテリ１３に限られず直流電源であれば良く、
負荷はリレーの励磁コイル１４に限られずその他の誘導
性負荷、抵抗負荷または容量性負荷であっても良い。

【００７５】主スイッチング素子は、ＭＯＳＦＥＴに限
られず、例えばバイポーラトランジスタやＩＧＢＴなど
のスイッチング素子であっても良い。また、補助スイッ
チング素子は、バイポーラトランジスタに限られず、例
えばＦＥＴやＩＧＢＴなどのスイッチング素子であって
も良い。第３の実施形態において、昇圧回路としてチャ
ージポンプ回路５４に替えてチョッパ型電源回路を採用
しても良い。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す出力回路の電気
的構成図

【図２】駆動回路の電気的構成図

【図３】チャージポンプ回路で用いる昇圧制御電圧Ｅ
ａ、Ｅｂの波形図

【図４】（ａ）トランジスタ１６が非動作の場合におけ
るバッテリ電圧ＶＢに対する出力電圧Ｖｃと出力電圧Ｖ
ｏの変化特性を示す図、（ｂ）トランジスタ１６を動作
させた場合におけるバッテリ電圧ＶＢに対する出力電圧
Ｖｏの変化特性を示す図

【図５】本発明の第２の実施形態を示す図１相当図

【図６】本発明の第３の実施形態を示す図１相当図

【図７】本発明の第４の実施形態を示すチョッパ回路の
電気的構成図

【図８】従来技術を示す図１相当図

【符号の説明】

１２、４２、５０は出力回路、１３はバッテリ（電
源）、１４は励磁コイル（負荷）、１５、５１はＭＯＳ
ＦＥＴ（主スイッチング素子）、１６、５２はバイポー
ラトランジスタ（補助スイッチング素子）、１８、５４
はチャージポンプ回路（昇圧回路）、１９、５５は駆動
回路（主駆動回路）、３５、５７は駆動回路（補助駆動
回路）、３６、４３、５６は低電圧検出回路、５９は昇
圧チョッパ型電源回路（昇圧回路）である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者川端浩之愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者前田真一愛知県刈谷市昭和町１丁目１番地株式会社デンソー内 (72)発明者伴博行愛知県刈谷市昭和町１丁目１番地株式会社デンソー内Ｆターム(参考） 5J032 AA02 AA05 AA12 AB02 AC13 5J055 AX05 AX47 AX53 AX63 BX16 CX28 DX03 DX13 DX48 DX52 DX54 DX73 DX82 EX07 EX11 EX17 EX19 EX23 EY01 EY10 EY12 EY17 EY21 EZ10 EZ39 EZ55 EZ57 FX05 FX08 FX12 FX18 FX22 FX25 FX32 FX33 FX38 GX01 GX02 GX04 GX06

Claims

【特許請求の範囲】

【請求項１】電源と負荷とを接続する電源供給経路に
設けられた主スイッチング素子と、前記電源の電圧を入
力してその昇圧動作を行い前記主スイッチング素子の駆
動に十分な駆動用電圧を生成する昇圧回路と、この生成
された駆動用電圧を用いて前記主スイッチング素子を駆
動する主駆動回路とを備えた出力回路において、前記主スイッチング素子に流れる電流をバイパスすべく
接続された補助スイッチング素子と、前記昇圧回路による十分な駆動用電圧の生成が不能とな
る下限電源電圧よりも前記電源電圧が低い場合に低電圧
検出信号を出力する低電圧検出回路と、この低電圧検出回路が低電圧検出信号を出力している期
間、前記補助スイッチング素子を駆動する補助駆動回路
とを備えて構成されていることを特徴とする出力回路。
【請求項２】前記主スイッチング素子は２つの主端子
と１つの制御端子とを備え、その２つの主端子はそれぞ
れ前記電源と前記負荷に接続されるとともに、前記負荷
と接続される主端子と前記制御端子との間に駆動信号が
印加されることを特徴とする請求項１記載の出力回路。
【請求項３】前記補助スイッチング素子は、前記主ス
イッチング素子に対して並列接続されていることを特徴
とする請求項１または２記載の出力回路。
【請求項４】前記低電圧検出回路は、前記電源電圧が
前記下限電源電圧よりも高く設定された判定電圧以下に
低下した場合に前記低電圧検出信号を出力するように構
成されていることを特徴とする請求項１ないし３の何れ
かに記載の出力回路。
【請求項５】前記昇圧回路は、チャージポンプ回路ま
たはチョッパ型電源回路であることを特徴とする請求項
１ないし４の何れかに記載の出力回路。
【請求項６】前記主スイッチング素子はＦＥＴである
ことを特徴とする請求項１ないし５の何れかに記載の出
力回路。
【請求項７】前記補助スイッチング素子はバイポーラ
トランジスタであることを特徴とする請求項１ないし５
の何れかに記載の出力回路。
【請求項８】前記主スイッチング素子はＦＥＴであ
り、且つ前記補助スイッチング素子はバイポーラトラン
ジスタであることを特徴とする請求項１ないし５の何れ
かに記載の出力回路。
【請求項９】前記主スイッチング素子および前記補助
スイッチング素子は、それぞれＮチャネル型ＭＯＳＦＥ
ＴおよびＰＮＰ型バイポーラトランジスタであって、前
記ＭＯＳＦＥＴのドレインと前記バイポーラトランジス
タのエミッタとが前記電源に接続され、前記ＭＯＳＦＥ
Ｔのソースと前記バイポーラトランジスタのコレクタと
が前記負荷に接続されたハイサイドスイッチを形成して
いることを特徴とする請求項８記載の出力回路。