WO2021149405A1 - 昇圧回路 - Google Patents

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resistor
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泰志 杉山
隆夫 福田
祐輔 山本
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日立Astemo株式会社
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to the configuration of a booster circuit, and particularly relates to a technique effective when applied to a booster circuit of an in-vehicle electronic control device that requires high reliability.
  • the electronic control block of an automobile is an electronic control device that instantly calculates and processes various sensors that detect necessary information such as engine status and driving environment, and various information obtained from those sensors, and outputs optimum control information. It is composed of (ECU: Electronic Control Unit) and actuators (driving devices) such as injectors that drive according to the optimum control information, and the optimum control of each electronic control system is performed by their cooperation.
  • ECU Electronic Control Unit
  • actuators driving devices
  • DIGE Direct Injection of Gasoline Engine
  • the electronic control unit (ECU) that controls this gasoline direct injection engine (DIGE) optimally controls the combustion of the engine by means of a high-pressure injector that injects high-pressure fuel and high-precision air-fuel ratio feedback control, and the engine height. Achieve both output and low fuel consumption.
  • a cylinder is used by using a non-isolated DCDC converter (boost circuit) that boosts the battery voltage to the required voltage ( ⁇ 65V) as shown in FIG. It generates the energy required to open the valve of the internal injection injector.
  • a conventional general DCDC converter boost circuit
  • boost MOSFET 1 here, n-MOSFET
  • boost coil inductor
  • diode diode 3
  • limiting resistor 4 a control IC 100. Has been done.
  • the switching loss that occurs when the MOSFET transitions from ON to OFF is dominant in addition to the conduction loss, and in order to reduce the loss, the drive capability of the predriver that controls the ON-OFF of the MOSFET is used. It is necessary to improve the speed of the slew rate, which is the rate of change of the output voltage per unit time.
  • Patent Document 1 describes a current source circuit that discharges the gate capacitance when turning off the current flowing through the main terminal of the insulated gate type semiconductor switch element, and a current value that discharges the gate capacitance via the current source circuit.
  • a gate drive circuit of an insulated gate type semiconductor switch element having a current adjusting circuit that gradually decreases as the voltage across the main terminal rises is disclosed.
  • Patent Document 1 a transistor (MOSFET 7) is provided outside the control IC (gate drive circuits 1a and 1b), the gate charge of the MOSFET 7 is extracted, and loss reduction due to high slew rate is realized.
  • MOSFET 7 MOSFET 7
  • Patent Document 1 By using the technique of Patent Document 1, it is possible to increase the slew rate of the MOSFET. However, the collector terminal of the pnp transistor is connected to the control IC, and the circuit configuration is ineffective for the control IC having insufficient gate drive capability.
  • an object of the present invention is to provide a booster circuit having a low switching loss capable of increasing the high-speed slew rate of the booster MOSFET with a relatively simple circuit configuration in a booster circuit mounted on an in-vehicle electronic control device or the like. be.
  • the present invention presents an inductor, a first switching element that supplies a current to the inductor, a control IC that controls the switching operation of the first switching element, and ON of the first switching element.
  • the ON / OFF state of the first switching element is switched between the detection circuit that detects the / OFF state, the second switching element whose switching operation is controlled by the detection circuit, and the first switching element and the control IC. It is characterized by including a first path through which a main current flows and a second path through which a sub-current flows between the first switching element and the second switching element.
  • a booster circuit mounted on an in-vehicle electronic control device or the like it is possible to realize a booster circuit having a low switching loss capable of increasing the high-speed slew rate of the booster MOSFET with a relatively simple circuit configuration.
  • FIG. 1 It is a circuit block diagram which shows the basic structure of the booster circuit which concerns on Example 1 of this invention. It is a circuit block diagram which shows the specific structure of the detection circuit 200 and the switching element 300 of FIG. It is a figure which shows the operation waveform of the booster circuit shown in FIG. It is a circuit block diagram which shows the modification of FIG. (Modification example 1) It is a circuit block diagram which shows the modification of FIG. (Modification 2) It is a circuit block diagram of the booster circuit which concerns on Example 2 of this invention. It is a circuit block diagram of the booster circuit which concerns on Example 3 of this invention. It is a circuit block diagram which shows the conventional booster circuit.
  • FIG. 1 is a diagram showing a basic circuit configuration of the booster circuit of this embodiment.
  • FIG. 2 is a diagram showing a specific circuit configuration of the detection circuit 200 and the switching element 300 in FIG. 1
  • FIG. 3 is a diagram showing an operation waveform of the booster circuit of FIG.
  • FIGS. 4 and 5 are diagrams showing modification examples of the booster circuit shown in FIG. 2, respectively.
  • the booster circuit of this embodiment includes an n-MOSFET 1 which is a booster MOSFET, an inductor 2 which is a booster coil, a diode 3, a limiting resistor 4, and a control IC 100 as a main configuration.
  • the DCDC converter 400 is configured by these.
  • n-MOSFET boost MOSFET
  • the detection circuit 200 includes a capacitor 6 and resistors 7 and 9. Using the capacitor 6, the current Ic is passed at the timing when the output voltage Vo of the control IC 100 switches from H (high: high) to L (low: low), and the transition of the DCDC converter operation is detected.
  • a pnp transistor 5 is used for the switching (SW) element 300.
  • SW switching
  • the amount of current (Ig2) flowing through the pnp transistor 5 which is the switching (SW) element 300 is adjusted, and the step-up MOSFET (n-MOSFET) 1
  • the slew rate can be adjusted.
  • the resistor 8 in FIG. 2 is a resistor mounted for the purpose of preventing malfunction of the pnp transistor 5, and is not necessarily provided for increasing the slew rate of the boost MOSFET (n-MOSFET) 1, but it is a boost circuit. In order to ensure the reliability of the above, it is desirable to implement it as shown in FIG.
  • the booster circuit of FIG. 2 Since the current Ic flows through the base of the pnp transistor 5 through the capacitor 6 at the timing when the output voltage Vo of the control IC 100 switches from H to L, the pnp transistor 5 is turned on and the current (Ig2) flows.
  • the booster circuit of this embodiment includes an inductor (boost coil 2), a first switching element (boost MOSFET 1) that supplies current to the inductor (boost coil 2), and a first switching element (boost MOSFET 1). ),
  • the control IC 100 that controls the switching operation, the detection circuit 200 that detects the ON / OFF state of the first switching element (boosting MOSFET 1), and the second switching element (pnp transistor 5) whose switching operation is controlled by the detection circuit 200.
  • the detection circuit 200 is composed of a capacitor 6 and resistors 7 and 9, and the second switching element is composed of a pnp transistor 5.
  • the detection circuit 200 is connected between the control IC 100 and the second switching element (pnp transistor 5), and sets the ON / OFF state of the first switching element (boosting MOSFET 1) based on the current value Ic flowing through the capacitor 6. To detect.
  • the output voltage Vo of the control IC 100 begins to drop, a main current flows from the first switching element (boost transistor 1) to the control IC 100 via the first path, and the control IC 100 begins to turn off by the detection circuit 200.
  • the second switching element pnp transistor 5
  • the emitter terminal of the second switching element (pnp transistor 5) is connected to the first switching element (boosting MOSFET 1), and the base terminal of the second switching element (pnp transistor 5) is connected to the capacitor 6 via the resistor 7.
  • a current flows through the capacitor 6 to the base terminal of the second switching element (pnp transistor 5), and from the emitter terminal of the second switching element (pnp transistor 5).
  • a secondary current Ig2 flows to a low potential point (for example, ground) via the collector terminal.
  • ⁇ Modification 1 A modified example of this embodiment (FIG. 2) will be described with reference to FIG.
  • the slew rate of the step-up MOSFET (n-MOSFET) 1 is increased, there is a concern about rebound such as overshoot and ringing.
  • the pattern wiring or the parasitic inductance of the package of the boost MOSFET (n-MOSFET) 1 or the diode 3 affects the drain terminal side of the boost MOSFET (n-MOSFET) 1 to affect the boost MOSFET (n-MOSFET) 1. Overshoot may occur at the drain terminal in proportion to the current cutoff speed, and noise due to element destruction or ringing may occur.
  • a Zener diode 10 and a capacitor 11 are connected in series to the drain terminal of the step-up MOSFET (n-MOSFET) 1, and further, the capacitor 11 and the capacitor are connected. Connect with 6.
  • the step-up MOSFET (n-MOSFET) 1 transitions from ON to OFF and the drain voltage rises, a current is applied to the capacitor 6 via the capacitor 11 when the Zener voltage of the Zener diode 10 is reached. Since the base-emitter voltage of the pnp transistor 5 becomes equal to or less than a certain value, the pnp transistor 5 is turned off. Therefore, the current cutoff speed of the boost MOSFET (n-MOSFET) 1 is the same as that of the conventional boost circuit to which the present invention is not applied as shown in FIG. It is possible to suppress both shooting and ringing.
  • the Zener voltage of the Zener diode 10 and the capacitance value of the capacitor 11 are set so that the overshoot is equal to or less than the allowable value.
  • the capacitance value of the capacitor 11 is smaller than the capacitance value of the capacitor 6.
  • the capacitance value of the capacitor 6 is 1nF and the capacitance value of the capacitor 11 is 50pF, the combined capacitance becomes small as ⁇ 50pF. Therefore, when the output voltage of the control IC 100 changes from L to H, the capacitor 6 and the capacitor 11 , It is possible to suppress the generation of useless current flowing through the Zener diode 10.
  • the booster circuit of the first modification shown in FIG. 4 includes a clamp circuit (Zener diode 10) that clamps a constant voltage to the drain terminal of the first switching element (boost MOSFET 1) and allows a current to flow. It is provided with another capacitor 11 different from the capacitor 6 connected in series with (Zener diode 10), and the other capacitor 11 is the capacitor 6 and the resistor 7 which is the limiting resistance of the second switching element (pnp transistor 5).
  • the clamp circuit Zener diode 10
  • the second switching element pnp transistor 5 is turned off at the timing when the boosted voltage is reached.
  • clamp voltage of the clamp circuit (Zener diode 10) and the capacitance value of another capacitor 11 are configured to be adjustable to a value capable of suppressing overshoot generated by a parasitic inductance factor.
  • capacitors 12 and resistors 13 and 14 are added, and when the output voltage Vo of the control IC 100 changes from H to L, the resistors 13 and capacitors 6 and 12 are added. Limits the current flowing through the capacitor 6 and creates a base-emitter negative potential of the pnp resistor 5 between the capacitor 6 and the capacitor 12.
  • the pnp transistor 5 can be turned on even if the resistance value of the limiting resistor 4 is reduced, and the applicable range of the present invention can be expanded.
  • the capacitance value of the capacitor 12 is smaller than the capacitance value of the capacitor 6. This is because the voltage changes of the capacitor 6 and the capacitor 12 generated when the output voltage Vo of the control IC 100 changes from H to L are inversely proportional to the capacitance value, so that a negative potential can be easily generated.
  • another capacitor 12 different from the capacitor 6 connected in series with the capacitor 6 and a resistor 7 connected in parallel with the other capacitor 12 are used. If it has another resistor 14 that is different and another resistor 13 that is different from the resistors 7 and 14 connected between another capacitor 12 and the ground, and the output voltage Vo of the control IC 100 starts to drop, the first switching The voltage formed between the capacitor 6 and another capacitor 12 forms a negative potential with respect to the gate terminal voltage of the element (boosting MOSFET 1), and turns on the second switching element (pnp transistor 5).
  • FIG. 6 is a diagram showing a circuit configuration of the booster circuit of the present embodiment, and corresponds to FIG. 2 of the first embodiment.
  • the detection circuit 201 detects the waveform in which the output voltage Vo of the control IC 100 switches from L to H, turns on the npn transistor 15 via the capacitor 16, and charges the gate of the step-up MOSFET (n-MOSFET) 1. By supplying it, it is possible to increase the high-speed slew rate at the time of transition from OFF to ON of the boost MOSFET (n-MOSFET) 1.
  • the circuit configuration corresponding to the transition from ON to OFF of the step-up MOSFET (n-MOSFET) 1 having a particularly large switching loss is shown.
  • n-MOSFET step-up MOSFET
  • the second switching element is composed of the npn transistor 15, the capacitor 16 is connected to the base terminal of the npn transistor 15 via the resistor 17, and the npn transistor 15 is connected.
  • the emitter terminal of is connected to the gate terminal of the boost MOSFET (n-MOSFET) 1, and the collector terminal of the npn transistor 15 is connected to a power supply having a voltage value equal to or higher than the gate threshold voltage of the boost MOSFET (n-MOSFET) 1.
  • the npn transistor 15 is turned on.
  • FIG. 7 is a diagram showing a circuit configuration of the booster circuit of the present embodiment, and corresponds to FIG. 2 of the first embodiment.
  • the pnp transistor 5 is turned on by the current Ic flowing through the capacitor 6 at the transition of the step-up MOSFET (n-MOSFET) 1 from ON to OFF, and the step-up MOSFET (n-MOSFET) is turned on.
  • the detection circuit 202 is connected to the drain terminal side of the boost MOSFET (n-MOSFET) 1 to boost the voltage.
  • the MOSFET (n-MOSFET) 1 transitions from ON to OFF, the rising waveform of the drain voltage of the step-up MOSFET (n-MOSFET) 1 is detected, the npn transistor 21 is turned on via the capacitor 19 and the resistor 20, and the step-up MOSFET is turned on.
  • the circuit configuration is such that the gate charge of (n-MOSFET) 1 is extracted.
  • a diode 23 is mounted in the detection circuit 202 instead of the resistor (reference numeral 9 in FIG. 2), and when the drain voltage of the step-up MOSFET (n-MOSFET) 1 drops, the step-up MOSFET (n-MOSFET) is used.
  • the discharge path of the capacitor 19 is formed through the capacitor 19. Especially at high frequencies, it is effective when higher speed than discharge using a resistor is required.
  • the resistor 22 in FIG. 7 is a resistor mounted for the purpose of preventing malfunction of the pnp transistor 21, and is not necessarily provided for increasing the slew rate of the boost MOSFET (n-MOSFET) 1, but it is a boost circuit. In order to ensure the reliability of the above, it is desirable to implement it as shown in FIG.
  • the second switching element is composed of the npn transistor 21, and the capacitor 19 is the drain terminal of the boost MOSFET (n-MOSFET) 1 and the base terminal of the npn transistor 21.
  • the collector terminal of the npn transistor 21 is connected to the gate terminal of the boost MOSFET (n-MOSFET) 1, the emitter terminal of the npn transistor 21 is connected to a low potential point (for example, ground), and the detection circuit 202.
  • the present invention is not limited to the above-described examples, and includes various modifications.
  • the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the described configurations.
  • it is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.

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Abstract

車載電子制御装置等に実装される昇圧回路において、比較的簡単な回路構成で、昇圧MOSFETの高速スルーレート化が可能な低スイッチング損失の昇圧回路を提供する。　インダクタと、前記インダクタへ電流を供給する第１スイッチング素子と、前記第１スイッチング素子のスイッチング動作を制御する制御ICと、前記第１スイッチング素子のON／OFF状態を検出する検出回路と、前記検出回路によりスイッチング動作が制御される第２スイッチング素子と、前記第１スイッチング素子と前記制御ICの間で前記第１スイッチング素子のON/OFF状態を切り替える主電流が流れる第１経路と、前記第１スイッチング素子と前記第２スイッチング素子の間で副電流が流れる第２経路と、を備えることを特徴とする。

Description

昇圧回路
　本発明は、昇圧回路の構成に係り、特に、高信頼性が要求される車載電子制御装置の昇圧回路に適用して有効な技術に関する。
　自動車の電子制御ブロックは、エンジンの状態や運転環境など必要とされる情報を検知する各種センサ、及びそれらのセンサから得た各種情報を瞬時に演算処理し、最適制御情報を出力する電子制御装置（ＥＣＵ：Electronic Control Unit）、その最適制御情報に従い駆動するインジェクタなどのアクチュエータ（駆動装置）から構成されており、それらの連携によって各電子制御システムの最適な制御が行われる。
　一方、低燃費化の有効な手段として、気筒内に燃料（ガソリン）を直接噴射するガソリン直噴エンジン（ＤＩＧＥ：Direct Injection of Gasoline Engine）の採用が拡大している。このガソリン直噴エンジン（ＤＩＧＥ）を制御する電子制御装置（ＥＣＵ）は、高圧の燃料を噴射する高圧インジェクタや、高精度の空燃比フィードバック制御により、エンジンの燃焼を最適に制御し、エンジンの高出力と低燃費を両立させる。
　一般的に、ガソリン直噴エンジンを制御する電子制御装置では、図８に示すような、バッテリ電圧を必要電圧（≒65V）まで昇圧させる非絶縁型のDCDCコンバータ（昇圧回路）を用いて、気筒内噴射インジェクタの開弁に必要なエネルギーを生成している。従来の一般的なDCDCコンバータ（昇圧回路）は、図８に示すように、昇圧MOSFET１（ここでは、n-MOSFET）、昇圧コイル（インダクタ）２、ダイオード３、制限抵抗４、及び制御IC１００で構成されている。
　ところで、近年、環境・排気規制の強化に対応するため、気筒内噴射インジェクタおける噴射段数の増加や、燃圧増加に伴う微粒化の促進が要求されている。そのため、DCDCコンバータ（昇圧回路）の供給エネルギーが増加しており、特にDCDCコンバータ（昇圧回路）の昇圧MOSFET発熱が大きく、異常発熱による素子破壊や、周囲への熱の影響が懸念される。
　昇圧MOSFETの発熱では、導通損失と合わせて、MOSFETがONからOFFへの遷移時に発生するスイッチング損失が支配的であり、損失低減のため、MOSFETのON-OFF制御を行うプリドライバのドライブ能力を向上させて、出力電圧の単位時間当たりの電圧変化率であるスルーレート（Slew Rate）を高速化させることが必要となる。
　本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には「絶縁ゲート型半導体スイッチ素子の主端子に流れる電流をターンオフする際にゲート容量を放電させる電流源回路と、この電流源回路を介し前記ゲート容量を放電する電流値を、前記主端子の両端電圧の上昇に伴って徐々に低下させる電流調整回路とを有する絶縁ゲート型半導体スイッチ素子のゲート駆動回路」が開示されている。
　特許文献１では、制御IC（ゲート駆動回路１ａ，１ｂ）の外部にトランジスタ（MOSFET７）を備え、MOSFET７のゲート電荷を引き抜いて、スルーレート高速化に伴う損失低減を実現している。
特開２００８－６７５９３号公報
　上記特許文献１の技術を用いることにより、MOSFETのスルーレート高速化が実現可能となる。しかしながら、pnpトランジスタのコレクタ端子は制御ICに接続されており、ゲートドライブ能力が不足している制御ICに対しては、効果を奏しない回路構成である。
　そこで、本発明の目的は、車載電子制御装置等に実装される昇圧回路において、比較的簡単な回路構成で、昇圧MOSFETの高速スルーレート化が可能な低スイッチング損失の昇圧回路を提供することにある。
　上記課題を解決するために、本発明は、インダクタと、前記インダクタへ電流を供給する第１スイッチング素子と、前記第１スイッチング素子のスイッチング動作を制御する制御ICと、前記第１スイッチング素子のON／OFF状態を検出する検出回路と、前記検出回路によりスイッチング動作が制御される第２スイッチング素子と、前記第１スイッチング素子と前記制御ICの間で前記第１スイッチング素子のON/OFF状態を切り替える主電流が流れる第１経路と、前記第１スイッチング素子と前記第２スイッチング素子の間で副電流が流れる第２経路と、を備えることを特徴とする。
　本発明によれば、車載電子制御装置等に実装される昇圧回路において、比較的簡単な回路構成で、昇圧MOSFETの高速スルーレート化が可能な低スイッチング損失の昇圧回路を実現することができる。
　これにより、車載電子制御装置の信頼性向上が図れる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る昇圧回路の基本構成を示す回路構成図である。 図１の検出回路２００とスイッチング素子３００の具体的な構成を示す回路構成図である。 図２に示す昇圧回路の動作波形を示す図である。 図２の変形例を示す回路構成図である。（変形例１） 図２の変形例を示す回路構成図である。（変形例２） 本発明の実施例２に係る昇圧回路の回路構成図である。 本発明の実施例３に係る昇圧回路の回路構成図である。 従来の昇圧回路を示す回路構成図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　図１から図５を参照して、本発明の実施例１の昇圧回路について説明する。図１は、本実施例の昇圧回路の基本的な回路構成を示す図である。図２は、図１における検出回路２００とスイッチング素子３００の具体的な回路構成を示す図であり、図３は、図２の昇圧回路の動作波形を示す図である。また、図４，図５は、図２に示す昇圧回路の変形例をそれぞれ示す図である。
　本実施例の昇圧回路は、図１に示すように、主要な構成として、昇圧MOSFETであるn-MOSFET１と、昇圧コイルであるインダクタ２と、ダイオード３と、制限抵抗４と、制御IC１００を備えており、これらによりDCDCコンバータ４００が構成されている。
　また、DCDCコンバータ（昇圧回路）４００がON状態からOFF状態に切り替わることを検出する検出回路２００と、そのタイミングで昇圧MOSFET（n-MOSFET）１のゲート電荷を引き抜くスイッチング（SW）素子３００を備えており、昇圧MOSFET（n-MOSFET）１のスルーレート高速化に伴うスイッチング損失の低減が可能である。
　検出回路２００は、図２に示すように、コンデンサ６と、抵抗７，９で構成される。コンデンサ６を用いて、制御IC１００の出力電圧VoがH（high：ハイ）からL（low：ロー）に切り替わるタイミングで電流Icを流して、DCDCコンバータ動作の遷移を検出する。
　また、スイッチング（SW）素子３００にはpnpトランジスタ５を用いる。コンデンサ６に流れる電流Icでpnpトランジスタ５をONさせて、昇圧MOSFET（n-MOSFET）１のゲート電荷Ig2をグラウンドに流すことで、昇圧MOSFET（n-MOSFET）１のスルーレート高速化に伴いスイッチング損失を低減する。
　検出回路２００のコンデンサ６、抵抗７，９の定数を設定することで、スイッチング（SW）素子３００であるpnpトランジスタ５に流れる電流量（Ig2）を調整し、昇圧MOSFET（n-MOSFET）１のスルーレートを調整することができる。
　なお、図２の抵抗８は、pnpトランジスタ５の誤動作を防止する目的に実装される抵抗であり、昇圧MOSFET（n-MOSFET）１のスルーレート高速化には必ずしも設ける必要はないが、昇圧回路の信頼性を担保するうえで、図２のように実装するのが望ましい。
　図３を用いて、図２の昇圧回路の動作を説明する。制御IC１００の出力電圧VoがHからLに切り替わるタイミングでコンデンサ６に電流Icがpnpトランジスタ５のベースを介して流れるため、pnpトランジスタ５がONして電流（Ig2）が流れる。
　本発明を適用しない回路構成においては、制御IC１００－昇圧MOSFET（n-MOSFET）１間の電流Igしか流れないが、図２に示す本実施例の回路構成では、昇圧MOSFET（n-MOSFET）１のゲート電荷をIg+Ig2の電流量で引き抜くため、昇圧MOSFET（n-MOSFET）１の高速スルーレート化が実現可能となる。
　以上説明したように、本実施例の昇圧回路は、インダクタ（昇圧コイル２）と、インダクタ（昇圧コイル２）へ電流を供給する第１スイッチング素子（昇圧MOSFET１）と、第１スイッチング素子（昇圧MOSFET１）のスイッチング動作を制御する制御IC１００と、第１スイッチング素子（昇圧MOSFET１）のON／OFF状態を検出する検出回路２００と、検出回路２００によりスイッチング動作が制御される第２スイッチング素子（pnpトランジスタ５）と、第１スイッチング素子（昇圧MOSFET１）と制御IC１００の間で第１スイッチング素子（昇圧MOSFET１）のON/OFF状態を切り替える主電流Igが流れる第１経路と、第１スイッチング素子（昇圧MOSFET１）と第２スイッチング素子（pnpトランジスタ５）の間で副電流Ig2が流れる第２経路を備えて構成されている。
　そして、検出回路２００は、コンデンサ６および抵抗７，９で構成され、第２スイッチング素子は、pnpトランジスタ５で構成されている。
　また、検出回路２００は、制御IC１００と第２スイッチング素子（pnpトランジスタ５）の間に接続され、コンデンサ６に流れる電流値Icに基づいて、第１スイッチング素子（昇圧MOSFET１）のON／OFF状態を検出する。
　また、検出回路２００は、制御IC１００の出力電圧Voが下がり始めて第１経路を介して第１スイッチング素子（昇圧MOSFET１）から制御IC１００へ主電流が流れ、更に検出回路２００により制御IC１００がOFFし始めたことを検出した場合、第２スイッチング素子（pnpトランジスタ５）をONする。
　また、第２スイッチング素子（pnpトランジスタ５）のエミッタ端子は、第１スイッチング素子（昇圧MOSFET１）に接続され、第２スイッチング素子（pnpトランジスタ５）のベース端子は、抵抗７を介してコンデンサ６に接続され、制御IC１００の出力電圧Voが下り始めた場合、コンデンサ６を介して第２スイッチング素子（pnpトランジスタ５）のベース端子に電流が流れ、第２スイッチング素子（pnpトランジスタ５）のエミッタ端子からコレクタ端子を介して低電位点（例えばグラウンド）に副電流Ig2が流れる。
　≪変形例１≫
　図４を用いて、本実施例（図２）の変形例を説明する。昇圧MOSFET（n-MOSFET）１のスルーレート高速化を実施した場合、オーバーシュートやリンギングなどの跳ね返りが懸念される。例えば、昇圧MOSFET（n-MOSFET）１のドレイン端子側に、パターン配線、或いは昇圧MOSFET（n-MOSFET）１やダイオード３のパッケージの寄生インダクタンスが影響して、昇圧MOSFET（n-MOSFET）１の電流遮断速度に比例して、ドレイン端子にオーバーシュートが発生し、素子破壊やリンギングに起因するノイズが発生する可能性がある。
　そこで、このオーバーシュートの増加やリンギングを抑制するために、図４に示すように、昇圧MOSFET（n-MOSFET）１のドレイン端子にツェナーダイオード１０とコンデンサ１１を直列接続し、さらにコンデンサ１１とコンデンサ６とを接続する。
　この回路構成において、昇圧MOSFET（n-MOSFET）１がONからOFF状態に遷移してドレイン電圧が上昇すると、ツェナーダイオード１０のツェナー電圧に到達した段階で、コンデンサ１１を介してコンデンサ６に電流が流れ、pnpトランジスタ５のベース－エミッタ間電圧が一定値以下になるため、pnpトランジスタ５がOFF状態となる。このため、昇圧MOSFET（n-MOSFET）１の電流遮断速度は、図８に示すような本発明を適用しない従来の昇圧回路と同等になるため、高速スルーレート化に伴うスイッチング損失低減と、オーバーシュート及びリンギングの抑制の両立が可能となる。
　なお、ツェナーダイオード１０のツェナー電圧及びコンデンサ１１の容量値は、オーバーシュートを許容値以下となるように設定する。
　また、コンデンサ１１の容量値はコンデンサ６の容量値に対して、小さい値であることが望ましい。例えば、コンデンサ６の容量値を1nF、コンデンサ１１の容量値を50pFとした場合、合成容量≒50pFと小さくなるため、制御IC１００の出力電圧がLからHに遷移した場合に、コンデンサ６，コンデンサ１１，ツェナーダイオード１０を介して流れる無駄な電流の発生を抑制することができる。
　以上説明したように、図４に示す変形例１の昇圧回路は、第１スイッチング素子（昇圧MOSFET１）のドレイン端子に一定電圧をクランプして電流を流すクランプ回路（ツェナーダイオード１０）と、クランプ回路（ツェナーダイオード１０）に直列接続されたコンデンサ６とは異なる別のコンデンサ１１を備えており、別のコンデンサ１１は、コンデンサ６と第２スイッチング素子（pnpトランジスタ５）の制限抵抗となる抵抗７との間に接続され、第１スイッチング素子（昇圧MOSFET１）のドレイン端子とクランプ回路（ツェナーダイオード１０）とグラウンドに電流が流れる経路に寄生インダクタンスがある場合、第１スイッチング素子（昇圧MOSFET１）の電圧が昇圧電圧に到達するタイミングで第２スイッチング素子（pnpトランジスタ５）をOFFする。
　また、クランプ回路（ツェナーダイオード１０）のクランプ電圧と別のコンデンサ１１の容量値は、寄生インダクタンス要因で発生するオーバーシュートを抑制できる値に調整可能に構成されている。
　≪変形例２≫
　図５を用いて、本実施例（図２）の別の変形例を説明する。図２で示した回路構成において、pnpトランジスタ５をONさせるベース－エミッタ間の負電位は、制限抵抗４で発生する電位差で生成するため、制限抵抗４の抵抗値を小さくできない問題がある。そのため、制限抵抗４の抵抗値を大きく設定しなければならないような、ピーク電流の許容値が低い制御IC１００にしか適用できず、適用範囲が限定されてしまう。
　そこで、この問題を解決するために、図５に示すように、コンデンサ１２及び抵抗１３，１４を追加し、制御IC１００の出力電圧VoがHからLへの遷移時に、抵抗１３でコンデンサ６，１２に流れる電流を制限し、コンデンサ６とコンデンサ１２の間でpnpトランジスタ５のベース－エミッタ間負電位を生成する。
　この回路構成によれば、制限抵抗４の抵抗値を小さくしてもpnpトランジスタ５をONさせることができ、本発明の適用範囲を広げることが可能となる。
　なお、コンデンサ１２の容量値は、コンデンサ６の容量値に対して、小さな値であることが望ましい。これは、制御IC１００の出力電圧VoがHからLへの遷移時に発生するコンデンサ６とコンデンサ１２の電圧変化は容量値に反比例するため、負電位を生成することが容易となるためである。
　以上説明したように、図５に示す変形例２の昇圧回路は、コンデンサ６と直列に接続されたコンデンサ６とは異なる別のコンデンサ１２と、別のコンデンサ１２と並列接続された抵抗７とは異なる別の抵抗１４と、別のコンデンサ１２とグラウンド間に接続された抵抗７，１４とは異なる他の抵抗１３を有しており、制御IC１００の出力電圧Voが下がり始めた場合、第１スイッチング素子（昇圧MOSFET１）のゲート端子電圧に対し、コンデンサ６と別のコンデンサ１２の間で形成される電圧が負電位を形成し、第２スイッチング素子（pnpトランジスタ５）をONする。
　図６を参照して、本発明の実施例２の昇圧回路について説明する。図６は、本実施例の昇圧回路の回路構成を示す図であり、実施例１の図２に相当する。
　実施例１（図２）の回路構成では、昇圧MOSFET（n-MOSFET）１のONからOFFへの遷移時に発生するスイッチング損失を低減しているのに対し、本実施例では、図６に示すように、スイッチング（SW）素子３０１（pnpトランジスタ５）を反転させてnpnトランジスタ１５をDCDCコンバータに接続することで、昇圧MOSFET（n-MOSFET）１のOFFからONへの遷移時に発生するスイッチング損失を低減するように構成している。
　この構成により、制御IC１００の出力電圧VoがLからHに切り替わる波形を検出回路２０１で検出し、コンデンサ１６を介してnpnトランジスタ１５をONさせて、昇圧MOSFET（n-MOSFET）１のゲート電荷を供給することで、昇圧MOSFET（n-MOSFET）１のOFFからONへの遷移時の高速スルーレート化が可能となる。
　実施例１では、スイッチング損失が特に大きい昇圧MOSFET（n-MOSFET）１のONからOFFへの遷移時に対応する回路構成を示したが、本実施例（図６）のように本発明の特徴を活かして論理を反転させることで、比較的簡単な構成で、昇圧MOSFET（n-MOSFET）１のOFFからONへの遷移時に対応する回路を構成することができる。
　以上説明したように、本実施例の昇圧回路では、第２スイッチング素子は、npnトランジスタ１５で構成され、コンデンサ１６は、抵抗１７を介して、npnトランジスタ１５のベース端子に接続され、npnトランジスタ１５のエミッタ端子は、昇圧MOSFET（n-MOSFET）１のゲート端子に接続され、npnトランジスタ１５のコレクタ端子は、昇圧MOSFET（n-MOSFET）１のゲートスレッショルド電圧以上の電圧値を持つ電源と接続され、制御IC１００の出力電圧Voが立ち上がり始めた場合、npnトランジスタ１５をONする。
　図７を参照して、本発明の実施例３の昇圧回路について説明する。図７は、本実施例の昇圧回路の回路構成を示す図であり、実施例１の図２に相当する。
　実施例１（図２）の回路構成では、昇圧MOSFET（n-MOSFET）１のONからOFFへの遷移時にコンデンサ６に流れる電流Icでpnpトランジスタ５をONさせて、昇圧MOSFET（n-MOSFET）１のゲート電荷Ig2を引き抜く回路構成としているのに対し、本実施例では、図７に示すように、昇圧MOSFET（n-MOSFET）１のドレイン端子側に検出回路２０２を接続することで、昇圧MOSFET（n-MOSFET）１のONからOFFへの遷移時に昇圧MOSFET（n-MOSFET）１のドレイン電圧の立ち上がり波形を検出し、コンデンサ１９と抵抗２０を介してnpnトランジスタ２１をONさせ、昇圧MOSFET（n-MOSFET）１のゲート電荷を引き抜く回路構成としている。
　また、検出回路２０２には抵抗（図２の符号９）に替えてダイオード２３を実装しており、昇圧MOSFET（n-MOSFET）１のドレイン電圧が降下する際、昇圧MOSFET（n-MOSFET）を介してコンデンサ１９の放電経路を構成している。特に高周波において、抵抗体を用いた放電より高速化が必要となった場合に効果を奏する。
　なお、図７の抵抗２２は、pnpトランジスタ２１の誤動作を防止する目的に実装される抵抗であり、昇圧MOSFET（n-MOSFET）１のスルーレート高速化には必ずしも設ける必要はないが、昇圧回路の信頼性を担保するうえで、図７のように実装するのが望ましい。
　以上説明したように、本実施例の昇圧回路では、第２スイッチング素子は、npnトランジスタ２１で構成され、コンデンサ１９は、昇圧MOSFET（n-MOSFET）１のドレイン端子とnpnトランジスタ２１のベース端子の間に接続され、npnトランジスタ２１のコレクタ端子は、昇圧MOSFET（n-MOSFET）１のゲート端子に接続され、npnトランジスタ２１のエミッタ端子は、低電位点（例えばグラウンド）に接続され、検出回路２０２は、ダイオード２３を有し、ダイオード２３は、コンデンサ１９とnpnトランジスタ２１のベース端子の間に接続されている。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１…昇圧MOSFET（n-MOSFET）
　２…昇圧コイル（インダクタ）
　３…ダイオード
　４…制限抵抗
　５…pnpトランジスタ
　６…コンデンサ
　７…抵抗
　８…抵抗
　９…抵抗
　１０…ツェナーダイオード
　１１…コンデンサ
　１２…コンデンサ
　１３…抵抗
　１４…抵抗
　１５…npnトランジスタ
　１６…コンデンサ
　１７…抵抗
　１８…抵抗
　１９…コンデンサ
　２０…抵抗
　２１…npnトランジスタ
　２２…抵抗
　２３…ダイオード
　１００…制御IC
　２００…検出回路
　２０１…検出回路
　２０２…検出回路
　３００…スイッチング（SW）素子
　３０１…スイッチング（SW）素子
　３０２…スイッチング（SW）素子
　４００…DCDCコンバータ

Claims (12)

  1. 　インダクタと、
    　前記インダクタへ電流を供給する第１スイッチング素子と、
    　前記第１スイッチング素子のスイッチング動作を制御する制御ICと、
    　前記第１スイッチング素子のON／OFF状態を検出する検出回路と、
    　前記検出回路によりスイッチング動作が制御される第２スイッチング素子と、
    　前記第１スイッチング素子と前記制御ICの間で前記第１スイッチング素子のON/OFF状態を切り替える主電流が流れる第１経路と、
    　前記第１スイッチング素子と前記第２スイッチング素子の間で副電流が流れる第２経路と、を備える昇圧回路。
  2. 　請求項１に記載の昇圧回路において、
    　前記検出回路は、コンデンサおよび抵抗で構成される昇圧回路。
  3. 　請求項１に記載の昇圧回路において、
    　前記第２スイッチング素子は、pnpトランジスタまたはnpnトランジスタで構成される昇圧回路。
  4. 　請求項２に記載の昇圧回路において、
    　前記検出回路は、前記制御ICと前記第２スイッチング素子の間に接続され、
    　前記コンデンサに流れる電流値に基づいて、前記第１スイッチング素子のON／OFF状態を検出する昇圧回路。
  5. 　請求項４に記載の昇圧回路において、
    　前記検出回路は、前記制御ICの出力電圧が下がり始めて前記第１経路を介して前記第１スイッチング素子から前記制御ICへ主電流が流れ、更に前記検出回路により前記制御ICがOFFし始めたことを検出した場合、前記第２スイッチング素子をONする昇圧回路。
  6. 　請求項５に記載の昇圧回路において、
    　前記第２スイッチング素子は、pnpトランジスタで構成され、
    　前記pnpトランジスタのエミッタ端子は、前記第１スイッチング素子に接続され、
    　前記pnpトランジスタのベース端子は、抵抗を介して前記コンデンサに接続され、
    　前記制御ICの出力電圧が下り始めた場合、前記コンデンサを介して前記pnpトランジスタのベース端子に電流が流れ、前記pnpトランジスタのエミッタ端子からコレクタ端子を介して低電位点に前記副電流が流れる昇圧回路。
  7. 　請求項２に記載の昇圧回路において、
    　前記第１スイッチング素子は、MOSFETで構成され、
    　前記第２スイッチング素子は、pnpトランジスタで構成され、
    　前記昇圧回路は、前記MOSFETのドレイン端子に一定電圧をクランプして電流を流すクランプ回路と、前記クランプ回路に直列接続された前記コンデンサとは異なる別のコンデンサを備え、
    　前記別のコンデンサは、前記コンデンサと前記pnpトランジスタの制限抵抗となる前記抵抗との間に接続され、
    　前記MOSFETのドレイン端子と前記クランプ回路とグラウンドに電流が流れる経路に寄生インダクタンスがある場合、前記MOSFETの電圧が昇圧電圧に到達するタイミングで前記pnpトランジスタをOFFする昇圧回路。
  8. 　請求項７に記載の昇圧回路において、
    　前記クランプ回路のクランプ電圧と前記別のコンデンサの容量値は、前記寄生インダクタンス要因で発生するオーバーシュートを抑制できる値に調整可能である昇圧回路。
  9. 　請求項７に記載の昇圧回路において、
    　前記クランプ回路は、ツェナーダイオードで構成される昇圧回路。
  10. 　請求項２に記載の昇圧回路において、
    　前記コンデンサと直列に接続された前記コンデンサとは異なる別のコンデンサと、
    　前記別のコンデンサと並列接続された前記抵抗とは異なる別の抵抗と、
    　前記別のコンデンサとグラウンド間に接続された前記抵抗とは異なる他の抵抗と、を有し、
    　前記第１スイッチング素子は、MOSFETで構成され、
    　前記制御ICの出力電圧が下がり始めた場合、前記MOSFETのゲート端子電圧に対し、前記コンデンサと前記別のコンデンサの間で形成される電圧が負電位を形成し、前記第２スイッチング素子をONする昇圧回路。
  11. 　請求項２に記載の昇圧回路において、
    　前記第１スイッチング素子は、MOSFETで構成され、
    　前記第２スイッチング素子は、npnトランジスタで構成され、
    　前記コンデンサは、前記抵抗を介して、前記npnトランジスタのベース端子に接続され、
    　前記npnトランジスタのエミッタ端子は、前記MOSFETのゲート端子に接続され、
    　前記npnトランジスタのコレクタ端子は、前記MOSFETのゲートスレッショルド電圧以上の電圧値を持つ電源と接続され、
    　前記制御ICの出力電圧が立ち上がり始めた場合、前記npnトランジスタをONする昇圧回路。
  12. 　請求項２に記載の昇圧回路において、
    　前記第１スイッチング素子は、MOSFETで構成され、
    　前記第２スイッチング素子は、npnトランジスタで構成され、
    　前記コンデンサは、前記MOSFETのドレイン端子と前記npnトランジスタのベース端子の間に接続され、
    　前記npnトランジスタのコレクタ端子は、前記MOSFETのゲート端子に接続され、
    　前記npnトランジスタのエミッタ端子は、低電位点に接続され、
    　前記検出回路は、さらにダイオードを有し、当該ダイオードは、前記コンデンサと前記npnトランジスタのベース端子の間に接続される昇圧回路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308688A (ja) * 2000-04-21 2001-11-02 Denso Corp 出力回路
JP2010011596A (ja) * 2008-06-25 2010-01-14 Panasonic Electric Works Co Ltd 圧電トランスを用いた電源回路
JP2010051105A (ja) * 2008-08-22 2010-03-04 Honda Motor Co Ltd ゲート駆動回路
JP2015228720A (ja) * 2014-05-30 2015-12-17 ミネベア株式会社 自励共振型力率改善回路および光源駆動装置
JP2017103961A (ja) * 2015-12-03 2017-06-08 株式会社デンソー 電圧変換回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308688A (ja) * 2000-04-21 2001-11-02 Denso Corp 出力回路
JP2010011596A (ja) * 2008-06-25 2010-01-14 Panasonic Electric Works Co Ltd 圧電トランスを用いた電源回路
JP2010051105A (ja) * 2008-08-22 2010-03-04 Honda Motor Co Ltd ゲート駆動回路
JP2015228720A (ja) * 2014-05-30 2015-12-17 ミネベア株式会社 自励共振型力率改善回路および光源駆動装置
JP2017103961A (ja) * 2015-12-03 2017-06-08 株式会社デンソー 電圧変換回路

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