JP2596163Y2 - チョッパ回路 - Google Patents
チョッパ回路Info
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- JP2596163Y2 JP2596163Y2 JP1993044528U JP4452893U JP2596163Y2 JP 2596163 Y2 JP2596163 Y2 JP 2596163Y2 JP 1993044528 U JP1993044528 U JP 1993044528U JP 4452893 U JP4452893 U JP 4452893U JP 2596163 Y2 JP2596163 Y2 JP 2596163Y2
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Description
【０００１】
【産業上の利用分野】この考案は直流電源を高周波でオ
ン／オフして高周波パルス電源に変換するスイッチング
電源（レギュレータ）のチョッパ回路に係り、特にスイ
ッチングＦＥＴを効率よく、安定に動作するチョッパ回
路に関する。
ン／オフして高周波パルス電源に変換するスイッチング
電源（レギュレータ）のチョッパ回路に係り、特にスイ
ッチングＦＥＴを効率よく、安定に動作するチョッパ回
路に関する。
【０００２】
【従来の技術】スイッチング電源は、スイッチング素子
を含めた半導体素子、トランス、コイルおよびコンデン
サ等の構成部品の高周波対応に伴って小形化が図られて
きており、直流電源を高周波パルス電源に変換するチョ
ッパ回路もますますスイッチング周波数が高くなる傾向
にある。
を含めた半導体素子、トランス、コイルおよびコンデン
サ等の構成部品の高周波対応に伴って小形化が図られて
きており、直流電源を高周波パルス電源に変換するチョ
ッパ回路もますますスイッチング周波数が高くなる傾向
にある。
【０００３】従来のチョッパ回路を図３〜図５に示す。
図３はスイッチング素子をトランジスタで構成した従来
実施例、図４はスイッチング素子をＰチャネルパワーＭ
ＯＳ・ＦＥＴで構成した従来実施例、図５はスイッチン
グ素子をＮチャネルパワーＭＯＳ・ＦＥＴで構成した従
来実施例である。
図３はスイッチング素子をトランジスタで構成した従来
実施例、図４はスイッチング素子をＰチャネルパワーＭ
ＯＳ・ＦＥＴで構成した従来実施例、図５はスイッチン
グ素子をＮチャネルパワーＭＯＳ・ＦＥＴで構成した従
来実施例である。
【０００４】図３において、チョッパ回路２０は、ＮＰ
ＮトランジスタＱＡおよびＰＮＰトランジスタＱＢで構
成するスイッチ回路、スイッチ回路を高周波パルス制御
信号で駆動するＮＰＮトランジスタＱＣ、および抵抗Ｒ
２１、Ｒ２２、Ｒ２３等を備え、パルス幅制御回路２１
から提供される高周波制御信号に対応してトランジスタ
ＱＣがスイッチング動作を行い、スイッチング動作に伴
い発生する高周波パルス制御信号に基づいてスイッチ回
路が直流電源Ｅをオン／オフして高周波電源に変換する
よう構成される。なお、チョッパ回路２０は、スイッチ
ング周波数が数１０ＫＨｚ以下のスイッチング電源に採
用される。
ＮトランジスタＱＡおよびＰＮＰトランジスタＱＢで構
成するスイッチ回路、スイッチ回路を高周波パルス制御
信号で駆動するＮＰＮトランジスタＱＣ、および抵抗Ｒ
２１、Ｒ２２、Ｒ２３等を備え、パルス幅制御回路２１
から提供される高周波制御信号に対応してトランジスタ
ＱＣがスイッチング動作を行い、スイッチング動作に伴
い発生する高周波パルス制御信号に基づいてスイッチ回
路が直流電源Ｅをオン／オフして高周波電源に変換する
よう構成される。なお、チョッパ回路２０は、スイッチ
ング周波数が数１０ＫＨｚ以下のスイッチング電源に採
用される。
【０００５】図４において、チョッパ回路３０は、Ｐチ
ャネルＭＯＳ・ＦＥＴ（Ｔａ）、ツェナーダイオードＺ
ＤａおよびツェナーダイオードＺＤｂ、抵抗Ｒａ、コン
デンサＣａを備え、ＭＯＳ・ＦＥＴ（Ｔａ）のゲート―
ソース間にツェナーダイオードＺＤａまたはツェナーダ
イオードＺＤｂのツェナー電圧Ｖｚｏとツェナーダイオ
ード（ＺＤａ、ＺＤｂ）の順方向電圧Ｖｄ（約０．６ボ
ルト）の和（Ｖｚｏ＋０．６）ボルトのバイアスをかけ
ておき、結合コンデンサＣａを介して高周波制御信号Ｅ
ａでＭＯＳ・ＦＥＴ（Ｔａ）のゲートを制御し、ＭＯＳ
・ＦＥＴ（Ｔａ）のスイッチングにより直流電源Ｅをオ
ン／オフして高周波制御信号Ｅａに対応した高周波電源
に変換するよう構成される。
ャネルＭＯＳ・ＦＥＴ（Ｔａ）、ツェナーダイオードＺ
ＤａおよびツェナーダイオードＺＤｂ、抵抗Ｒａ、コン
デンサＣａを備え、ＭＯＳ・ＦＥＴ（Ｔａ）のゲート―
ソース間にツェナーダイオードＺＤａまたはツェナーダ
イオードＺＤｂのツェナー電圧Ｖｚｏとツェナーダイオ
ード（ＺＤａ、ＺＤｂ）の順方向電圧Ｖｄ（約０．６ボ
ルト）の和（Ｖｚｏ＋０．６）ボルトのバイアスをかけ
ておき、結合コンデンサＣａを介して高周波制御信号Ｅ
ａでＭＯＳ・ＦＥＴ（Ｔａ）のゲートを制御し、ＭＯＳ
・ＦＥＴ（Ｔａ）のスイッチングにより直流電源Ｅをオ
ン／オフして高周波制御信号Ｅａに対応した高周波電源
に変換するよう構成される。
【０００６】図５において、チョッパ回路４０は、３個
のＮチャネルＭＯＳ・ＦＥＴ（Ｔ１）、（Ｔ２）、（Ｔ
３）から構成されるブートストラップ回路が採用された
実施例を示す。ＭＯＳ・ＦＥＴ（Ｔ１）およびＭＯＳ・
ＦＥＴ（Ｔ３）のゲートに高周波制御信号ＥＡが印加さ
れ、（Ｔ１）および（Ｔ３）がオン状態になると、ＭＯ
Ｓ・ＦＥＴ（Ｔ２）はオフ状態となるとともにコンデン
サＣＡはダイオードＤを介して充電される。次に、ＭＯ
Ｓ・ＦＥＴ（Ｔ１、Ｔ３）がオフ状態になると、コンデ
ンサＣＡに充電された電荷は抵抗ｒを介して放電し、Ｍ
ＯＳ・ＦＥＴ（Ｔ２）自体が備えている入力容量Ｃｓを
充電してゲート電圧がバイアスされ、ＭＯＳ・ＦＥＴ
（Ｔ２）がオン状態となる。
のＮチャネルＭＯＳ・ＦＥＴ（Ｔ１）、（Ｔ２）、（Ｔ
３）から構成されるブートストラップ回路が採用された
実施例を示す。ＭＯＳ・ＦＥＴ（Ｔ１）およびＭＯＳ・
ＦＥＴ（Ｔ３）のゲートに高周波制御信号ＥＡが印加さ
れ、（Ｔ１）および（Ｔ３）がオン状態になると、ＭＯ
Ｓ・ＦＥＴ（Ｔ２）はオフ状態となるとともにコンデン
サＣＡはダイオードＤを介して充電される。次に、ＭＯ
Ｓ・ＦＥＴ（Ｔ１、Ｔ３）がオフ状態になると、コンデ
ンサＣＡに充電された電荷は抵抗ｒを介して放電し、Ｍ
ＯＳ・ＦＥＴ（Ｔ２）自体が備えている入力容量Ｃｓを
充電してゲート電圧がバイアスされ、ＭＯＳ・ＦＥＴ
（Ｔ２）がオン状態となる。
【０００７】このように、高周波制御信号ＥＡに基づい
てＭＯＳ・ＦＥＴ（Ｔ３）およびＭＯＳ・ＦＥＴ（Ｔ
２）が交互にオン／オフを繰返すことにより、直流電源
Ｅをオン／オフして高周波制御信号ＥＡに対応した高周
波電源に変換するよう構成される。
てＭＯＳ・ＦＥＴ（Ｔ３）およびＭＯＳ・ＦＥＴ（Ｔ
２）が交互にオン／オフを繰返すことにより、直流電源
Ｅをオン／オフして高周波制御信号ＥＡに対応した高周
波電源に変換するよう構成される。
【０００８】高周波制御信号ＥＡのパルス幅が短く（例
えば高周波）、ＭＯＳ・ＦＥＴ（Ｔ３）のオン時間が短
い場合、コンデンサＣＡを充分に充電できなくなりＭＯ
Ｓ・ＦＥＴ（Ｔ２）がオンにならない状態を避けるた
め、スイッチング条件（例えば、スイッチング周波数
等）に拘らず、ＭＯＳ・ＦＥＴ（Ｔ３）の最小オン時間
でコンデンサＣＡに充電された電荷量でＭＯＳ・ＦＥＴ
（Ｔ２）をオン駆動できるようコンデンサＣＡの値が選
定される。なお、通常コンデンサＣＡと入力容量Ｃｓの
関係は、ＣＡ≧１０×Ｃｓに設定される。
えば高周波）、ＭＯＳ・ＦＥＴ（Ｔ３）のオン時間が短
い場合、コンデンサＣＡを充分に充電できなくなりＭＯ
Ｓ・ＦＥＴ（Ｔ２）がオンにならない状態を避けるた
め、スイッチング条件（例えば、スイッチング周波数
等）に拘らず、ＭＯＳ・ＦＥＴ（Ｔ３）の最小オン時間
でコンデンサＣＡに充電された電荷量でＭＯＳ・ＦＥＴ
（Ｔ２）をオン駆動できるようコンデンサＣＡの値が選
定される。なお、通常コンデンサＣＡと入力容量Ｃｓの
関係は、ＣＡ≧１０×Ｃｓに設定される。
【０００９】
【考案が解決しようとする課題】図３のチョッパ回路２
０は、直流電源を断続するスイッチング素子がトランジ
スタＱＡ、ＱＢで構成されるため、スイッチング時の電
流降下時間に発生するカットオフ損失が大きくなった
り、スイッチングオフ時にトランジスタに蓄積される電
荷による蓄積時間の影響を受けて高速スイッチングが妨
げられたりする課題があり、これらの影響はスイッチン
グ周波数が高くなるにつれて増大する。
０は、直流電源を断続するスイッチング素子がトランジ
スタＱＡ、ＱＢで構成されるため、スイッチング時の電
流降下時間に発生するカットオフ損失が大きくなった
り、スイッチングオフ時にトランジスタに蓄積される電
荷による蓄積時間の影響を受けて高速スイッチングが妨
げられたりする課題があり、これらの影響はスイッチン
グ周波数が高くなるにつれて増大する。
【００１０】また、図４のチョッパ回路３０は、コンデ
ンサＣａを介して高周波制御信号ＥＡでスイッチングＦ
ＥＴ（Ｔａ）が動されるため、ツェナーダイオード（Ｚ
Ｄａ、ＺＤｂ）によりＦＥＴ（Ｔａ）のゲート―ソース
間電圧は一定に保たれるが、コンデンサＣａが高周波制
御信号ＥＡのパルス波形のデューティに影響を及ぼすこ
とにより、高周波制御信号ＥＡのデューティが制約を受
ける課題がある。特に、高周波制御信号ＥＡがパルス幅
制御（ＰＷＭ）の場合の影響が大きくなる。
ンサＣａを介して高周波制御信号ＥＡでスイッチングＦ
ＥＴ（Ｔａ）が動されるため、ツェナーダイオード（Ｚ
Ｄａ、ＺＤｂ）によりＦＥＴ（Ｔａ）のゲート―ソース
間電圧は一定に保たれるが、コンデンサＣａが高周波制
御信号ＥＡのパルス波形のデューティに影響を及ぼすこ
とにより、高周波制御信号ＥＡのデューティが制約を受
ける課題がある。特に、高周波制御信号ＥＡがパルス幅
制御（ＰＷＭ）の場合の影響が大きくなる。
【００１１】さらに、図５のチョッパ回路４０は、ＦＥ
Ｔ（Ｔ３）がオン状態にコンデンサＣＡの両端の電圧は
ダイオードＤの順方向電圧Ｖｄ（約０．６ボルト）を無
視すると、ほぼ直流電源Ｅとなるため、この電圧Ｅ（例
えば１３０Ｖ）がＦＥＴ（Ｔ２）のゲート―ソース間に
印加され、ゲート―ソース電圧の絶対最大定格（通常２
０Ｖ程度）を超えてＦＥＴ（Ｔ２）を破壊する場合があ
る。
Ｔ（Ｔ３）がオン状態にコンデンサＣＡの両端の電圧は
ダイオードＤの順方向電圧Ｖｄ（約０．６ボルト）を無
視すると、ほぼ直流電源Ｅとなるため、この電圧Ｅ（例
えば１３０Ｖ）がＦＥＴ（Ｔ２）のゲート―ソース間に
印加され、ゲート―ソース電圧の絶対最大定格（通常２
０Ｖ程度）を超えてＦＥＴ（Ｔ２）を破壊する場合があ
る。
【００１２】この考案はこのような課題を解決するため
なされたもので、その目的はスイッチング損失や蓄積時
間が少なく、高周波パルス制御信号のデューティに制約
がないとともにスイッチングＦＥＴのゲート―ソース間
電圧を適切に保つことにより、効率がよく、安定なスイ
ッチング電源のチョッパ回路を提供することにある。
なされたもので、その目的はスイッチング損失や蓄積時
間が少なく、高周波パルス制御信号のデューティに制約
がないとともにスイッチングＦＥＴのゲート―ソース間
電圧を適切に保つことにより、効率がよく、安定なスイ
ッチング電源のチョッパ回路を提供することにある。
【００１３】
【課題を解決するための手段】前記課題を解決するため
この考案に係るチョッパ回路は、直流電源をオン／オフ
するＰチャネルＦＥＴと、定電圧素子と、ＮＰＮトラン
ジスタおよびＰＮＰトランジスタで構成され、共通ベー
スおよび共通エミッタを有するプッシュプルドライブ回
路とを備え、このプッシュプルドライブ回路の両方のコ
レクタ間には定電圧素子を、この定電圧素子のプラス側
にはＰチャネルＦＥＴのソース端子を、共通エミッタに
はＰチャネルＦＥＴのゲート端子をそれぞれ接続すると
ともに、共通ベースを高周波のパルス制御信号で駆動す
ることによりＰチャネルＦＥＴの制御電圧を定電圧素子
の電位に設定することを特徴とする。
この考案に係るチョッパ回路は、直流電源をオン／オフ
するＰチャネルＦＥＴと、定電圧素子と、ＮＰＮトラン
ジスタおよびＰＮＰトランジスタで構成され、共通ベー
スおよび共通エミッタを有するプッシュプルドライブ回
路とを備え、このプッシュプルドライブ回路の両方のコ
レクタ間には定電圧素子を、この定電圧素子のプラス側
にはＰチャネルＦＥＴのソース端子を、共通エミッタに
はＰチャネルＦＥＴのゲート端子をそれぞれ接続すると
ともに、共通ベースを高周波のパルス制御信号で駆動す
ることによりＰチャネルＦＥＴの制御電圧を定電圧素子
の電位に設定することを特徴とする。
【００１４】
【作用】この考案に係るチョッパ回路は、スイッチング
ＰチャネルＦＥＴと、定電圧素子と、ＮＰＮトランジス
タおよびＰＮＰトランジスタで構成され、共通ベースお
よび共通エミッタを有するプッシュプルドライブ回路と
を備えたので、高周波のパルス制御信号に対応して直流
電源を高周波のパルス電源に変換することができる。
ＰチャネルＦＥＴと、定電圧素子と、ＮＰＮトランジス
タおよびＰＮＰトランジスタで構成され、共通ベースお
よび共通エミッタを有するプッシュプルドライブ回路と
を備えたので、高周波のパルス制御信号に対応して直流
電源を高周波のパルス電源に変換することができる。
【００１５】また、プッシュプルドライブ回路の動作に
より、ＰチャネルＦＥＴのゲート―ソース間電圧を定電
圧素子で決定される所定の電圧に設定するとともに高速
スイッチングが可能となるので、パルス幅制御の高周波
のパルス制御信号に追従した精度のよいスイッチング動
作を実現することができる。
より、ＰチャネルＦＥＴのゲート―ソース間電圧を定電
圧素子で決定される所定の電圧に設定するとともに高速
スイッチングが可能となるので、パルス幅制御の高周波
のパルス制御信号に追従した精度のよいスイッチング動
作を実現することができる。
【００１６】
【実施例】以下この考案の実施例を添付図面に基づいて
説明する。図１はこの考案に係るチョッパ回路を適用し
たスイッチング電源の回路図である。図１において、チ
ョッパ回路１は、ＰチャネルパワーＭＯＳ・ＦＥＴ（Ｑ
１）と、ＮＰＮトランジスタＱ２およびＰＮＰトランジ
スタＱ３からなるプッシュプルドライブ回路と、ＮＰＮ
トランジスタＱ４と、定電圧素子ＺＤ１と、抵抗Ｒ１〜
抵抗Ｒ５と、コンデンサＣ１とから構成する。
説明する。図１はこの考案に係るチョッパ回路を適用し
たスイッチング電源の回路図である。図１において、チ
ョッパ回路１は、ＰチャネルパワーＭＯＳ・ＦＥＴ（Ｑ
１）と、ＮＰＮトランジスタＱ２およびＰＮＰトランジ
スタＱ３からなるプッシュプルドライブ回路と、ＮＰＮ
トランジスタＱ４と、定電圧素子ＺＤ１と、抵抗Ｒ１〜
抵抗Ｒ５と、コンデンサＣ１とから構成する。
【００１７】なお、フライホイールダイオードＤ１、コ
イルＬ１および平滑コンデンサＣ２は、直流電源Ｅ１を
チョッパ回路１で変換（スイッチング）した高周波パル
ス電源を平滑することにより、所定の直流電圧値Ｅｏを
発生するスイッチング電源が構成される。また、抵抗Ｒ
６および抵抗Ｒ７で分割される出力電圧Ｅｏの一部であ
る直流電圧情報をパルス幅制御回路２に提供し、パルス
幅制御回路２は直流電圧情報に対応し、パルス幅制御を
施した高周波パルス制御信号をチョッパ回路１に提供し
て安定な直流電圧出力Ｅｏが得られる。
イルＬ１および平滑コンデンサＣ２は、直流電源Ｅ１を
チョッパ回路１で変換（スイッチング）した高周波パル
ス電源を平滑することにより、所定の直流電圧値Ｅｏを
発生するスイッチング電源が構成される。また、抵抗Ｒ
６および抵抗Ｒ７で分割される出力電圧Ｅｏの一部であ
る直流電圧情報をパルス幅制御回路２に提供し、パルス
幅制御回路２は直流電圧情報に対応し、パルス幅制御を
施した高周波パルス制御信号をチョッパ回路１に提供し
て安定な直流電圧出力Ｅｏが得られる。
【００１８】ＭＯＳ・ＦＥＴ（Ｑ１）のソースは直流電
源Ｅ１入力端子を構成し、定電圧素子ＺＤ１（例えばツ
ェナーダイオード）のカソード、トランジスタＱ２のコ
レクタ、抵抗Ｒ１および抵抗Ｒ５の一端がそれぞれ接続
され、ゲートはスイッチング制御端子を構成し、プッシ
ュプルドライブ回路を構成するトタンジスタＱ２および
トタンジスタＱ３の共通エミッタ、抵抗Ｒ５の他端がそ
れぞれ接続される。またドレインは高周波パルス電源の
出力端子を構成し、フライホイールダイオードＤ１、コ
イルＬ１が接続される。
源Ｅ１入力端子を構成し、定電圧素子ＺＤ１（例えばツ
ェナーダイオード）のカソード、トランジスタＱ２のコ
レクタ、抵抗Ｒ１および抵抗Ｒ５の一端がそれぞれ接続
され、ゲートはスイッチング制御端子を構成し、プッシ
ュプルドライブ回路を構成するトタンジスタＱ２および
トタンジスタＱ３の共通エミッタ、抵抗Ｒ５の他端がそ
れぞれ接続される。またドレインは高周波パルス電源の
出力端子を構成し、フライホイールダイオードＤ１、コ
イルＬ１が接続される。
【００１９】プッシュプルドライブ回路の共通ベースは
抵抗Ｒ１の他端が接続されるとともに、抵抗Ｒ２を介し
てトランジスタＱ４のコレクタに接続され、プッシュプ
ルドライブ回路のトランジスタＱ３のコレクタは定電圧
素子ＺＤ１のアノードに接続される。また、トランジス
タＱ４のベースはパルス幅制御回路２の出力に接続さ
れ、エミッタは抵抗Ｒ３を介して接地される。
抵抗Ｒ１の他端が接続されるとともに、抵抗Ｒ２を介し
てトランジスタＱ４のコレクタに接続され、プッシュプ
ルドライブ回路のトランジスタＱ３のコレクタは定電圧
素子ＺＤ１のアノードに接続される。また、トランジス
タＱ４のベースはパルス幅制御回路２の出力に接続さ
れ、エミッタは抵抗Ｒ３を介して接地される。
【００２０】プッシュプルドライブ回路は、パルス幅制
御回路２から出力される高周波パルス制御信号Ｅ２に基
づいてトランジスタＱ４が高速スイッチング動作を行
い、高周波パルス制御信号Ｅ２に対応したパルス電圧が
抵抗Ｒ２を介して共通ベースに提供されると、プッシュ
プル動作を行ってＭＯＳ・ＦＥＴ（Ｑ１）のゲートを駆
動する。
御回路２から出力される高周波パルス制御信号Ｅ２に基
づいてトランジスタＱ４が高速スイッチング動作を行
い、高周波パルス制御信号Ｅ２に対応したパルス電圧が
抵抗Ｒ２を介して共通ベースに提供されると、プッシュ
プル動作を行ってＭＯＳ・ＦＥＴ（Ｑ１）のゲートを駆
動する。
【００２１】プッシュプルドライブ回路の共通ベースに
提供されるパルス電圧がＨレベルの場合、トランジスタ
Ｑ２がオン、トランジスタＱ３がオフ状態となり、ＭＯ
Ｓ・ＦＥＴ（Ｑ１）のゲート電圧は、トランジスタＱ２
の飽和電圧（Ｖｓａｔ）を無視すれば、ほぼ直流電源Ｅ
１と同じ値となり、ゲート―ソース電圧はほぼ０（ボル
ト）に設定されてＭＯＳ・ＦＥＴ（Ｑ１）はオフ駆動さ
れる。一方、プッシュプルドライブ回路の共通ベースに
提供されるパルス電圧がＬレベルの場合、トランジスタ
Ｑ２がオフ、トランジスタＱ３がオン状態となり、ＭＯ
Ｓ・ＦＥＴ（Ｑ１）のゲート電圧は、トランジスタＱ３
の飽和電圧（Ｖｓａｔ）を無視すれば、ほぼ直流電源Ｅ
１から定電圧素子ＺＤ１の電圧ＶＺを差し引いた値（Ｅ
１−ＶＺ）に設定されてＭＯＳ・ＦＥＴ（Ｑ１）はオン
駆動される。
提供されるパルス電圧がＨレベルの場合、トランジスタ
Ｑ２がオン、トランジスタＱ３がオフ状態となり、ＭＯ
Ｓ・ＦＥＴ（Ｑ１）のゲート電圧は、トランジスタＱ２
の飽和電圧（Ｖｓａｔ）を無視すれば、ほぼ直流電源Ｅ
１と同じ値となり、ゲート―ソース電圧はほぼ０（ボル
ト）に設定されてＭＯＳ・ＦＥＴ（Ｑ１）はオフ駆動さ
れる。一方、プッシュプルドライブ回路の共通ベースに
提供されるパルス電圧がＬレベルの場合、トランジスタ
Ｑ２がオフ、トランジスタＱ３がオン状態となり、ＭＯ
Ｓ・ＦＥＴ（Ｑ１）のゲート電圧は、トランジスタＱ３
の飽和電圧（Ｖｓａｔ）を無視すれば、ほぼ直流電源Ｅ
１から定電圧素子ＺＤ１の電圧ＶＺを差し引いた値（Ｅ
１−ＶＺ）に設定されてＭＯＳ・ＦＥＴ（Ｑ１）はオン
駆動される。
【００２２】図２に高周波パルス制御信号とゲート電圧
の時間特性図を示す。（ａ）図は高周波パルス制御信号
（Ｑ４ベース電圧）のパルス波形、（ｂ）図はＭＯＳ・
ＦＥＴ（Ｑ１）のゲート電圧波形である。高周波パルス
制御信号がＨレベル（Ｅ２）に対応してゲート電圧は
（Ｅ１−ＶＺ）でＭＯＳ・ＦＥＴ（Ｑ１）はオン状態と
なり、高周波パルス制御信号がＬレベル（０ボルト）に
対応してゲート電圧はＥ１でＭＯＳ・ＦＥＴ（Ｑ１）は
オフ状態となる。従って、直流電源Ｅ１は、ＭＯＳ・Ｆ
ＥＴ（Ｑ１）のオン／オフに対応してＭＯＳ・ＦＥＴ
（Ｑ１）のドレインからＥ１／０（ボルト）の高周波パ
ルス電源が出力される。
の時間特性図を示す。（ａ）図は高周波パルス制御信号
（Ｑ４ベース電圧）のパルス波形、（ｂ）図はＭＯＳ・
ＦＥＴ（Ｑ１）のゲート電圧波形である。高周波パルス
制御信号がＨレベル（Ｅ２）に対応してゲート電圧は
（Ｅ１−ＶＺ）でＭＯＳ・ＦＥＴ（Ｑ１）はオン状態と
なり、高周波パルス制御信号がＬレベル（０ボルト）に
対応してゲート電圧はＥ１でＭＯＳ・ＦＥＴ（Ｑ１）は
オフ状態となる。従って、直流電源Ｅ１は、ＭＯＳ・Ｆ
ＥＴ（Ｑ１）のオン／オフに対応してＭＯＳ・ＦＥＴ
（Ｑ１）のドレインからＥ１／０（ボルト）の高周波パ
ルス電源が出力される。
【００２３】定電圧素子ＺＤ１はプッシュプルドライブ
回路の両端に接続される構成なので、プッシュプルドラ
イブ回路をＭＯＳ・ＦＥＴ（Ｑ１）のオン／オフに拘ら
ず定電圧ＶＺに抑え、プッシュプルドライブ回路を高電
圧から保護することができるので、トランジスタＱ２お
よびトランジスタＱ３は低耐圧のものを採用することが
できる。
回路の両端に接続される構成なので、プッシュプルドラ
イブ回路をＭＯＳ・ＦＥＴ（Ｑ１）のオン／オフに拘ら
ず定電圧ＶＺに抑え、プッシュプルドライブ回路を高電
圧から保護することができるので、トランジスタＱ２お
よびトランジスタＱ３は低耐圧のものを採用することが
できる。
【００２４】また、ＭＯＳ・ＦＥＴ（Ｑ１）のスイッチ
ング制御をプッシュプルドライブ回路で行うよう構成し
たので、トランジスタＱ２およびトランジスタＱ３の高
速スイッチング動作により、ＭＯＳ・ＦＥＴ（Ｑ１）の
ゲート―ソース間またはゲート―ドレイン間の入力容量
または出力容量に蓄積される電荷を瞬時に放電させるこ
とができ、高周波パルス制御信号に対応したＭＯＳ・Ｆ
ＥＴ（Ｑ１）の高速スイッチング動作を実現できる。
ング制御をプッシュプルドライブ回路で行うよう構成し
たので、トランジスタＱ２およびトランジスタＱ３の高
速スイッチング動作により、ＭＯＳ・ＦＥＴ（Ｑ１）の
ゲート―ソース間またはゲート―ドレイン間の入力容量
または出力容量に蓄積される電荷を瞬時に放電させるこ
とができ、高周波パルス制御信号に対応したＭＯＳ・Ｆ
ＥＴ（Ｑ１）の高速スイッチング動作を実現できる。
【００２５】さらに、直流電源Ｅ１の電圧（Ｅ１）が変
動して最低の電圧（Ｅｏ１＜Ｅ１）の場合にもＭＯＳ・
ＦＥＴ（Ｑ１）のスイッチング時のトランジスタＱ４が
Ａ級動作が可能になるよう抵抗Ｒ１、抵抗Ｒ２および抵
抗Ｒ３を設定する。トランジスタＱ４の飽和電圧をＶｓ
ａｔ、コレクタ電流をＩとすると、Ａ級動作の条件は、
Ｅｏ１−Ｉ×（Ｒ１＋Ｒ２＋Ｒ３）＞Ｖｓａｔが成立す
る。
動して最低の電圧（Ｅｏ１＜Ｅ１）の場合にもＭＯＳ・
ＦＥＴ（Ｑ１）のスイッチング時のトランジスタＱ４が
Ａ級動作が可能になるよう抵抗Ｒ１、抵抗Ｒ２および抵
抗Ｒ３を設定する。トランジスタＱ４の飽和電圧をＶｓ
ａｔ、コレクタ電流をＩとすると、Ａ級動作の条件は、
Ｅｏ１−Ｉ×（Ｒ１＋Ｒ２＋Ｒ３）＞Ｖｓａｔが成立す
る。
【００２６】このように、トランジスタＱ４をＡ級で動
作することにより、直流電源Ｅ１が変動してもコレクタ
電流をＩは変化せず、高周波パルス制御信号のデューテ
ィが変化してもＭＯＳ・ＦＥＴ（Ｑ１）は安定にスイッ
チング動作を行うことができる。
作することにより、直流電源Ｅ１が変動してもコレクタ
電流をＩは変化せず、高周波パルス制御信号のデューテ
ィが変化してもＭＯＳ・ＦＥＴ（Ｑ１）は安定にスイッ
チング動作を行うことができる。
【００２７】
【考案の効果】以上説明したようにこの考案に係るチョ
ッパ回路は、ＰチャネルパワーＭＯＳ・ＦＥＴ、定電圧
素子およびプッシュプルドライブ回路を備えたので、Ｐ
チャネルパワーＭＯＳ・ＦＥＴのゲート―ソース間電圧
を定電圧素子で決定される所定の電圧に設定するととも
に高速スイッチングが可能となり、パルス幅制御の高周
波のパルス制御信号に追従した精度のよいスイッチング
動作を実現することができる。
ッパ回路は、ＰチャネルパワーＭＯＳ・ＦＥＴ、定電圧
素子およびプッシュプルドライブ回路を備えたので、Ｐ
チャネルパワーＭＯＳ・ＦＥＴのゲート―ソース間電圧
を定電圧素子で決定される所定の電圧に設定するととも
に高速スイッチングが可能となり、パルス幅制御の高周
波のパルス制御信号に追従した精度のよいスイッチング
動作を実現することができる。
【００２８】また、定電圧素子でＰチャネルパワーＭＯ
Ｓ・ＦＥＴのゲート―ソース間およびプッシュプルドラ
イブ回路を保護するよう構成したので、低耐圧の部品を
採用することができる。
Ｓ・ＦＥＴのゲート―ソース間およびプッシュプルドラ
イブ回路を保護するよう構成したので、低耐圧の部品を
採用することができる。
【００２９】よって、高効率で安定性に優れたスイッチ
ング電源用のチョッパ回路を提供することができる。
ング電源用のチョッパ回路を提供することができる。
【００３０】また、チョッパ回路を経済的に実現するこ
とができる。
とができる。
【図１】この考案に係るチョッパ回路を適用したスイッ
チング電源の回路図
チング電源の回路図
【図２】高周波パルス制御信号とゲート電圧の時間特性
図
図
【図３】スイッチング素子をトランジスタで構成した従
来実施例
来実施例
【図４】スイッチング素子をＰチャネルパワーＭＯＳ・
ＦＥＴで構成した従来実施例
ＦＥＴで構成した従来実施例
【図５】スイッチング素子をＮチャネルパワーＭＯＳ・
ＦＥＴで構成した従来実施例
ＦＥＴで構成した従来実施例
１…チョッパ回路、２…パルス幅制御回路、Ｃ１…コン
デンサ、Ｃ２…平滑コンデンサ、Ｄ１…フライホイール
ダイオード、Ｅ１…直流電源、Ｌ１…コイル、Ｑ１…Ｐ
チャネルパワーＭＯＳ・ＦＥＴ、Ｑ２，Ｑ４…ＮＰＮト
ランジスタ、Ｑ３…ＰＮＰトランジスタ、Ｒ１〜Ｒ７…
抵抗、ＺＤ１…定電圧素子。
デンサ、Ｃ２…平滑コンデンサ、Ｄ１…フライホイール
ダイオード、Ｅ１…直流電源、Ｌ１…コイル、Ｑ１…Ｐ
チャネルパワーＭＯＳ・ＦＥＴ、Ｑ２，Ｑ４…ＮＰＮト
ランジスタ、Ｑ３…ＰＮＰトランジスタ、Ｒ１〜Ｒ７…
抵抗、ＺＤ１…定電圧素子。
Claims (1)
- 【請求項１】 高周波のパルス制御信号に基づいて直流
電源をオン／オフし、パルス制御信号に対応した高周波
パルス電源に変換するチョッパ回路において、 前記直流電源をオン／オフするＰチャネルＦＥＴ（電界
効果トランジスタ）と、定電圧素子と、ＮＰＮトランジ
スタおよびＰＮＰトランジスタで構成され、共通ベース
および共通エミッタを有するプッシュプルドライブ回路
とを備え、このプッシュプルドライブ回路の両方のコレ
クタ間には前記定電圧素子を、この定電圧素子のプラス
側には前記ＰチャネルＦＥＴのソース端子を、前記共通
エミッタには前記ＰチャネルＦＥＴのゲート端子をそれ
ぞれ接続するとともに、前記共通ベースを前記高周波の
パルス制御信号で駆動することにより前記ＰチャネルＦ
ＥＴの制御電圧を前記定電圧素子の電位に設定すること
を特徴とするチョッパ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993044528U JP2596163Y2 (ja) | 1993-08-16 | 1993-08-16 | チョッパ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993044528U JP2596163Y2 (ja) | 1993-08-16 | 1993-08-16 | チョッパ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0716593U JPH0716593U (ja) | 1995-03-17 |
| JP2596163Y2 true JP2596163Y2 (ja) | 1999-06-07 |
Family
ID=12694022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993044528U Expired - Lifetime JP2596163Y2 (ja) | 1993-08-16 | 1993-08-16 | チョッパ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596163Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002078319A (ja) * | 2000-08-23 | 2002-03-15 | Sumitomo Metal Ind Ltd | スイッチング回路及び電源 |
| JP5679828B2 (ja) * | 2010-02-09 | 2015-03-04 | キヤノン株式会社 | スイッチング電源および画像形成装置 |
-
1993
- 1993-08-16 JP JP1993044528U patent/JP2596163Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0716593U (ja) | 1995-03-17 |
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