JP2586788Y2 - Ｍｏｓ ｆｅｔの駆動回路 - Google Patents
Ｍｏｓ ｆｅｔの駆動回路Info
- Publication number
- JP2586788Y2 JP2586788Y2 JP5412093U JP5412093U JP2586788Y2 JP 2586788 Y2 JP2586788 Y2 JP 2586788Y2 JP 5412093 U JP5412093 U JP 5412093U JP 5412093 U JP5412093 U JP 5412093U JP 2586788 Y2 JP2586788 Y2 JP 2586788Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- gate
- switching
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、ＤＣ−ＤＣコンバータ
等に使用される、ＭＯＳ ＦＥＴによるスイッチング素
子のドライブ損失を低減できる駆動回路に関する。
等に使用される、ＭＯＳ ＦＥＴによるスイッチング素
子のドライブ損失を低減できる駆動回路に関する。
【０００２】
【従来の技術】スイッチングレギュレータタイプのコン
バータ回路では、スイッチング素子として損失が少な
く、高速動作が可能なＭＯＳ ＦＥＴが好んで使用され
る。ＭＯＳ ＦＥＴをスイッチング素子として使用する
のに当たっては、ＭＯＳＦＥＴが動作をするのに必要な
電圧（スレッショルド電圧）がバイポーラトランジスタ
よりも高い（約４Ｖ以上）ため、ゲートに加えるスイッ
チング信号の電圧値をＭＯＳ ＦＥＴのスレッショルド
電圧以上にしなければならない。そこで一般的には、Ｍ
ＯＳ ＦＥＴのゲートに駆動回路を設け、スイッチング
信号の電圧値が低くともＭＯＳ ＦＥＴが動作をするこ
とができるようにしている。
バータ回路では、スイッチング素子として損失が少な
く、高速動作が可能なＭＯＳ ＦＥＴが好んで使用され
る。ＭＯＳ ＦＥＴをスイッチング素子として使用する
のに当たっては、ＭＯＳＦＥＴが動作をするのに必要な
電圧（スレッショルド電圧）がバイポーラトランジスタ
よりも高い（約４Ｖ以上）ため、ゲートに加えるスイッ
チング信号の電圧値をＭＯＳ ＦＥＴのスレッショルド
電圧以上にしなければならない。そこで一般的には、Ｍ
ＯＳ ＦＥＴのゲートに駆動回路を設け、スイッチング
信号の電圧値が低くともＭＯＳ ＦＥＴが動作をするこ
とができるようにしている。
【０００３】図４には、スイッチング素子にＮチャネル
型のＭＯＳ ＦＥＴを使用した従来のＤＣ−ＤＣコンバ
ータ回路の入力側の一部及び駆動回路を示した。図４の
中で、Ｎ１はトランスの１次巻線、Ｑ１はスイッチング
トランジスタを示し、１次巻線Ｎ１とスイッチングトラ
ンジスタＱ１のドレイン、ソース端子を入力端子１とア
ース間に直列に接続する。従来の駆動回路としては、そ
れぞれ極性の異なる２つのトランジスタを相補接続した
回路が一般に良く用いられる。そこで、トランジスタＱ
２とトランジスタＱ３のエミッタ及びベース同士を相補
接続し、そのエミッタの接続点をスイッチングトランジ
スタＱ１のゲートに、ベースの接続点をスイッチング信
号ＶP が印加される端子２に接続する。また、トランジ
スタＱ２のコレクタは入力端子１に接続し、トランジス
タＱ３のコレクタはスイッチングトランジスタＱ１のソ
ースと接続する。
型のＭＯＳ ＦＥＴを使用した従来のＤＣ−ＤＣコンバ
ータ回路の入力側の一部及び駆動回路を示した。図４の
中で、Ｎ１はトランスの１次巻線、Ｑ１はスイッチング
トランジスタを示し、１次巻線Ｎ１とスイッチングトラ
ンジスタＱ１のドレイン、ソース端子を入力端子１とア
ース間に直列に接続する。従来の駆動回路としては、そ
れぞれ極性の異なる２つのトランジスタを相補接続した
回路が一般に良く用いられる。そこで、トランジスタＱ
２とトランジスタＱ３のエミッタ及びベース同士を相補
接続し、そのエミッタの接続点をスイッチングトランジ
スタＱ１のゲートに、ベースの接続点をスイッチング信
号ＶP が印加される端子２に接続する。また、トランジ
スタＱ２のコレクタは入力端子１に接続し、トランジス
タＱ３のコレクタはスイッチングトランジスタＱ１のソ
ースと接続する。
【０００４】以上の回路において、スイッチング信号Ｖ
P の電圧が立ち上がると、トランジスタＱ２がオン状
態、トランジスタＱ３がオフ状態となり、スイッチング
トランジスタＱ１のゲートにはトランジスタＱ２を介し
て入力電圧ＶINが印加され、スイッチングトランジスタ
Ｑ１はターンオンする。（ただし、ＶIN＞ＶGS(TH)：ス
レッショルド電圧、とする）逆にスイッチング信号ＶP
の電圧が立ち下がると、トランジスタＱ２がオフ状態、
トランジスタＱ３がオン状態となり、スイッチングトラ
ンジスタＱ１はゲート電圧が低下してターンオフする。
P の電圧が立ち上がると、トランジスタＱ２がオン状
態、トランジスタＱ３がオフ状態となり、スイッチング
トランジスタＱ１のゲートにはトランジスタＱ２を介し
て入力電圧ＶINが印加され、スイッチングトランジスタ
Ｑ１はターンオンする。（ただし、ＶIN＞ＶGS(TH)：ス
レッショルド電圧、とする）逆にスイッチング信号ＶP
の電圧が立ち下がると、トランジスタＱ２がオフ状態、
トランジスタＱ３がオン状態となり、スイッチングトラ
ンジスタＱ１はゲート電圧が低下してターンオフする。
【０００５】ここで、入力電圧ＶINが印加されていた
時、スイッチングトランジスタＱ１のゲートには、スイ
ッチングトランジスタＱ１のゲート電圧の立ち下がりを
緩慢にし、スイッチングトランジスタＱ１のターンオフ
を遅らせる原因となるゲートチャージ電荷が蓄積され
る。前記したトランジスタＱ３は、駆動回路の放電回路
部としてゲートチャージ電荷の放電路を形成し、ゲート
チャージ電荷を早期に消滅させる機能を果たす。これに
より図４に示す駆動回路では、スイッチングトランジス
タＱ１のターンオフ動作を早くすることができた。
時、スイッチングトランジスタＱ１のゲートには、スイ
ッチングトランジスタＱ１のゲート電圧の立ち下がりを
緩慢にし、スイッチングトランジスタＱ１のターンオフ
を遅らせる原因となるゲートチャージ電荷が蓄積され
る。前記したトランジスタＱ３は、駆動回路の放電回路
部としてゲートチャージ電荷の放電路を形成し、ゲート
チャージ電荷を早期に消滅させる機能を果たす。これに
より図４に示す駆動回路では、スイッチングトランジス
タＱ１のターンオフ動作を早くすることができた。
【０００６】
【考案が解決しようとする課題】前記したように、スイ
ッチングトランジスタＱ１のターンオフを速くするには
ゲートチャージ電荷の放電路を形成しておくのが有効で
ある。ここで図４に示すように、トランジスタＱ３によ
ってスイッチングトランジスタＱ１のゲート、ソース間
に放電路を形成すると、ゲートチャージ電荷の放電はゲ
ート電圧ＶGSがトランジスタＱ３のエミッタ、コレクタ
間の飽和電圧ＶCE(ST)に低下するまで行われることにな
る。周知のように、バイポーラトランジスタの飽和電圧
ＶCE(ST)はＭＯＳ ＦＥＴのスレッショルド電圧Ｖ
GS(TH)よりはるかに低い。そのため、スイッチングトラ
ンジスタＱ１が次にターンオンした時、ゲートには再び
ゲートチャージ電荷が蓄積されるが、ゲート電圧ＶGSが
低いとゲートにはその分だけ多く電荷が流れ込み、消費
電力を大きくする事になる。以上のことから、トランジ
スタＱ３によりスイッチングトランジスタＱ１のターン
オフの速度を向上させることができるが、代わりにスイ
ッチングトランジスタＱ１のドライブ損失を増加させる
要因を新たに作る事になる。
ッチングトランジスタＱ１のターンオフを速くするには
ゲートチャージ電荷の放電路を形成しておくのが有効で
ある。ここで図４に示すように、トランジスタＱ３によ
ってスイッチングトランジスタＱ１のゲート、ソース間
に放電路を形成すると、ゲートチャージ電荷の放電はゲ
ート電圧ＶGSがトランジスタＱ３のエミッタ、コレクタ
間の飽和電圧ＶCE(ST)に低下するまで行われることにな
る。周知のように、バイポーラトランジスタの飽和電圧
ＶCE(ST)はＭＯＳ ＦＥＴのスレッショルド電圧Ｖ
GS(TH)よりはるかに低い。そのため、スイッチングトラ
ンジスタＱ１が次にターンオンした時、ゲートには再び
ゲートチャージ電荷が蓄積されるが、ゲート電圧ＶGSが
低いとゲートにはその分だけ多く電荷が流れ込み、消費
電力を大きくする事になる。以上のことから、トランジ
スタＱ３によりスイッチングトランジスタＱ１のターン
オフの速度を向上させることができるが、代わりにスイ
ッチングトランジスタＱ１のドライブ損失を増加させる
要因を新たに作る事になる。
【０００７】ちなみに、図４に示す回路でのスイッチン
グトランジスタＱ１のゲートチャージ電荷の充放電によ
るドライブ損失ＰG1は、以下の式で示すことができる。 ＰG1＝１／２×Ｃi ×（ＶIN）2 ×ｆ ・・・・・（１） ここで、Ｃi はスイッチングトランジスタＱ１の等価入
力容量、ｆはスイッチング周波数、ＶINはゲートに加え
られることになる入力電圧である。ＤＣ−ＤＣコンバー
タにおけるスイッチング素子の損失について考えてみる
と、式（１）から分かるように、スイッチング周波数ｆ
がドライブ損失ＰG1に影響するため、本来ではＤＣ−Ｄ
Ｃコンバータの効率を向上させるスイッチング周波数の
高周波化は、逆にスイッチング素子でのドライブ損失を
増加させることになる。従って本考案は、ゲート電圧を
低くし過ぎることによるスイッチング素子でのドライブ
損失を低減させることのできるＭＯＳ ＦＥＴの駆動回
路を提供することを目的とする。
グトランジスタＱ１のゲートチャージ電荷の充放電によ
るドライブ損失ＰG1は、以下の式で示すことができる。 ＰG1＝１／２×Ｃi ×（ＶIN）2 ×ｆ ・・・・・（１） ここで、Ｃi はスイッチングトランジスタＱ１の等価入
力容量、ｆはスイッチング周波数、ＶINはゲートに加え
られることになる入力電圧である。ＤＣ−ＤＣコンバー
タにおけるスイッチング素子の損失について考えてみる
と、式（１）から分かるように、スイッチング周波数ｆ
がドライブ損失ＰG1に影響するため、本来ではＤＣ−Ｄ
Ｃコンバータの効率を向上させるスイッチング周波数の
高周波化は、逆にスイッチング素子でのドライブ損失を
増加させることになる。従って本考案は、ゲート電圧を
低くし過ぎることによるスイッチング素子でのドライブ
損失を低減させることのできるＭＯＳ ＦＥＴの駆動回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本考案は、ゲートチャー
ジ電荷を放電させるための駆動回路の放電回路部に対し
て直列に、ＭＯＳ ＦＥＴのスレッショルド電圧より低
い電圧が得られる定電圧部を設け、ＭＯＳ ＦＥＴのゲ
ート電圧が定電圧部に得られた電圧とほぼ等しくなった
ときに該駆動回路部を介して行われる該ＭＯＳ ＦＥＴ
のゲートチャージ電荷の放電を停止させることを特徴と
する。
ジ電荷を放電させるための駆動回路の放電回路部に対し
て直列に、ＭＯＳ ＦＥＴのスレッショルド電圧より低
い電圧が得られる定電圧部を設け、ＭＯＳ ＦＥＴのゲ
ート電圧が定電圧部に得られた電圧とほぼ等しくなった
ときに該駆動回路部を介して行われる該ＭＯＳ ＦＥＴ
のゲートチャージ電荷の放電を停止させることを特徴と
する。
【０００９】
【実施例】本考案は、スイッチング素子のゲートチャー
ジ電荷の放電を抑制することでゲート電圧が低下し過ぎ
るのを防ぎ、スレッショルド電圧の付近のゲート電圧で
スイッチング素子にターンオフさせ、スイッチング素子
のドライブ損失を低減させようとするものである。図１
には、図４と同様に、ＤＣ−ＤＣコンバータの入力側の
一部と本考案による駆動回路を示した。なお、図１にお
ける図４と同じ構成要素については同じ符号を付与して
ある。図１において、トランジスタＱ３のコレクタをツ
ェナーダイオードＤＺのカソードに接続し、ツェナーダ
イオードＤＺのアノードをスイッチングトランジスタＱ
１のソースに接続しており、この定電圧部としてのツェ
ナーダイオードＤＺの存在が図４に示す従来の駆動回路
と異なり、その他は図４に示す回路と同じである。
ジ電荷の放電を抑制することでゲート電圧が低下し過ぎ
るのを防ぎ、スレッショルド電圧の付近のゲート電圧で
スイッチング素子にターンオフさせ、スイッチング素子
のドライブ損失を低減させようとするものである。図１
には、図４と同様に、ＤＣ−ＤＣコンバータの入力側の
一部と本考案による駆動回路を示した。なお、図１にお
ける図４と同じ構成要素については同じ符号を付与して
ある。図１において、トランジスタＱ３のコレクタをツ
ェナーダイオードＤＺのカソードに接続し、ツェナーダ
イオードＤＺのアノードをスイッチングトランジスタＱ
１のソースに接続しており、この定電圧部としてのツェ
ナーダイオードＤＺの存在が図４に示す従来の駆動回路
と異なり、その他は図４に示す回路と同じである。
【００１０】図１に示す回路において、スイッチング信
号ＶP の電圧が立ち上がるとトランジスタＱ２がオン状
態、トランジスタＱ３がオフ状態となり、スイッチング
トランジスタＱ１のゲートにはトランジスタＱ２を介し
て入力電圧ＶINが印加され、スイッチングトランジスタ
Ｑ１はターンオンする。逆にスイッチング信号ＶP の電
圧が立ち下がるとトランジスタＱ２がオフ状態、トラン
ジスタＱ３がオン状態となり、スイッチングトランジス
タＱ１はゲート電圧ＶGSが低くなるのでターンオフす
る。ここで、スイッチングトランジスタＱ１がターンオ
フする時の図１の回路の等価回路を図２に示した。
号ＶP の電圧が立ち上がるとトランジスタＱ２がオン状
態、トランジスタＱ３がオフ状態となり、スイッチング
トランジスタＱ１のゲートにはトランジスタＱ２を介し
て入力電圧ＶINが印加され、スイッチングトランジスタ
Ｑ１はターンオンする。逆にスイッチング信号ＶP の電
圧が立ち下がるとトランジスタＱ２がオフ状態、トラン
ジスタＱ３がオン状態となり、スイッチングトランジス
タＱ１はゲート電圧ＶGSが低くなるのでターンオフす
る。ここで、スイッチングトランジスタＱ１がターンオ
フする時の図１の回路の等価回路を図２に示した。
【００１１】図２において、トランジスタＱ３は、スイ
ッチング信号ＶP の立ち下がりによってスイッチングト
ランジスタＱ１のゲート、ソース間をツェナーダイオー
ドＤＺを介して接続することになる。この時、ツェナー
ダイオードＤＺの定電圧作用により、スイッチングトラ
ンジスタＱ１のゲート、ソース間は等価的に、ツェナー
ダイオードＤＺのツェナー電圧ＶZ だけバイアスがかけ
られる形となる。ここでこのツェナー電圧ＶZ は、スイ
ッチングトランジスタＱ１のスレッショルド電圧Ｖ
GS(TH)より僅かに低くなるように設定しておく。する
と、スイッチングトランジスタＱ１のゲートチャージ電
荷はトランジスタＱ３とツェナーダイオードＤＺを介し
て放電されることになり、ゲート電圧ＶGSが低下してス
レッショルド電圧ＶGS(TH)より低くなるとスイッチング
トランジスタＱ１はターンオフし、さらにゲート電圧Ｖ
GSが低下してツェナー電圧ＶZ とほぼ等しくなるとゲー
トチャージ電荷の放電は停止する。実際のゲートチャー
ジ電荷の放電が停止するゲート電圧ＶGSは、ツェナーダ
イオードＤＺのツェナー電圧ＶZ とトランジスタＱ３の
飽和電圧ＶCE(ST)の和と等しくなった時であるが、ツェ
ナー電圧ＶZ に比べて飽和電圧ＶCE(ST)は非常に小さ
く、ここでは無視できると考えている。
ッチング信号ＶP の立ち下がりによってスイッチングト
ランジスタＱ１のゲート、ソース間をツェナーダイオー
ドＤＺを介して接続することになる。この時、ツェナー
ダイオードＤＺの定電圧作用により、スイッチングトラ
ンジスタＱ１のゲート、ソース間は等価的に、ツェナー
ダイオードＤＺのツェナー電圧ＶZ だけバイアスがかけ
られる形となる。ここでこのツェナー電圧ＶZ は、スイ
ッチングトランジスタＱ１のスレッショルド電圧Ｖ
GS(TH)より僅かに低くなるように設定しておく。する
と、スイッチングトランジスタＱ１のゲートチャージ電
荷はトランジスタＱ３とツェナーダイオードＤＺを介し
て放電されることになり、ゲート電圧ＶGSが低下してス
レッショルド電圧ＶGS(TH)より低くなるとスイッチング
トランジスタＱ１はターンオフし、さらにゲート電圧Ｖ
GSが低下してツェナー電圧ＶZ とほぼ等しくなるとゲー
トチャージ電荷の放電は停止する。実際のゲートチャー
ジ電荷の放電が停止するゲート電圧ＶGSは、ツェナーダ
イオードＤＺのツェナー電圧ＶZ とトランジスタＱ３の
飽和電圧ＶCE(ST)の和と等しくなった時であるが、ツェ
ナー電圧ＶZ に比べて飽和電圧ＶCE(ST)は非常に小さ
く、ここでは無視できると考えている。
【００１２】先にも述べたように、ツェナー電圧Ｖ
Z は、スレッショルド電圧ＶGS(TH)より僅かに低くなる
ように設定しているため、次にスイッチングトランジス
タＱ１をターンオンさせる時に、ゲートに流れ込む電荷
が少なくて済む。スイッチングトランジスタＱ１がオフ
状態の時、そのゲート電圧ＶGSは、ほぼツェナー電圧Ｖ
Z に保持されることになり、スイッングトランジスタＱ
１のドライブ損失は以下の式で表せられる。 ＰD2＝１／２×Ｃi ×（ＶIN−ＶZ ）2 ×ｆ ・・・・・（２） 式（２）から分かるように損失に係る電圧の項がツェナ
ー電圧ＶZ の分だけ低くなるため、スイッチングトラン
ジスタＱ１でのドライブ損失を従来の駆動回路に比べて
低く抑えられる。
Z は、スレッショルド電圧ＶGS(TH)より僅かに低くなる
ように設定しているため、次にスイッチングトランジス
タＱ１をターンオンさせる時に、ゲートに流れ込む電荷
が少なくて済む。スイッチングトランジスタＱ１がオフ
状態の時、そのゲート電圧ＶGSは、ほぼツェナー電圧Ｖ
Z に保持されることになり、スイッングトランジスタＱ
１のドライブ損失は以下の式で表せられる。 ＰD2＝１／２×Ｃi ×（ＶIN−ＶZ ）2 ×ｆ ・・・・・（２） 式（２）から分かるように損失に係る電圧の項がツェナ
ー電圧ＶZ の分だけ低くなるため、スイッチングトラン
ジスタＱ１でのドライブ損失を従来の駆動回路に比べて
低く抑えられる。
【００１３】図１に示す本考案の実施例では、定電圧部
としてのツェナーダイオードＤＺをトランジスタＱ３の
コレクタとスイッチングトランジスタＱ１のソースの間
に設けていた。このツェナーダイオードＤＺの機能は、
スイッチングトランジスタＱ１のゲート電圧がトランジ
スタＱ３（放電回路部）の作用によって低下し過ぎるの
を防止することにある。このためツェナーダイオードＤ
Ｚは、スイッチングトランジスタＱ１のゲート、ソース
間を結ぶゲートチャージ電荷の放電路上にトランジスタ
Ｑ３と直列の状態で存在すれば良く、トランジスタＱ３
のエミッタとスイッチングトランジスタＱ１のゲートの
間に設けても同様な効果が期待できる。そこで、図３に
本考案の他の実施例による回路を示す。なお、図３にお
ける図１、図４と同じ構成要素については、同じ符号を
付与してある。図３において、トランジスタＱ２とＱ３
のエミッタ同士の接続点をツェナーダイオードＤＺのア
ノードに接続し、ツェナーダイオードＤＺのカソードを
スイッチングトランジスタＱ１のゲートに接続してお
り、その他の回路構成は図４に示す従来の回路と同じで
ある。
としてのツェナーダイオードＤＺをトランジスタＱ３の
コレクタとスイッチングトランジスタＱ１のソースの間
に設けていた。このツェナーダイオードＤＺの機能は、
スイッチングトランジスタＱ１のゲート電圧がトランジ
スタＱ３（放電回路部）の作用によって低下し過ぎるの
を防止することにある。このためツェナーダイオードＤ
Ｚは、スイッチングトランジスタＱ１のゲート、ソース
間を結ぶゲートチャージ電荷の放電路上にトランジスタ
Ｑ３と直列の状態で存在すれば良く、トランジスタＱ３
のエミッタとスイッチングトランジスタＱ１のゲートの
間に設けても同様な効果が期待できる。そこで、図３に
本考案の他の実施例による回路を示す。なお、図３にお
ける図１、図４と同じ構成要素については、同じ符号を
付与してある。図３において、トランジスタＱ２とＱ３
のエミッタ同士の接続点をツェナーダイオードＤＺのア
ノードに接続し、ツェナーダイオードＤＺのカソードを
スイッチングトランジスタＱ１のゲートに接続してお
り、その他の回路構成は図４に示す従来の回路と同じで
ある。
【００１４】図３に示す回路で、スイッチング信号ＶP
が立ち上がると、トランジスタＱ２がオン状態、トラン
ジスタＱ３がオフ状態となる。この時のスイッチングト
ランジスタＱ１のゲートには、入力電圧ＶINからツェナ
ーダイオードＤＺの順方向電圧ＶF を減じた電圧が入力
されることになる。逆に、スイッチング信号ＶP の電圧
が立ち下がるとトランジスタＱ２がオフ状態、トランジ
スタＱ３がオン状態となり、スイッチングトランジスタ
Ｑ１のゲートチャージ電荷はツェナーダイオードＤＺ及
びトランジスタＱ３を介して放電される。しかしここ
で、ツェナーダイオードＤＺが存在するため、ゲート電
圧ＶGSがツェナー電圧ＶZ まで低下するとゲートチャー
ジ電荷の放電は停止し、図１の回路と同じ動作となる。
が立ち上がると、トランジスタＱ２がオン状態、トラン
ジスタＱ３がオフ状態となる。この時のスイッチングト
ランジスタＱ１のゲートには、入力電圧ＶINからツェナ
ーダイオードＤＺの順方向電圧ＶF を減じた電圧が入力
されることになる。逆に、スイッチング信号ＶP の電圧
が立ち下がるとトランジスタＱ２がオフ状態、トランジ
スタＱ３がオン状態となり、スイッチングトランジスタ
Ｑ１のゲートチャージ電荷はツェナーダイオードＤＺ及
びトランジスタＱ３を介して放電される。しかしここ
で、ツェナーダイオードＤＺが存在するため、ゲート電
圧ＶGSがツェナー電圧ＶZ まで低下するとゲートチャー
ジ電荷の放電は停止し、図１の回路と同じ動作となる。
【００１５】
【考案の効果】以上に述べたように、本考案によるＭＯ
Ｓ ＦＥＴの駆動回路は、ゲートチャージ電荷を放電さ
せるための駆動回路の放電回路部に対して直列に定電圧
部を設け、その定電圧部で得られる電圧をスイッチング
素子としてのＭＯＳ ＦＥＴのスレッショルド電圧より
低いものとする。そして、ＭＯＳ ＦＥＴのゲート電圧
が定電圧部に現れる電圧とほぼ等しくなったときに放電
回路部を介して行われるゲートチャージ電荷の放電を停
止させることを特徴としている。この定電圧部がスイッ
チング素子のゲートチャージ電荷の放電を抑制し、スイ
ッチング素子がオフ状態にある時にゲート電圧が低下し
過ぎるのを防ぐため、スイッチング素子がターンオンす
る時にゲートに流れ込む電荷は少なくなり、スイッチン
グ素子のドライブ損失を低減させることができる。
Ｓ ＦＥＴの駆動回路は、ゲートチャージ電荷を放電さ
せるための駆動回路の放電回路部に対して直列に定電圧
部を設け、その定電圧部で得られる電圧をスイッチング
素子としてのＭＯＳ ＦＥＴのスレッショルド電圧より
低いものとする。そして、ＭＯＳ ＦＥＴのゲート電圧
が定電圧部に現れる電圧とほぼ等しくなったときに放電
回路部を介して行われるゲートチャージ電荷の放電を停
止させることを特徴としている。この定電圧部がスイッ
チング素子のゲートチャージ電荷の放電を抑制し、スイ
ッチング素子がオフ状態にある時にゲート電圧が低下し
過ぎるのを防ぐため、スイッチング素子がターンオンす
る時にゲートに流れ込む電荷は少なくなり、スイッチン
グ素子のドライブ損失を低減させることができる。
【図１】 本考案の駆動回路を適用したＤＣ−ＤＣコン
バータの回路図。
バータの回路図。
【図２】 スイッチング素子がオフ状態における、図１
に示す駆動回路の等価回路。
に示す駆動回路の等価回路。
【図３】 本考案の他の実施例による駆動回路を適用し
たＤＣ−ＤＣコンバータの回路図。
たＤＣ−ＤＣコンバータの回路図。
【図４】 従来の駆動回路によるＤＣ−ＤＣコンバータ
の回路図。
の回路図。
【符号の説明】 Ｑ１ スイッチングトランジスタ Ｑ２、Ｑ３ トランジスタ ＤＺ 定電圧部としてのツェナーダイオード
Claims (1)
- 【請求項１】 スイッチング素子としてのＭＯＳ ＦＥ
Ｔを動作させるための駆動回路であって、該ＭＯＳ ＦＥＴの制御端子と主電流路の一端との間に
接続され、 該ＭＯＳＦＥＴがターンオフする時に該ＭＯ
Ｓ ＦＥＴのゲートチャージ電荷を放電させる放電回路
部を有した駆動回路において、該ＭＯＳ ＦＥＴのスレッショルド電圧より低い電圧が
得られる定電圧部を該放電回路部に対して直列に設け、
該ＭＯＳ ＦＥＴのゲート電圧が該定電圧部に得られた
電圧とほぼ等しくなったときに該放電回路部を介して行
われる該ＭＯＳＦＥＴのゲートチャージ電荷の放電を停
止させる ことを特徴とするＭＯＳ ＦＥＴの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5412093U JP2586788Y2 (ja) | 1993-09-10 | 1993-09-10 | Ｍｏｓ ｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5412093U JP2586788Y2 (ja) | 1993-09-10 | 1993-09-10 | Ｍｏｓ ｆｅｔの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720725U JPH0720725U (ja) | 1995-04-11 |
| JP2586788Y2 true JP2586788Y2 (ja) | 1998-12-09 |
Family
ID=12961747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5412093U Expired - Fee Related JP2586788Y2 (ja) | 1993-09-10 | 1993-09-10 | Ｍｏｓ ｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586788Y2 (ja) |
-
1993
- 1993-09-10 JP JP5412093U patent/JP2586788Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720725U (ja) | 1995-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7459945B2 (en) | Gate driving circuit and gate driving method of power MOSFET | |
| US6888728B2 (en) | Switching power supply unit | |
| US6252781B1 (en) | Active reset forward converter employing synchronous rectifiers | |
| KR100760085B1 (ko) | 스위칭 전원 공급장치 및 스위칭 방법 | |
| US20030142521A1 (en) | Switching power source device | |
| US7551004B2 (en) | Inverter apparatus with improved gate drive for power MOSFET | |
| CN110165872B (zh) | 一种开关控制电路及其控制方法 | |
| US10903829B2 (en) | Switched capacitor driving circuits for power semiconductors | |
| KR20010014888A (ko) | 스위칭 레귤레이터 | |
| JPH02280667A (ja) | 自励発振コンバータ | |
| JPH09285120A (ja) | 電源装置の主スイッチ制御回路 | |
| JP2586788Y2 (ja) | Ｍｏｓ ｆｅｔの駆動回路 | |
| US6229339B1 (en) | Circuit for driving switching element | |
| JPH10210736A (ja) | 降圧型ｄｃ−ｄｃコンバータ | |
| JP3579677B2 (ja) | 同期整流型ｄｃ−ｄｃコンバータ | |
| JP4319336B2 (ja) | Ｍｏｓスイッチング回路 | |
| CN210297249U (zh) | 自激振荡双向限流电路 | |
| KR102393664B1 (ko) | 인버터 스위치 게이트 구동 장치 및 인버터 | |
| JP3174273B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| CN220492852U (zh) | 一种驱动电路及开关电源 | |
| CN217240577U (zh) | 一种源极驱动变换器电路及开关电源 | |
| JPS5856528A (ja) | スイッチング電源 | |
| EP0627871A1 (en) | Electronic supply for igniting and operating a high-pressure discharge lamp | |
| JPH01155715A (ja) | 半導体スイッチング素子のゲート駆動回路 | |
| JPH0363312B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |