JPWO2014167938A1 - パワーデバイスの駆動回路 - Google Patents

Abstract

【課題】入力電圧をスイッチングするパワーデバイスの短絡耐量を低減することのできるパワーデバイスの駆動回路を提供する。【解決手段】入力電圧をスイッチングするパワーデバイスの制御端子に制御電圧を印加して該パワーデバイスをオン・オフ駆動する出力アンプと、前記入力電圧の変化に応じて前記出力アンプの駆動電圧を生成して前記制御電圧を変化させる内部電源回路とを備える。特に前記内部電源回路は、前記入力電圧の上昇時に前記出力アンプの駆動電圧を低下させて前記パワーデバイスの短絡電流を低減する。

Description

本発明は、インバータやコンバータに用いられるＩＧＢＴやＭＯＳ-ＦＥＴ等のパワーデバイスを駆動するに好適なパワーデバイスの駆動回路に関する。

インバータやコンバータ等の電力変換器には、入力電圧をスイッチングするＩＧＢＴやＭＯＳ-ＦＥＴ等のパワーデバイスが用いられる。具体的には前記電力変換器は、例えば図８に示すようにトーテムポール接続したブリッジ構成のＩＧＢＴからなるパワーデバイス１,２を備える。また前記電力変換器は、前記パワーデバイス１,２の各制御端子であるゲートに制御電圧を印加し、これによって前記各パワーデバイス１,２を補完的にオン・オフ駆動する駆動回路３,４を備える。

尚、図中５,６は前記各パワーデバイス１,２にそれぞれ逆並列に接続されたフリーホイリングダイオードである。また７,８は前記各駆動回路３,４の出力段を構成する出力アンプである。そして前記電力変換器は、前記パワーデバイス１,２を介して入力電圧Ｖinをスイッチングすることで、該パワーデバイス１,２の直列接続点から所定の出力電圧Ｖoutを得るように動作する。

ところで何等かの原因によって前記パワーデバイス１,２が同時にオン動作した場合、前記パワーデバイス１,２に大きな短絡電流が流れることが否めない。これ故、前記パワーデバイス１,２には、短絡電流による熱破壊を防ぐ為に大きな短絡耐量を持つことが要求される。しかしながら短絡耐量を大きくするには、前記パワーデバイス１,２のチップサイズを大きくする必要があり、これに伴ってそのパッケージサイズも大型化すると言う問題がある。

そこで従来では、専ら、電流検出手段を用いて前記パワーデバイス１,２に流れる過大電流を検出している。そして過電流検出時には前記駆動回路３,４による前記パワーデバイス１,２の駆動を停止させることで、短絡電流に起因する前記パワーデバイス１,２の過熱破壊を防ぐことが提唱されている（例えば特許文献１,２を参照）。

特開平６−２９６３６３号公報 特開平１１−１９５９７１号公報

ところで従来の駆動回路においては、前記入力電圧Ｖinの変動を考慮していない。これ故、従来では専ら、前記パワーデバイス２を駆動するローサイド側の前記駆動回路４には、接地電位ＧＮＤを基準とする所定の駆動電源電圧ＶＣＣを印加して該駆動回路４を動作させている。また前記パワーデバイス１を駆動するハイサイド側の前記駆動回路３には、前記パワーデバイス１,２の直列接続点における中間電位ＶＳを基準とする所定の駆動電源電圧ＶＢを印加して該駆動回路３を動作させている。

従って、例えば図９に示すように入力電圧Ｖinが変動し、これに伴って前記パワーデバイス１,２に加わるピーク電圧が変化しても、前記駆動回路３,４にそれぞれ印加される駆動電源電圧（ＶＣＣ−ＧＮＤ，ＶＢ−ＶＳ）が常に一定に保たれる。これ故、図１０に示すように前記出力アンプ７,８が前記各パワーデバイス１,２の制御端子、具体的にはＩＧＢＴのゲートに印加する制御電圧も、前記入力電圧Ｖinの変化に拘わることなく一定である。すると入力電圧Ｖinが高い場合に前記パワーデバイス１,２が同時にオン動作すると、図１０に示すように入力電圧Ｖinが低いときに比較して短絡電流が増加し、更にはその短絡電力も増加すると言う不具合が生じる。従って入力電圧Ｖinの変動を想定する場合には、予め入力電圧Ｖinの上昇に起因する短絡電力の増大を見込んで前記パワーデバイス１,２の短絡耐量を大きめに設定しておくことが必要である。

本発明はこのような事情を考慮してなされたもので、その目的は、入力電圧が高くなった場合においてもパワーデバイスの短絡耐量を大きくすることなく、短絡電流に起因する前記パワーデバイスの過熱破壊を効果的に防ぐことのできる簡易な構成のパワーデバイスの駆動回路を提供することにある。

上述した目的を達成するべく本発明に係るパワーデバイスの駆動回路は、入力電圧をスイッチングする、例えばＩＧＢＴまたはＭＯＳ-ＦＥＴからなるパワーデバイスをオン・オフ駆動するに好適なものであって、
オン・オフ制御信号に応じて前記パワーデバイスの制御端子に制御電圧を印加して該パワーデバイスをオン・オフ駆動する出力アンプと、
前記入力電圧の変化に応じて前記出力アンプの駆動電源電圧を生成して前記制御電圧を変化させる内部電源回路と
を備えたことを特徴としている。

好ましくは前記内部電源回路は、前記入力電圧の上昇時に前記出力アンプの駆動電源電圧を低下させて前記制御電圧を低下させ、これによって前記パワーデバイスの短絡電流を低減するものである。

具体的には前記内部電源回路は、例えば前記入力電圧の上昇を検出する比較回路と、この比較回路にて前記入力電圧の上昇が検出されたときに該入力電圧を保持する保持回路と、この保持回路に保持された電圧に応じて前記出力アンプの駆動電源電圧を生成する反転増幅アンプとを備えて構成される。

尚、前記内部電源回路は、更に前記入力電圧の変化の極性を判定する極性検出器と、この極性検出器の出力に応じて前記保持回路に保持された電圧を低減させる電圧保持制御回路とを備えるものであっても良い。

ちなみに前記入力電圧は交流電圧を整流した電圧であって、前記電圧保持制御回路は、前記入力電圧のピーク電圧が所定回数に亘って連続して低下したとき、前記保持回路に保持された電圧を低減させるように構成される。

本発明に係るパワーデバイスの駆動回路によれば、パワーデバイスに印加される入力電圧が高くなった場合、該入力電圧の変化に応じて前記出力アンプに対する駆動電源電圧を低下させる。するとこれに伴って前記出力アンプが前記パワーデバイスの制御端子に印加する制御電圧が低下する。この結果、前記パワーデバイスに短絡電流が流れても、その短絡電流自体を少なく抑えることができるので、該パワーデバイスの短絡電力を抑制することが可能となる。

従って従来のように、予め入力電圧の上昇に起因する短絡電力の増大を見込んで前記パワーデバイスの短絡耐量を大きめに設定しておく必要がない。故に本発明に係る駆動回路によれば、必要最小限の短絡耐量を備えたパワーデバイスを安定に駆動することができ、また短絡電流に起因するパワーデバイスの過熱破壊を未然に防ぐことが可能である。しかも入力電圧の変化に応じて出力アンプに対する駆動電源電圧を変化させる前記内部電源回路を備えると言う簡易な構成である。従って駆動回路自体の構成の複雑化を招来することもない等の効果が奏せられる。

本発明に係る駆動回路を用いて構成される電力変換器の要部概略構成図。 本発明の第１の実施形態に係る駆動回路の要部概略構成図。 図２に示す駆動回路の内部電源回路における、入力電圧Ｖinの変化に対する前記駆動電源電圧ＶＡの変化の様子を模式的に示す図。 本発明の第２の実施形態に係る駆動回路の要部概略構成図。 図４に示す駆動回路の内部電源回路における、入力電圧Ｖinの変化に対する前記駆動電源電圧ＶＡの変化の様子を模式的に示す図。 本発明に係る電力変換器において、入力電圧Ｖinが高くなったときのパワーデバイスにおける短絡電流および短絡電力の変化の様子を模式的に示す図。 短絡耐量を満たすゲート電圧Ｖgeの最大電圧Ｖge-maxの、電源電圧Ｖccの変動に対する変化を示す図。 従来一般的な電力変換器の要部概略構成図。 入力電圧と駆動回路の駆動電源電圧との関係を示す図。 従来の電力変換器において、入力電圧Ｖinが高くなったときのパワーデバイスにおける短絡電流および短絡電力の変化の様子を模式的に示す図。

以下、図面を参照して本発明の実施形態に係るパワーデバイスの駆動回路について説明する。

図１は本発明に係る駆動回路１０を用いて構成される電力変換器の要部概略構成図で、図８に示す電力変換器と同一部分には同一符号を付して示してある。この電力変換器は、前述した従来の駆動回路３,４に代えて、本発明に係る駆動回路１０をそれぞれ用いたものである。そして前記パワーデバイス１をオン・オフ駆動するハイサイド側の駆動回路１０には、前記パワーデバイス１,２の直列接続点における中間電位ＶＳを基準とする所定の駆動電源電圧ＶＢを印加して該駆動回路１０を動作させる。また前記パワーデバイス２をオン・オフ駆動するローサイド側の駆動回路１０には、接地電位ＧＮＤを基準とする所定の駆動電源電圧ＶＣＣを印加して、該駆動回路１０を動作させるように構成される。

ここで前記駆動回路１０は、図１にその概略構成を示すように、その出力段にオン・オフ制御信号に応じて前記パワーデバイス１,２の制御端子に制御電圧を印加して該パワーデバイス１,２をオン・オフ駆動する出力アンプ１１を備える。更に前記駆動回路１０は、前記入力電圧Ｖinの変化に応じて前記出力アンプ１１の駆動電源電圧ＶＡを生成する内部電源回路１２を備える。特にこの内部電源回路１２は、前記入力電圧Ｖinが上昇したとき、該入力電圧Ｖinの上昇に応じて前記駆動電源電圧ＶＡを低下させることで、前記出力アンプ１１が出力する前記制御電圧を低下させる役割を担う。

図２は本発明の第１の実施形態に係る駆動回路１０の要部概略構成図で、前記出力アンプ１１と、この出力アンプ１１の駆動電源電圧ＶＡを生成する前記内部電源回路１２の具体的な構成例を示している。

この内部電源回路１２は、前記パワーデバイス１,２に印加される入力電圧Ｖinを検出する為の分圧抵抗Ｒａ,Ｒｂからなる電圧検出手段２１、およびこの電圧検出手段２１による検出電圧を入力する入力バッファアンプ２２を備える。この入力バッファアンプ２２を介して検出された電圧は、アナログスイッチ２３を介して保持回路２４に与えられ、該保持回路２４のコンデンサＣにより保持される。そして前記保持回路２４のコンデンサＣに保持された電圧は、出力バッファアンプ２５を介して反転増幅アンプ２６に与えられる。

この反転増幅アンプ２６は、前記保持回路２４のコンデンサＣに保持された電圧に応じて前記出力アンプ１１の駆動電源電圧ＶＡを生成する電圧調整手段としての役割を担う。具体的には前記反転増幅アンプ２６は、予め設定された基準電圧Ｖrefをベースとして動作して前記駆動電源電圧ＶＡを生成する反転増幅器ＯＰを備える。そして前記反転増幅アンプ２６における反転増幅器ＯＰは、前記保持回路２４のコンデンサＣに保持された電圧が前記基準電圧Ｖrefよりも高くなったときには前記駆動電源電圧ＶＡを低下させる。逆に前記反転増幅器ＯＰは、前記保持回路２４のコンデンサＣに保持された電圧が前記基準電圧Ｖrefよりも高くなったときには前記駆動電源電圧ＶＡを上昇させる。

ここで前記内部電源回路１２について具体的に説明するに際して、前記電圧検出手段２１により検出される前記入力電圧Ｖinに相当する検出電圧を、以下、等価的に入力電圧Ｖinと称する。さて前記保持回路２４による電圧の保持の制御は、前記アナログスイッチ２３をオン・オフする比較回路２７により行われる。この比較回路２７は、前記入力バッファアンプ２２を介して検出される入力電圧Ｖinと、前記保持回路２４に保持されて前記出力バッファアンプ２５を介して求められる保持電圧Ｖholdとを比較するコンパレータＣＯＭＰを主体として構成される。そして前記コンパレータＣＯＭＰは、前記入力電圧Ｖinが前記保持電圧Ｖholdを超えたとき、直列に接続された２段のノット回路Ｎ１,Ｎ２を介して前記アナログスイッチ２３をオン駆動する。このアナログスイッチ２３のオン動作によって前記入力電圧Ｖinがサンプリングされて前記保持回路２４のコンデンサＣに保持される。

尚、前記保持回路２４には、前記コンデンサＣに対して所定の定電流源Ｉが並列に接続されている。この定電流源Ｉは、前記入力電圧Ｖinの変動速度よりも十分長い速度で前記コンデンサＣの充電電荷を放電させることで、前記入力電圧Ｖinの低下に追従させて前記保持電圧Ｖholdを漸減させる役割を担う。尚、定電流源Ｉに代えて、放電用の抵抗を前記コンデンサＣに並列接続しておくことも可能である。

図３は上述した構成の内部電源回路１２における、入力電圧Ｖinの変化に対する前記駆動電源電圧ＶＡの変化の様子を模式的に示している。図３に示すように交流電圧を整流して前記トーテムポール接続されたパワーデバイス１,２に印加される入力電圧Ｖinが変化すると、該入力電圧Ｖinのピーク電圧が前記保持電圧Ｖholdを超える都度、前記アナログスイッチ２３がオン駆動される。そして該アナログスイッチ２３を介して前記入力電圧Ｖinのピーク電圧が前記保持回路２４に保持される。

そして図３のタイミングｔ１に示すように前記入力電圧Ｖinが急激に高くなると、この入力電圧Ｖinを保持する前記保持電圧Ｖholdの上昇に伴って前記反転増幅アンプ２６が出力する前記駆動電源電圧ＶＡが低下する。この駆動電源電圧ＶＡの低下量は、前記保持電圧Ｖholdの前述した基準電圧Ｖrefに対する偏差に応じて決定される。またタイミングｔ２に示すように前記入力電圧Ｖinが低くなっても、その入力電圧Ｖinが前記保持電圧Ｖholdを上回っている場合には、前記アナログスイッチ２３がオン駆動されることはない。従ってこの場合には、前記保持電圧Ｖholdは前記定電流源Ｉによって漸減する。するとこの保持電圧Ｖholdの漸減に伴って前記反転増幅アンプ２６が出力する前記駆動電源電圧ＶＡが徐々に増大する。

そして前記入力電圧Ｖinが前記保持電圧Ｖholdを超えたとき、再び前記アナログスイッチ２３がオン駆動されて当該入力電圧Ｖinが前記保持回路２４に保持される。尚、前記保持電圧Ｖholdが前記基準電圧Ｖrefを下回った場合、理論的には図３において破線で示すように前記反転増幅アンプ２６は、前記駆動電源電圧ＶＡを高くするべく動作する。しかし前記反転増幅アンプ２６の出力電圧である駆動電源電圧ＶＡの最大値は、該反転増幅アンプ２６の反転増幅器ＯＰに印加される一定の駆動電源電圧（ＶＣＣ−ＧＮＤ，ＶＢ−ＶＳ）により規定されるので、予め定められた最大出力電圧以上に上昇することはない。

従って本発明に係る駆動回路１０によれば、上述した如く入力電圧Ｖinの変化に応じて出力アンプ１１に対する駆動電源電圧ＶＡを変化させる内部電源回路１２を備えているので、前記入力電圧Ｖinが高くなった場合、前記駆動電源電圧ＶＡを低下させることができる。すると前記駆動電源電圧ＶＡの低下に伴って前記出力アンプ１１が出力する前記制御電圧が通常動作時よりも低下する。従って前記パワーデバイス１,２の制御端子には、前記入力電圧Ｖinが高くなった際、通常動作時よりも低い制御電圧が印加されることになる。

この結果、通常時よりも高い入力電圧Ｖinが印加されている状態で前記パワーデバイス１,２に短絡電流が流れる事態が発生しても、前述した如く該パワーデバイス１,２に加えられる制御電圧が低く設定されているので、その分、前記短絡電流を少なく抑えることができる。従って前記入力電圧Ｖinと前記短絡電流との積で示される短絡電力を、従来の駆動回路３,４で駆動した場合に比較して少なくすることができる。よって前記パワーデバイス１,２に要求される短絡耐量を低く設定することが可能となる。

図４は本発明の第２の実施形態に係る駆動回路１０の要部概略構成図で、前記出力アンプ１１と、この出力アンプ１１の駆動電源電圧ＶＡを生成する前記内部電源回路１２の具体的な構成例を示している。尚、図２に示した駆動回路１０と同一部分には同一符号を付し、徒な説明の繰り返しを省略する。

この内部電源回路１２は、図２に示した第１の実施形態に係る内部電源回路１２の構成に加えて、前記保持回路２４におけるコンデンサＣの放電を制御するスイッチ素子ＳＷを備えると共に、このスイッチ素子ＳＷをオン・オフ制御する電圧保持制御回路２８を備えたことを特徴としている。前記スイッチ素子ＳＷは、例えばＭＯＳ-ＦＥＴからなる。そして前記電圧保持制御回路２８は、前記入力電圧Ｖinの変化の極性を判定して前記スイッチ素子ＳＷをオン駆動することで、前記保持回路２４に保持された保持電圧Ｖholdを低下させる役割を担う。

即ち、前記電圧保持制御回路２８は、前記電圧検出手段２１の出力電圧である前記入力バッファアンプ２２の入力電圧と、該入力バッファアンプ２２の出力電圧とを比較して前記入力電圧Ｖinの変化の極性を判定するヒステリシスコンパレータＨＣＰを極性検出器として備える。このヒステリシスコンパレータＨＣＰは、前記入力バッファアンプ２２の伝達遅延により発生する前記入力電圧Ｖinの微小電位差分を比較することで、該入力電圧Ｖinが上昇（プラスに変化）しているか、或いは低下（マイナスに変化）しているかを判定する。そして前記ヒステリシスコンパレータＨＣＰは、図５にその動作波形を示すように、前記入力電圧Ｖinが低下しているとき、その出力を［Ｈ］レベルに反転する。

更に前記電圧保持制御回路２８は、前記ヒステリシスコンパレータＨＣＰの後段に設けられた２段のフリップフロップＦＦ１,ＦＦ２を備える。１段目の前記フリップフロップＦＦ１は、前記ヒステリシスコンパレータＨＣＰの出力を受けてラッチ動作する。また２段目の前記フリップフロップＦＦ２は、第１のノット回路Ｎ３を介して反転した前記ヒステリシスコンパレータＨＣＰの出力を受けてラッチ動作する。

従って１段目の前記フリップフロップＦＦ１は、前記ヒステリシスコンパレータＨＣＰが前記入力電圧Ｖinの低下を検出したとき、電源電圧を入力して［Ｈ］レベルにセットされる。そして２段目の前記フリップフロップＦＦ２は、前記ヒステリシスコンパレータＨＣＰが前記入力電圧Ｖinの上昇を検出したとき、前記１段目のフリップフロップＦＦ１のセット出力Ｑを入力して反転動作する。

ここで前記各フリップフロップＦＦ１,ＦＦ２は、前記比較回路２７の出力を受けてリセットされる。具体的には前記各フリップフロップＦＦ１,ＦＦ２は、前記入力電圧Ｖinが前記保持電圧Ｖhold以上になったときに反転する前記比較器ＣＯＭＰの出力を前記ノットＮ１を介して入力してリセットされる。尚、前記アナログスイッチ２３は、前記比較器ＣＯＭＰの出力がＬレベルで所定時間に亘って継続したとき、前記ノット回路Ｎ１の出力および前記ノット回路Ｎ２の出力を同時に入力してオン動作する。

即ち、前記入力電圧Ｖinのピーク電圧と前記保持電圧Ｖholdとが瞬時的に等しくなった状態においては、前記比較器ＣＯＭＰはその出力を瞬時的に反転させるだけである。この為、このような条件下においては前記ノット回路Ｎ２および前記アナログスイッチ２３の動作遅延に起因して該アナログスイッチ２３がオン動作することはない。しかし前記フリップフロップＦＦ１,ＦＦ２は、前記比較器ＣＯＭＰの出力の反転に同期してリセットされる。

従って前記１段目のフリップフロップＦＦ１の出力は、図５に示すように前記入力電圧Ｖinよりも前記保持電圧Ｖholdが高い状態において、前記ヒステリシスコンパレータＨＣＰにより前記入力電圧Ｖinの低下（マイナス変化）が検出されたときにセットされる。そして前記入力電圧Ｖinが前記保持電圧Ｖhold以上になったときにリセットされる。また前記２段目のフリップフロップＦＦ２の出力は、前記フリップフロップＦＦ１がセットされた状態において前記ヒステリシスコンパレータＨＣＰにより前記入力電圧Ｖinの上昇（プラス変化）が検出されたときにセットされる。そして前記フリップフロップＦＦ２は前記入力電圧Ｖinが前記保持電圧Ｖhold以上になったときにリセットされる。

さて前記２段目のフリップフロップＦＦ２の出力は、ノア回路ＯＲ１を介して前記ノット回路Ｎ３の出力と論理処理される。そして前記ノア回路ＯＲ１の出力は、後述するタイマ回路Ｔに与えられると共に、ノット回路Ｎ４を介して反転されたのち、第２のノア回路ＯＲ２に与えられる。そしてこの第２のノア回路ＯＲ２を介して前記タイマ回路Ｔの出力と論理処理されて、前記スイッチ素子ＳＷをオン駆動する信号としてノット回路Ｎ５を介して出力される。

ところで前記タイマ回路Ｔは、前記スイッチ素子ＳＷを一定時間だけオン動作させる役割を担うもので、前記ノア回路ＯＲ１の出力により相補的にオン・オフ制御されるスイッチ素子Ｑ１,Ｑ２と、これらのスイッチ素子Ｑ１,Ｑ２を介して充放電されるタイマ用コンデンサＣtとを備える。そしてタイマ用コンデンサＣtの充電電圧を比較器ＣＰｔにより閾値電圧Ｖthと比較することで、前記タイマ用コンデンサＣtの充電開始時から一定時間経過に亘るパルス信号を生成するように構成される。この比較器ＣＰｔの出力は、ノット回路Ｎを介して前記ノア回路ＯＲ２に与えられる。

ちなみに前記パルス信号の生成時間、つまり前記タイマ回路Ｔの出力パルス幅は、前記入力電圧Ｖinの周期に比較して十分に短い時間であって、前記保持回路２４における前記コンデンサＣの充電電圧を一定電圧だけ低下させる時間である。従って前記ノット回路Ｎ５を介して生成される前記スイッチ素子ＳＷをオン駆動する信号は、前記タイマ回路Ｔが生成したパルス信号の時間幅に相当したパルス信号となる。

かくして上述した如く構成された内部電源回路１２によれば、図５にその動作タイミングを示すように、前記入力電圧Ｖinが変化すると、該入力電圧Ｖinのピーク電圧が前記保持電圧Ｖholdを超える都度、前記アナログスイッチ２３がオン駆動される。そして該アナログスイッチ２３を介して前記入力電圧Ｖinのピーク電圧が前記保持回路２４に保持される。そして前記保持回路２４に保持された前記保持電圧Ｖholdは、前記スイッチ素子ＳＷがオン動作するまで保持される。

この状態において前記入力電圧Ｖinが低下すると、前記ヒステリシスコンパレータＨＣＰにより検出される前記入力電圧Ｖinの瞬時的な変化の極性に応じて前記フリップフロップＦＦ１,ＦＦ２がセットされ、その出力に応じて前記タイマ回路Ｔが駆動される。そして前記入力電圧Ｖinの変化の周期に同期して前記スイッチ素子ＳＷがオン動作して前記保持回路２４のコンデンサＣに保持された電荷が放電され、前記保持電圧Ｖholdが所定の電圧分だけ低減される。尚、前記保持電圧Ｖholdの低下に伴って該保持電圧Ｖholdと前記入力電圧Ｖinのピーク電圧とが瞬時的に等しくなった場合には、前記保持電圧Ｖholdの低減が行われないことは前述した通りである。

そして前記入力電圧Ｖinが前記保持電圧Ｖholdを超えたとき、前記アナログスイッチ２３を介して再び前記保持回路２４に、その時点での前記入力電圧Ｖinが保持されることになる。以降、前記入力電圧Ｖinの変動に伴って上述した保持電圧Ｖholdの変更制御が繰り返して実行される。そして前記反転増幅アンプ２６は、前記保持電圧Ｖholdの変化に追従して前記出力アンプ１１を駆動する前記駆動電源電圧ＶＡを変化させることになる。即ち、前記入力電圧Ｖinが高くなった場合には前記駆動電源電圧ＶＡを低下させ、逆に前記入力電圧Ｖinが低くなった場合には前記駆動電源電圧ＶＡを上昇させる。

従ってこの第２の実施形態に係る内部電源回路１２を備えた駆動回路１０によれば、先の実施形態と同様な効果を奏することができる。即ち、図６に入力電圧Ｖinが高くなったときの前記パワーデバイス１,２における短絡電流および短絡電力の変化の様子を模式的に示すように、前記入力電圧Ｖinが上昇したとき、前記パワーデバイス１,２の制御端子（ゲート）に印加する制御電圧を低下させることができる。そして制御電圧を低下させた分、前記パワーデバイス１,２に流れる電流を少なくすることができる。

この結果、通常時よりも高い入力電圧Ｖinが印加されている状態で前記パワーデバイス１,２に短絡電流が流れる事態が発生しても、前述した短絡電流を少なく抑えることができる。そして前記入力電圧Ｖinと前記短絡電流とに依存する短絡電力を、従来の駆動回路３,４で駆動した場合に比較して少なくすることができる。よって先の実施形態と同様に前記パワーデバイス１,２に要求される短絡耐量を低く設定する事が可能となる。

ここでＩＧＢＴからなる前記パワーデバイス１,２に要求される短絡耐量について若干考察を加える。前記パワーデバイス１,２の短絡耐量のエネルギーＥscは、該パワーデバイス１,２のコレクタ・エミッタ間ピーク電流Ｉmax、コレクタ・エミッタ間に加わる電圧Ｖcc、および短絡耐量時間Ｔscに概ね比例し、
Ｅsc＝Ｉmax・Ｖcc・Ｔsc
として表わすことができる。尚、前記パワーデバイス１,２のコレクタ・エミッタ間に加わる電圧Ｖccは、入力電圧Ｖinに相当する。

一方、前記パワーデバイス１,２の制御電圧である、ＩＧＢＴのゲート電圧Ｖgeに対する前記コレクタ・エミッタ間ピーク電流Ｉmaxは、
Ｉmax＝ａ・Ｖge―ｂ （但し、ａ,ｂは定数）
として表わすことができる。従って前記パワーデバイス１,２のコレクタ・エミッタ間に加わる、或る特定の電源電圧Ｖccに対する前記ゲート電圧Ｖgeに着目すると、上式から
Ｖge＝(１／ａ)・(Ｅsc／Ｔsc)・(１／Ｖcc)＋ａ／ｂ
なる関係を導くことができる。そしてこの関係から、相間係数を［０.９８６４］として前記電源電圧Ｖccが２６０Ｖ〜３９０Ｖの範囲において変動すると仮定した場合
ｙ＝−０.０１４３ｘ＋１６.３４７
なる近似式を得ることができる。

これに対して短絡耐量を満たす前記ゲート電圧Ｖgeの最大電圧Ｖge-maxの前記電源電圧Ｖccの変動に対する変化を、短絡耐量時間Ｔscをパラメータとしてそれぞれ求めてみたところ、図７に示すような結果が得られた。そしてこれらの各特性は、その相間係数を［０.９８６４］としたとき、前記電源電圧Ｖccが２６０Ｖ〜３９０Ｖの範囲において変動した場合、
ｙ＝−０.０２９３ｘ＋２５.８５
なる近似式で示された。

そして電源電圧Ｖccの変位量ΔＶccに対する前記ゲート電圧Ｖgeの変位量ΔＶgeと、前記電源電圧Ｖccの中心値Ｖcc-typに対する前記ゲート電圧Ｖgeの中心値Ｖge-typとを比較したとき、これらの変化特性は極めて良く近似していることが確認できた、従って前述した如く前記パワーデバイス１,２に印加される入力電圧Ｖinに応じて、該パワーデバイス１,２のゲートに加える制御電圧を変化させることで、前記入力電圧Ｖinの変動に拘わることなくその短絡耐量のエネルギーＥscを一定に保つことが可能となる。これ故、前述した内部電源回路１２による制御は非常に有効であると言える。

尚、本発明は上述した各実施形態に限定されるものではない。例えば前記入力電圧Ｖinを検出するに際しては、前記抵抗Ｒａ,Ｒｂによる分圧比を［１／１００］程度にしておけば十分である。また前述した近似式を満たすように前記出力バッファアンプ２５の出力をオフセット付きの反転増幅アンプ２６で増幅し、その出力を出力アンプ１１の駆動電源電圧ＶＡとすることも可能である。またパワーデバイス１,２としてＭＯＳ-ＦＥＴを用いる場合にも本発明を同様に適用可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１,２ パワーデバイス（ＩＧＢＴ）
３,４ 駆動回路
５,６ フリーホイリングダイオード
７,８ 出力アンプ
１０ 駆動回路
１１ 出力アンプ
１２ 内部電源回路
２１ 電圧検出手段
２２ 入力バッファアンプ
２３ アナログスイッチ
２４ 保持回路
２５ 出力バッファアンプ
２６ 反転増幅アンプ
２７ 比較回路
２８ 電圧保持制御回路
Ｃ コンデンサ
ＣＯＭＰ コンパレータ
ＳＷ スイッチ素子
ＦＦ１,ＦＦ２ フリップフロップ
Ｔ タイマ回路

具体的には前記内部電源回路は、例えば前記入力電圧の上昇を検出する比較回路と、この比較回路にて前記入力電圧の上昇が検出されたときに該入力電圧を保持する保持回路と、この保持回路に保持された電圧に応じて前記出力アンプの駆動電源電圧を生成する反転増幅回路とを備えて構成される。

本発明に係る駆動回路を用いて構成される電力変換器の要部概略構成図。 本発明の第１の実施形態に係る駆動回路の要部概略構成図。 図２に示す駆動回路の内部電源回路における、入力電圧Ｖinの変化に対する駆動電源電圧ＶＡの変化の様子を模式的に示す図。 本発明の第２の実施形態に係る駆動回路の要部概略構成図。 図４に示す駆動回路の内部電源回路における、入力電圧Ｖinの変化に対する前記駆動電源電圧ＶＡの変化の様子を模式的に示す図。 本発明に係る電力変換器において、入力電圧Ｖinが高くなったときのパワーデバイスにおける短絡電流および短絡電力の変化の様子を模式的に示す図。 最大電圧Ｖge-maxの、電源電圧Ｖccの変動に対する変化を示す図。 従来一般的な電力変換器の要部概略構成図。 入力電圧と駆動回路の駆動電源電圧との関係を示す図。 従来の電力変換器において、入力電圧Ｖinが高くなったときのパワーデバイスにおける短絡電流および短絡電力の変化の様子を模式的に示す図。

この内部電源回路１２は、前記パワーデバイス１,２に印加される入力電圧Ｖinを検出する為の分圧抵抗Ｒａ,Ｒｂからなる電圧検出手段２１、およびこの電圧検出手段２１による検出電圧を入力する入力バッファアンプ２２を備える。この入力バッファアンプ２２を介して検出された電圧は、アナログスイッチ２３を介して保持回路２４に与えられ、該保持回路２４のコンデンサＣにより保持される。そして前記保持回路２４のコンデンサＣに保持された電圧は、出力バッファアンプ２５を介して反転増幅回路２６に与えられる。

この反転増幅回路２６は、前記保持回路２４のコンデンサＣに保持された電圧に応じて前記出力アンプ１１の駆動電源電圧ＶＡを生成する電圧調整手段としての役割を担う。具体的には前記反転増幅回路２６は、予め設定された基準電圧Ｖrefをベースとして動作して前記駆動電源電圧ＶＡを生成する反転増幅器ＯＰを備える。そして前記反転増幅回路２６における反転増幅器ＯＰは、前記保持回路２４のコンデンサＣに保持された電圧が前記基準電圧Ｖrefよりも高くなったときには前記駆動電源電圧ＶＡを低下させる。逆に前記反転増幅器ＯＰは、前記保持回路２４のコンデンサＣに保持された電圧が前記基準電圧Ｖrefよりも低くなったときには前記駆動電源電圧ＶＡを上昇させる。

そして図３のタイミングｔ１に示すように前記入力電圧Ｖinが急激に高くなると、この入力電圧Ｖinを保持する前記保持電圧Ｖholdの上昇に伴って前記反転増幅回路２６が出力する前記駆動電源電圧ＶＡが低下する。この駆動電源電圧ＶＡの低下量は、前記保持電圧Ｖholdの前述した基準電圧Ｖrefに対する偏差に応じて決定される。またタイミングｔ２に示すように前記入力電圧Ｖinが低くなっても、その入力電圧Ｖinが前記保持電圧Ｖholdを下回っている場合には、前記アナログスイッチ２３がオン駆動されることはない。従ってこの場合には、前記保持電圧Ｖholdは前記定電流源Ｉによって漸減する。するとこの保持電圧Ｖholdの漸減に伴って前記反転増幅回路２６が出力する前記駆動電源電圧ＶＡが徐々に増大する。

そして前記入力電圧Ｖinが前記保持電圧Ｖholdを超えたとき、再び前記アナログスイッチ２３がオン駆動されて当該入力電圧Ｖinが前記保持回路２４に保持される。尚、前記保持電圧Ｖholdが前記基準電圧Ｖrefを下回った場合、理論的には図３において破線で示すように前記反転増幅回路２６は、前記駆動電源電圧ＶＡを高くするべく動作する。しかし前記反転増幅回路２６の出力電圧である駆動電源電圧ＶＡの最大値は、該反転増幅回路２６の反転増幅器ＯＰに印加される一定の駆動電源電圧（ＶＣＣ−ＧＮＤ，ＶＢ−ＶＳ）により規定されるので、予め定められた最大出力電圧以上に上昇することはない。

即ち、前記電圧保持制御回路２８は、前記電圧検出手段２１の出力電圧である前記入力バッファアンプ２２の入力電圧と、該入力バッファアンプ２２の出力電圧とを比較して前記入力電圧Ｖinの変化の極性を判定するヒステリシスコンパレータＨＣＰを極性検出器として備える。このヒステリシスコンパレータＨＣＰは、前記入力バッファアンプ２２の伝達遅延により発生する前記入力電圧Ｖinの微小電位差分によって、該入力電圧Ｖinが上昇（プラスに変化）しているか、或いは低下（マイナスに変化）しているかを判定する。そして前記ヒステリシスコンパレータＨＣＰは、図５にその動作波形を示すように、前記入力電圧Ｖinが低下しているとき、その出力を［Ｈ］レベルに反転する。

ここで前記各フリップフロップＦＦ１,ＦＦ２は、前記比較回路２７の出力を受けてリセットされる。具体的には前記各フリップフロップＦＦ１,ＦＦ２は、前記入力電圧Ｖinが前記保持電圧Ｖhold以上になったときに反転する前記比較器ＣＯＭＰの出力を前記ノット回路Ｎ１を介して入力してリセットされる。尚、前記アナログスイッチ２３は、前記比較器ＣＯＭＰの出力がＬレベルで所定時間に亘って継続したとき、前記ノット回路Ｎ１の出力および前記ノット回路Ｎ２の出力を同時に入力してオン動作する。

そして前記入力電圧Ｖinが前記保持電圧Ｖholdを超えたとき、前記アナログスイッチ２３を介して再び前記保持回路２４に、その時点での前記入力電圧Ｖinが保持されることになる。以降、前記入力電圧Ｖinの変動に伴って上述した保持電圧Ｖholdの変更制御が繰り返して実行される。そして前記反転増幅回路２６は、前記保持電圧Ｖholdの変化に追従して前記出力アンプ１１を駆動する前記駆動電源電圧ＶＡを変化させることになる。即ち、前記入力電圧Ｖinが高くなった場合には前記駆動電源電圧ＶＡを低下させ、逆に前記入力電圧Ｖinが低くなった場合には前記駆動電源電圧ＶＡを上昇させる。

一方、前記パワーデバイス１,２の制御電圧である、ＩＧＢＴのゲート電圧Ｖgeに対する前記コレクタ・エミッタ間ピーク電流Ｉmaxは、
Ｉmax＝ａ・Ｖge―ｂ （但し、ａ,ｂは定数）
として表わすことができる。従って前記パワーデバイス１,２のコレクタ・エミッタ間に加わる、或る特定の電源電圧Ｖccに対する前記ゲート電圧Ｖgeに着目すると、上式から
Ｖge＝(１／ａ)・(Ｅsc／Ｔsc)・(１／Ｖcc)＋ａ／ｂ
なる関係を導くことができる。そしてこの関係から、相関係数を［０.９８６４］として前記電源電圧Ｖccが２６０Ｖ〜３９０Ｖの範囲において変動すると仮定した場合
ｙ＝−０.０１４３ｘ＋１６.３４７
なる近似式を得ることができる。

これに対して短絡耐量を満たす前記ゲート電圧Ｖgeの最大電圧Ｖge-maxの前記電源電圧Ｖccの変動に対する変化を、短絡耐量時間Ｔscをパラメータとしてそれぞれ求めてみたところ、図７に示すような結果が得られた。そしてこれらの各特性は、その相関係数を［０.９８６４］としたとき、前記電源電圧Ｖccが２６０Ｖ〜３９０Ｖの範囲において変動した場合、
ｙ＝−０.０２９３ｘ＋２５.８５
なる近似式で示された。

尚、本発明は上述した各実施形態に限定されるものではない。例えば前記入力電圧Ｖinを検出するに際しては、前記抵抗Ｒａ,Ｒｂによる分圧比を［１／１００］程度にしておけば十分である。また前述した近似式を満たすように前記出力バッファアンプ２５の出力をオフセット付きの反転増幅回路２６で増幅し、その出力を出力アンプ１１の駆動電源電圧ＶＡとすることも可能である。またパワーデバイス１,２としてＭＯＳ-ＦＥＴを用いる場合にも本発明を同様に適用可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１,２ パワーデバイス（ＩＧＢＴ）
３,４ 駆動回路
５,６ フリーホイリングダイオード
７,８ 出力アンプ
１０ 駆動回路
１１ 出力アンプ
１２ 内部電源回路
２１ 電圧検出手段
２２ 入力バッファアンプ
２３ アナログスイッチ
２４ 保持回路
２５ 出力バッファアンプ
２６ 反転増幅回路
２７ 比較回路
２８ 電圧保持制御回路
Ｃ コンデンサ
ＣＯＭＰ コンパレータ
ＳＷ スイッチ素子
ＦＦ１,ＦＦ２ フリップフロップ
Ｔ タイマ回路

Claims (6)

1. 入力電圧をスイッチングするパワーデバイスをオン・オフ駆動するパワーデバイスの駆動回路であって、
   オン・オフ制御信号に応じて前記パワーデバイスの制御端子に制御電圧を印加して該パワーデバイスをオン・オフ駆動する出力アンプと、
   前記入力電圧の変化に応じて前記出力アンプの駆動電源電圧を生成して前記制御電圧を変化させる内部電源回路と
   を具備したことを特徴とするパワーデバイスの駆動回路。
2. 前記パワーデバイスは、ＩＧＢＴまたはＭＯＳ-ＦＥＴである請求項１に記載のパワーデバイスの駆動回路。
3. 前記内部電源回路は、前記入力電圧の上昇時に前記出力アンプの駆動電源電圧を低下させて前記制御電圧を低下させ、前記パワーデバイスの短絡電流を低減するものである請求項１に記載のパワーデバイスの駆動回路。
4. 前記内部電源回路は、前記入力電圧の上昇を検出する比較回路と、この比較回路にて前記入力電圧の上昇が検出されたときに該入力電圧を保持する保持回路と、この保持回路に保持された電圧に応じて前記出力アンプの駆動電源電圧を生成する反転増幅アンプとを備える請求項１に記載のパワーデバイスの駆動回路。
5. 前記内部電源回路は、更に前記入力電圧の変化の極性を判定する極性検出器と、この極性検出器の出力に応じて前記保持回路に保持された電圧を低減させる電圧保持制御回路とを備える請求項４に記載のパワーデバイスの駆動回路。
6. 前記入力電圧は、交流電圧を整流した電圧であって、
   前記電圧保持制御回路は、前記入力電圧のピーク電圧が所定回数に亘って連続して低下したとき、前記保持回路に保持された電圧を低減させる請求項５に記載のパワーデバイスの駆動回路。

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