JPWO2016181597A1 - 駆動回路、スイッチング制御回路およびスイッチング装置 - Google Patents

駆動回路、スイッチング制御回路およびスイッチング装置 Download PDF

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Abstract

入力信号Ｖｉｎに応じてスイッチング素子を駆動する駆動回路（２０）であって、正電圧Ｖｃｃが供給される正電源端子（２１）と、入力信号Ｖｉｎが入力される入力端子（２２）と、スイッチング素子（２）のソースに接続されるグランド端子（２３）と、正電圧Ｖｃｃを入力信号Ｖｉｎに応じて出力することが可能な第１の出力端子（２５）と、電流源回路（１０）と、電流源回路（１０）に接続された第２の出力端子（２６）とを備え、駆動回路（２０）は、第１の出力端子（２５）から出力される正電圧Ｖｃｃが第１インピーダンス回路（９０）で変換された電流Ｉｇ２および電流源回路（１０）から第２の出力端子（２６）を経由して出力された電流Ｉｇ１をゲートに供給することによりスイッチング素子（２）を駆動する。

Description

本発明は、駆動回路、スイッチング制御回路およびスイッチング装置に関する。
特許文献１には、ノーマリオフの接合型ＦＥＴをスイッチング素子に用いた半導体回路が開示されている。
図１２は、特許文献１に記載された半導体回路の回路図である。同図に記載された半導体回路は、ノーマリオフの接合型ＦＥＴ（スイッチング素子）２０１と、ゲートスイッチングモジュール２０３と、ダイオード２１３と、ツェナーダイオード２１４と、フリーホイールダイオード２０２と、帰還容量２０７と、入力容量２０８と、寄生ダイオード２０９とで構成されている。接合型ＦＥＴ２０１は、ドレイン端子２０４とソース端子２０５との間に配置されている。ゲートスイッチングモジュール２０３は、接合型ＦＥＴ２０１のゲート端子２０６とソース端子２０５との間に配置され、ゲート抵抗２１１と、接合型ＦＥＴ２０１に電圧を印加するためのゲート電源２１２と、ゲート抵抗２１１と並列に接続されたコンデンサ２１５とを有している。
上記構成において、ノーマリオフの接合型ＦＥＴ２０１の閾値は２.５Ｖと低く、また、ゲート抵抗２１１によりゲート電流が制限されるため、高速にターンオンすることは不可能である。そこで、コンデンサ２１５を並列接続することで、ゲート抵抗２１１とは別の経路で入力容量２０８の充電電流を流し、高速なターンオンを実現している。またゲート抵抗２１１により、オン時の電流を制限することが可能である。一方、オフ時には、オン時にコンデンサ２１５が充電されているため、コンデンサ２１５の電圧がゲート端子２０６とソース端子２０５との間に印加され、誤動作を引き起こしにくい条件となっている。
特開２０１１−７７４６２号公報
ところで、窒化ガリウム（ＧａＮ）を用いたワイドバンドギャップ半導体素子であるＧａＮ−ＧＩＴ（Ｇａｔｅ Ｉｎｊｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）は、ノーマリオフ動作と低オン抵抗とを両立した電圧印加−電流駆動型の高速スイッチング素子として実用化が期待されている。
しかしながら、特許文献１に開示された半導体回路において、スイッチング素子を接合型ＦＥＴからＧａＮ−ＧＩＴに置き換えた場合、スイッチング速度を調整しつつ、安定な駆動電流を供給することは困難である。
本発明は、上記課題に鑑みてなされたものであり、電圧印加−電流駆動型の高速スイッチング素子に対し、高速なスイッチング速度を調整し、かつ、安定に制御された駆動電流を供給することが可能な駆動回路、スイッチング制御回路およびスイッチング装置を提供することを目的とする。
上記課題を解決するため、本開示の一形態に係る駆動回路は、電源電圧および入力信号が供給され、前記入力信号に応じて第１端子、第２端子および制御端子を有するスイッチング素子を駆動する駆動回路であって、前記電源電圧が供給される正電源端子と、前記入力信号が入力される入力端子と、前記スイッチング素子の前記第２端子に接続されるグランド端子と、供給された前記電源電圧を、前記入力信号に応じて出力することが可能な第１の出力端子と、電流源回路と、前記電流源回路に接続された、前記第１の出力端子と異なる第２の出力端子とを備え、前記駆動回路は、前記第１の出力端子から出力される前記電源電圧が第１インピーダンス回路で変換された第１電流、および、前記電流源回路から前記第２の出力端子を経由して出力された第２電流を、前記制御端子に供給することにより前記スイッチング素子を駆動することを特徴とする。
また、本開示の一形態に係るスイッチング制御回路は、電源電圧および入力信号が供給され、前記入力信号に応じて、第１端子、第２端子および制御端子を有するスイッチング素子を制御するスイッチング制御回路であって、所定の抵抗性素子を含む第１インピーダンス回路と、電流源回路とを備え、前記スイッチング制御回路は、前記スイッチング素子をオン状態とするときに、前記電源電圧が前記第１インピーダンス回路で変換された第１電流、および、前記電流源回路から出力された第２電流を、前記制御端子に供給することにより前記スイッチング素子を制御することを特徴とする。
本発明に係る駆動回路によれば、電圧印加−電流駆動型のスイッチング素子に対し、ターンオン時間およびターンオフ時間を調整しつつ高速スイッチングを達成でき、安定した駆動電流を供給することが可能となる。
図１は、実施の形態１に係るスイッチング装置および負荷の回路構成を示す図である。 図２は、駆動制御回路の回路構成の一例を示す図である。 図３は、実施の形態１に係るスイッチング装置における信号波形を示す図である。 図４は、実施の形態１の変形例に係る負電源回路の回路図である。 図５は、特許文献２に記載された従来のスイッチング装置のセルフターンオン現象を説明する回路図である。 図６は、実施の形態２に係るスイッチング装置および負荷の回路図である。 図７は、実施の形態２に係るスイッチング装置における信号波形を示す図である。 図８は、実施の形態３に係る駆動制御回路の回路図である。 図９は、実施の形態３に係るスイッチング装置における信号波形を示す図である。 図１０は、実施の形態４に係るスイッチング装置および負荷の回路図である。 図１１は、実施の形態４に係るスイッチング装置における信号波形を示す図である。 図１２は、特許文献１に記載された半導体回路の回路図である。
（本発明の基礎となった知見）
本発明者らは、背景技術の欄において記載したスイッチング素子に関し、以下の問題が生じることを見出した。
図１２において、接合型ＦＥＴ２０１は、ゲート−ソース間の入力容量２０８と並列に、寄生ダイオード２０９を有している。接合型ＦＥＴ２０１をオンするための閾値は２.５Ｖ程度であり、接合型ＦＥＴ２０１を低損失にオンさせるためには、ゲート−ソース間電圧を高精度に制御する必要がある。図１２に記載された半導体回路では、接合型ＦＥＴ２０１のゲート端子２０６とソース端子２０５との間に、ダイオード２１３とツェナーダイオード２１４とを直列接続することにより、ゲート−ソース間電圧を制御している。入力容量２０８の充放電電流はゲート抵抗２１１により調整されるとともに、コンデンサ２１５により、ゲート抵抗２１１とは別の経路で入力容量２０８の充電電流を流して高速なターンオンを実現している。一方、オフ時には、オン時に充電されたコンデンサ２１５の電圧が、ゲート−ソース間に負電圧として印加される。このことにより、セルフターンオンの誤動作を引き起こしにくくしている。
セルフターンオンの誤動作は、誤点弧とも呼ばれ、一例としてターンオフ時のドレイン端子２０４の電圧の上昇に伴い、帰還容量２０７に充電電流が流れることにより、ゲート電圧が上昇して接合型ＦＥＴ２０１がオン動作してしまうという現象である。この誤点弧は、使用環境としてドレイン端子電圧の変化速度ｄＶ／ｄｔが大きいほど、また、ゲート線路の引き回しが長くて寄生インピーダンスが大きいほど発生しやすい。この観点から、誤点弧を抑制するには、オフ時のゲート−ソース間を低インピーダンスにするような実装、あるいは上記のように負電圧を印加するなどの対策が施される。
しかしながら、上記従来の構成では、スイッチング素子はノーマリオフの接合型ＦＥＴ２０１であり、オン時のゲート−ソース間電圧を高精度に制御するという課題の解決を目的としている。これに対し、本発明に係るスイッチング素子は、電圧印加−電流駆動型のスイッチング素子であり、ノーマリオフ動作であること、オンするための閾値が低いこと、および入力容量が小さいためにセルフターンオンの誤動作対策の課題があることなどで共通する。しかし、オン時のゲート−ソース間電圧よりもゲート電流を制御する必要があるという点で異なる。
また、スイッチング素子の駆動電流の経路にコンデンサのような容量性素子があると、ゲート−ソース間容量を急速に充放電することにより高速スイッチングを達成しながら、オン期間やオフ期間のほとんどは電流を流さないので駆動損失を低減できるという効果がある。つまり、上記コンデンサの充放電電圧は、スイッチング素子のターンオン時のゲート流入電流やターンオフ時のゲート流出電流、即ちターンオン時間やターンオフ時間に影響する。しかしながら、上記コンデンサの充放電電圧は、オン時間とコンデンサの静電容量値、駆動電圧などによって変動するといった問題点がある。
本発明は、このような問題点を解決すべくなされたものであり、電圧印加−電流駆動型の高速スイッチング素子に対し、高速なスイッチング速度を調整し、かつ、安定に制御された駆動電流を供給することが可能な駆動回路、スイッチング制御回路およびスイッチング装置を提供することにある。
以下、本発明の駆動回路、スイッチング制御回路およびスイッチング装置についての好ましい実施の形態を以下に説明する。
（実施の形態１）
図１は、実施の形態１に係るスイッチング装置１００および負荷１の回路構成を示す図であり、図２は、駆動制御回路５の回路構成の一例を示す図であり、図３は実施の形態１に係るスイッチング装置１００における信号波形を示す図である。
［１−１．スイッチング装置の構成］
図１において、スイッチング装置１００は、スイッチング素子２とスイッチング制御回路８０とを備える。スイッチング素子２は、ドレイン端子である第１端子、ソース端子である第２端子およびゲート端子である制御端子を有している。スイッチング素子２は、電圧印加−電流駆動型のスイッチング素子であり、例えば、ＧａＮ−ＧＩＴである。スイッチング素子２のオンオフ動作により、負荷１に電源電圧Ｅｃｃがパルス状に印加される。
また、電流Ｉｇは、スイッチング素子２のゲート端子への流入電流である。電流Ｉｇがプラスの場合は電流Ｉｇ１と電流Ｉｇ２により電流供給となり、マイナスの場合は電流放電となる。
スイッチング制御回路８０は、負荷１への電源電圧Ｅｃｃの印加状態を制御する回路であり、駆動回路２０と、第１インピーダンス回路９０と、第２インピーダンス回路９５とを備える。より具体的には、スイッチング制御回路８０は、負荷１への電源電圧Ｅｃｃの印加の有無を切り替えるスイッチング素子２のスイッチング動作を制御する。
駆動回路２０は、駆動制御回路５と、電流源回路１０と、第１スイッチ１１と、第２スイッチ１２と、第３スイッチ１３と、第４スイッチ１４と、第５スイッチ１５と、正電源端子２１と、入力端子２２と、グランド端子２３と、負電源端子２４と、第１の出力端子２５と、第２の出力端子２６と、第３の出力端子２７とを備える。駆動回路２０は、主に半導体で構成されて集積化された回路である。なお、駆動回路２０の集積化（ワンチップ化）は、図１で示された駆動回路２０の回路構成に限定されるものではなく、スイッチング制御回路８０およびスイッチング装置１００の要求特性等（一例として、小型化、低消費電力化、コスト、等）に応じて適宜変更されてもよい。
正電源端子２１には、正電源３から電源電圧である正電圧Ｖｃｃが供給され、負電源端子２４には、負電源４から負電圧Ｖｅｅが供給される。
入力端子２２には、入力信号である駆動パルス信号Ｖｉｎが入力される。
第１の出力端子２５は、スイッチング制御回路８０に供給された正電圧Ｖｃｃを、入力信号Ｖｉｎに応じて出力することが可能な端子である。
第２の出力端子２６は、電流源回路１０に接続された、第１の出力端子２５と異なる端子である。
第３の出力端子２７は、第２スイッチ１２の他端に接続され、第２インピーダンス回路９５を介してゲート端子に接続された端子である。
駆動制御回路５は、入力端子２２を経由して駆動パルス信号Ｖｉｎを受電し、端子Ｓ０〜Ｓ５を経由して、それぞれ、信号Ｓ０〜Ｓ５を出力する。電流源回路１０は、信号Ｓ０がＨレベルの時に、第２の出力端子２６を経由してスイッチング素子２のゲート端子へ定電流Ｉｇ１を供給する。
第１スイッチ１１は、一端が正電源端子２１接続され、信号Ｓ１がＨレベルの時にオン状態となる。第２スイッチ１２は、一端が負電源端子２４に接続された負電圧用スイッチであり、信号Ｓ２がＨレベルの時にオン状態となる。第３スイッチ１３は、第１スイッチ１１の他端と負電源端子２４との間に接続された第１放電用スイッチであり、信号Ｓ３がＨレベルの時にオン状態となる。第４スイッチ１４は、スイッチング素子２のゲート端子と負電源端子２４との間に接続された第２放電用スイッチであり、信号Ｓ４がＨレベルの時にオン状態となる。第５スイッチ１５は、スイッチング素子２のゲート端子とＧｎｄ端子との間に接続され、信号Ｓ５がＨレベルの時にオン状態となる。
第１インピーダンス回路９０は、コンデンサ６と第１抵抗７とを備える。互いに直列接続されたコンデンサ６および第１抵抗７は、第１スイッチ１１の他端とスイッチング素子２のゲート端子との間に接続される。なお、第１インピーダンス回路９０は、第１抵抗７およびコンデンサ６以外の回路素子を含んでもよい。
第２インピーダンス回路９５は、第２抵抗８を備える。第２抵抗８は、第２スイッチ１２の他端とスイッチング素子２のゲート端子との間に接続される。なお、第２インピーダンス回路９５は、第２抵抗８以外の回路素子を含んでもよい。
図２に示すように、駆動制御回路５は、基準電圧源５０と、抵抗５１〜５４と、比較器５５、５６および６６と、ＡＮＤ回路５７、６１〜６３、６５、および６７〜６８と、ＯＲ回路６０と、インバータ５８および６４と、遅延回路５９とを備える。
基準電圧源５０は、基準電圧Ｖｒを生成する。抵抗５１および５２は、正電圧Ｖｃｃを分圧する。抵抗５３および５４は、負電圧Ｖｅｅと基準電圧Ｖｒとの差電圧を分圧する。比較器５５は、正電圧Ｖｃｃの分圧値と基準電圧Ｖｒとを比較し、正電圧Ｖｃｃが所定値以上の場合にＡＮＤ回路５７へ“Ｈ”レベルを出力する。比較器５６は、負電圧Ｖｅｅおよび基準電圧Ｖｒの差電圧の分圧値とＧｎｄ電位とを比較し、負電圧Ｖｅｅが所定値以下の場合にＡＮＤ回路５７へ“Ｈ”レベルを出力する。インバータ５８は、ＡＮＤ回路５７の出力を反転したものを信号Ｓ５として出力する。遅延回路５９は、入力信号Ｖｉｎを遅延時間Ｔｄだけ遅延してＯＲ回路６０およびＡＮＤ回路６２へ出力する。ＯＲ回路６０は、入力信号Ｖｉｎと遅延回路５９の出力とが入力される。ＡＮＤ回路６１は、ＯＲ回路６０の出力とＡＮＤ回路５７の出力とが入力され、信号Ｓ０を出力する。ＡＮＤ回路６２は、入力信号Ｖｉｎと遅延回路５９の出力とが入力される。ＡＮＤ回路６３は、ＡＮＤ回路６２の出力とＡＮＤ回路５７の出力とが入力され、信号Ｓ１を出力する。インバータ６４は、ＯＲ回路６０の出力を反転する。ＡＮＤ回路６５は、インバータ６４の出力とＡＮＤ回路５７の出力とが入力され、信号Ｓ２を出力する。比較器６６は、ゲート電圧と基準電圧Ｖｒとを比較し、ゲート電圧が基準電圧Ｖｒより低い場合にＡＮＤ回路６７へ“Ｈ”レベルを出力する。ＡＮＤ回路６７は、インバータ６４の出力と比較器６６の出力とが入力される。ＡＮＤ回路６８は、ＡＮＤ回路６７の出力とＡＮＤ回路５７の出力とが入力され信号Ｓ３および信号Ｓ４を出力する。
［１−２．スイッチング制御回路の動作］
まず、スイッチング制御回路８０の停止時の動作を説明する。ここで、スイッチング制御回路８０の停止時とは、正電圧Ｖｃｃが所定値より低い、あるいは負電圧Ｖｅｅが所定値より高い、即ち、スイッチング制御回路８０が、スイッチング素子２を充分にオンオフできない場合である。この場合には、入力信号Ｖｉｎがスイッチング制御回路８０に入力されてもスイッチング制御回路８０を停止しておく必要がある。なお、スイッチング制御回路８０を停止させる場合は、正電圧Ｖｃｃまたは負電圧Ｖｅｅが所定値よりも低い場合以外にもあり、例えば、周囲温度が異常に高い、または、外部からのリモート信号が入力されている場合などである。ここでは、本発明の理解を容易とするため、スイッチング制御回路８０を停止させる場合の列挙については省略する。
比較器５５は正電圧Ｖｃｃの検出比較結果を出力し、比較器５６は負電圧Ｖｅｅの検出比較結果を、それぞれ出力する。これより、比較器５５および５６の出力の論理積を演算するＡＮＤ回路５７が“Ｈ”レベルを出力する場合には、スイッチング制御回路８０は動作可能である。一方、ＡＮＤ回路５７が“Ｌ”レベルを出力する場合には、スイッチング制御回路８０は停止する。つまり、ＡＮＤ回路５７の出力の反転信号である信号Ｓ５は、スイッチング制御回路８０の停止時に“Ｈ”レベルとなり、第５スイッチ１５をＯＮ状態にしてスイッチング素子２のゲートを地絡する。同時に、“Ｌ”レベルのＡＮＤ回路５７の出力は、ＡＮＤ回路６１、６３、６５および６８に入力され、それらの各出力に対応する信号Ｓ０〜Ｓ４を“Ｌ”レベルとし、対応する電流源回路１０、第１スイッチ１１、第２スイッチ１２、第３スイッチ１３および第４スイッチ１４をオフ状態とする。
次に、スイッチング制御回路８０の動作時の動作を、図１〜図３を用いて説明する。
図３の各信号波形は、信号Ｓ５が“Ｌ”レベルの動作状態、つまり、スイッチング制御回路８０の動作時を表している。
まず、図３の時刻ｔ０において、入力信号Ｖｉｎが立上る（“Ｈ”レベルとなる）と、インバータ６４によって“Ｌ”レベルとなった信号がＡＮＤ回路６５および６７に入力される。これにより、ＡＮＤ回路６５および６８の出力である信号Ｓ２〜Ｓ４は、それまでの“Ｈ”レベルから“Ｌ”レベルへと反転し、第２スイッチ１２、第３スイッチ１３および第４スイッチ１４はターンオフする。同時に、ＯＲ回路６０およびＡＮＤ回路６１を介して出力される信号Ｓ０は“Ｈ”レベルとなり、電流源回路１０は、定電流Ｉｇ１のスイッチング素子２のゲート端子への供給を開始する。定電流Ｉｇ１は、負電源Ｖｅｅに接続されていたスイッチング素子２のゲート端子のゲート−ソース間容量を充電するが、この電流は数ｍＡ〜数十ｍＡに設定されており、ゲート端子の電位は負電圧Ｖｅｅからほとんど変動しない。
次に、遅延回路５９による遅延時間Ｔｄ後の時刻ｔ１において、ＡＮＤ回路６２の出力は“Ｈ”レベルとなるので、信号Ｓ１も“Ｈ”レベルとなり、第１スイッチ１１がターンオンする。コンデンサ６と第１抵抗７との直列回路である第１インピーダンス回路９０には正電圧Ｖｃｃが印加され、当該回路を介してサージ状の電流Ｉｇ２がスイッチング素子２のゲート端子へ供給され、ゲート容量を充電していく。スイッチング素子２として想定しているＧａＮ−ＧＩＴは、ゲート−ソース間電圧が素子性能で決まる閾値電圧を越えるとＯＮ状態に移行する。この移行期間は、第１抵抗７の抵抗値により調整可能である。
その後、スイッチング素子２のＯＮ期間において、ＧａＮ−ＧＩＴのゲート−ソース間電圧はフォワード電圧Ｖｆでクランプされるので、コンデンサ６と第１抵抗７との直列回路より供給される電流Ｉｇ２は無くなる。一方、低オン抵抗のＯＮ状態を維持するためにはゲート流入電流が必要であるが、このゲート流入電流は電流源回路１０からの定電流Ｉｇ１によってまかなわれる。
次に、時刻ｔ２において、入力信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルへと反転すると、ＡＮＤ回路６２の出力は“Ｌ”レベルとなり、これにより、信号Ｓ１も“Ｌ”レベルとなり第１スイッチ１１はターンオフする。
次に、遅延回路５９による遅延時間Ｔｄ後の時刻ｔ３において、ＯＲ回路６０およびＡＮＤ回路６１の出力は“Ｌ”レベルとなり、電流源回路１０は電流供給を停止する。同時にＡＮＤ回路６５の出力である信号Ｓ２は“Ｈ”レベルとなり、第２スイッチ１２はターンオンする。スイッチング素子２のゲート端子は第２抵抗８および第２スイッチ１２を介して負電源４の負電圧端子に接続され、ゲート容量を放電していく。この放電速度は第２抵抗８の抵抗値により調整可能である。
次に、時刻ｔ４において、放電によって低下したスイッチング素子２のゲート端子電圧が基準電圧Ｖｒ以下となると、比較器６６の出力は“Ｌ”レベルから“Ｈ”レベルへと反転し、ＡＮＤ回路６７および６８を経由して出力される信号Ｓ３およびＳ４は、“Ｈ”レベルとなる。信号Ｓ４により第４スイッチ１４はターンオンし、スイッチング素子２のゲート端子が負電源端子２４へ接続される。これと共に、信号Ｓ３により第３スイッチ１３がターンオンし、コンデンサ６は、第１抵抗７、第３スイッチ１３および第４スイッチ１４を介して放電される。第３スイッチ１３は、第２スイッチ１２に同期してオンオフする。より具体的には、第３スイッチ１３は、スイッチング素子２がオフ状態となるとき、第２スイッチ１２が導通状態となった後、所定の時間経過後に導通状態となる。この時刻ｔ４以降の期間は、スイッチング素子２のＯＦＦ期間であり、ゲート端子は低インピーダンスで負電源へと接続されるので、ドレイン電圧の変動に対してセルフターンオンの誤動作を防止することが可能となる。
第３スイッチ１３および第４スイッチ１４は、スイッチング素子２がオフ状態となるときに導通状態となることにより、第１インピーダンス回路９０に蓄積された電荷を放電させるための放電用スイッチである。
次に、時刻ｔ５において、再び入力信号Ｖｉｎが立ち上り（“Ｈ”レベルとなり）、上記動作を繰り返す。
なお、時刻ｔ０〜ｔ１の期間および時刻ｔ２〜ｔ３の期間は、遅延回路５９による遅延時間Ｔｄで設定されるが、当該期間は第１スイッチ１１〜第４スイッチ１４の切り替わる際に正電源３（正電圧Ｖｃｃ）と負電源４（負電圧Ｖｅｅ）との短絡を防ぐためのデッドタイムであって、可能な限り短いことが好ましい。
上記構成および動作によれば、駆動回路２０は、第１の出力端子２５から出力される正電圧Ｖｃｃが第１インピーダンス回路９０で変換された第１電流である電流Ｉｇ２、および、電流源回路１０から第２の出力端子２６を経由して出力された第２電流である電流Ｉｇ１を、ゲート端子に供給することによりスイッチング素子２を駆動する。
以上のように、本実施の形態に係る駆動回路２０によれば、スイッチング素子２のゲート端子を充電する電流経路は、ＣＲ直列回路である第１インピーダンス回路９０を経由する急速充電用経路と、電流源回路１０を経由するゲート電流制御用経路とに分けられる。これにより、ターンオン時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できると共に、低オン抵抗性を示す安定なオン状態を確保することが可能となる。また、負電源を設けることでオフ時のゲート電圧が負電圧に設定される。これにより、セルフターンオンのような誤動作を防止することが可能となる。さらに、ターンオフ時の負電源への接続経路として、異なる抵抗値を介する２系統以上の駆動経路（第４スイッチ１４および第２インピーダンス回路９５）が設けられる。これにより、ターンオフ時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できると共に、駆動経路上にあるコンデンサ６を放電するので、常に同じ条件でターンオンに備えることが可能となる。
また、本実施の形態に係るスイッチング制御回路８０は、第１インピーダンス回路９０と、電流源回路１０とを備え、スイッチング素子２をオン状態とするときに、正電圧Ｖｃｃが第１インピーダンス回路９０で変換された電流Ｉｇ２、および、電流源回路１０から出力された電流Ｉｇ１を、ゲート端子に供給することによりスイッチング素子２を制御する。一方、スイッチング制御回路８０は、スイッチング素子２をオフ状態とするときに、第２スイッチ１２を導通状態にしてゲート端子を放電させる、ゲート端子、第２インピーダンス回路９５、第３の出力端子２７、第２スイッチ１２および負電源端子２４で構成された経路と、第４スイッチ１４を導通状態にしてゲート端子を放電させる、ゲート端子、第２の出力端子２６、第４スイッチ１４および負電源端子２４で構成された経路とを有する。これにより、上記駆動回路２０と同様の効果が奏される。
また、本実施の形態に係るスイッチング装置１００は、スイッチング制御回路８０と、スイッチング素子２とを備える。これにより、駆動回路２０およびスイッチング制御回路８０と同様の効果が奏される。
なお、コンデンサ６の容量値をＣｓとし、スイッチング素子２のゲート−ソース間容量をＣｇｓとすると、コンデンサ６を介してのゲート電流においてスイッチング素子２のゲート−ソース間電圧がフォワード電圧Ｖｆに達するためのＣｓの条件は式１で表される。
Ｃｓ＞Ｃｇｓ・（Ｖｆ−Ｖｅｅ）／（Ｖｃｃ−Ｖｆ） （式１）
また、第１抵抗７の抵抗値をＲｓ、とすると、スイッチング素子２のオフ期間中のコンデンサ６の両端電圧Ｖｃは、式２で表される。
Ｖｃ＝（Ｖｃｃ−Ｖｆ）・ｅｘｐ［−ｔ／（Ｃｓ・Ｒｓ）］ （式２）
上記式２より、Ｔｏｆｆ中にコンデンサ６を充電電圧（Ｖｃｃ−Ｖｆ）の５％以下に放電するには、時定数Ｃｓ・ＲｓがＴｏｆｆの１／３以下であればよい。即ち、スイッチング素子２のオフ期間の最小値をＴｏｆｆ＿ｍｉｎとすると、Ｒｓの条件は式３で表される。
Ｒｓ＜Ｔｏｆｆ＿ｍｉｎ／（３Ｃｓ） （式３）
なお、負電源は、負電圧Ｖｅｅを供給する定電圧源として説明してきたが、これに限られない。別の態様として、例えば、図４のように制御回路用電源Ｖｃｃからシリーズレギュレータにより定電圧Ｖｄｄを生成し、反転型のスイッチトキャパシタコンバータで負電位に変換することによって生成することができる。
図４は、実施の形態１の変形例に係る負電源回路の回路図である。同図において、負電源回路４８は、シリーズレギュレータ４０と、コンデンサ４１、４４および４７と、スイッチ４２、４３、４５および４６とを備える。負電源回路４８は、入力された正電圧Ｖｃｃを所定の電圧Ｖｄｄに降圧してコンデンサ４１に出力する。スイッチ４２および４３は、同時にオンオフし、スイッチ４５および４６は、スイッチ４２および４３と排他的にオンオフする。コンデンサ４４は、スイッチ４２および４３がオンの時に電圧Ｖｄｄに充電される。スイッチ４５および４６がオンの時に、コンデンサ４４の電荷はコンデンサ４７へ放電される。これにより、オンオフの期間が充分であれば、コンデンサ４７には電圧Ｖｄｄが発生し、その正電位側はＧｎｄに接続されるので、電圧Ｖｄｄは反転して負電圧Ｖｅｅとして出力される。以上のように、シリーズレギュレータ４０によって生成された定電圧Ｖｄｄが、反転型のスイッチトキャパシタコンバータによって負電圧Ｖｅｅ（＝−Ｖｄｄ）として出力されるので、負電圧Ｖｅｅは電源電圧Ｖｃｃ等のパラメータの変動による影響が抑制された定電圧となる。負電圧Ｖｅｅを定電圧化することにより、Ｃｓ、Ｒｓの定数設定などスイッチング制御回路８０設計を容易化できる。
なお、電流源回路１０は、信号Ｓ０に応じて所定の電流を供給する回路として説明したが、この所定の電流値を調整できるようにしておくことにより、設計上の自由度や汎用性の向上が図れる。特に図示はしないが、駆動回路２０に調整用の端子を設け、一例としてその調整端子に接続する抵抗値によって電流源回路１０の電流値を調整することが可能である。
（実施の形態２）
図５は、特許文献２（国際公開第２０１０／０７０８９９号）に記載された従来のスイッチング装置のセルフターンオン現象を説明する回路図である。同図には、一般的なブリッジ構成が示され、ハイサイドスイッチ３２０とローサイドスイッチ３０１とが縦列接続されている。この構成において、ハイサイドスイッチ３２０のターンオン時に、ローサイドスイッチ３０１のドレイン−ゲート間の寄生容量３０７に充電電流が流れることにより、ローサイドスイッチ３０１のゲート電圧が上昇してセルフターンオンする可能性がある。この従来のスイッチング装置のように、オンするためのゲート−ソース間電圧の閾値電圧が低い、または、ドレイン−ゲート間の寄生容量が大きくゲート−ソース間の入力容量が小さい高速スイッチ素子を有する場合に、セルフターンオンが発生し易いという問題がある。
これに対して、本実施の形態に係るスイッチング装置１１０によれば、上記従来のスイッチング装置が有する問題を解決することができる。
実施の形態２に係るスイッチング装置１１０は、縦列接続されたハイサイドスイッチ素子およびローサイドスイッチをスイッチングさせるための回路構成を有している。以下、本実施の形態に係るスイッチング装置１１０について、実施の形態１と同じ構成要素については説明を省略し、実施の形態１と異なる点を中心に説明する。
図６は、実施の形態２に係るスイッチング装置１１０および負荷１の回路構成を示す図であり、図７は、実施の形態２に係るスイッチング装置１１０における信号波形を示す図である。
［２−１．スイッチング装置の構成］
図６において、スイッチング装置１１０は、スイッチング素子２ａおよび２ｂと、スイッチング制御回路８１および８２とを備える。スイッチング素子２ａおよび２ｂは、ＧａＮ−ＧＩＴである。スイッチング素子２ａおよび２ｂが交互にオンオフ動作することにより、負荷１に電源電圧Ｅｃｃがパルス状に印加される。
また、電流Ｉｇ２０は、スイッチング素子２ａのゲート端子への流入電流である。電流Ｉｇ２０がプラスの場合は電流Ｉｇ２１と電流Ｉｇ２２により電流供給となり、マイナスの場合は電流放電となる。
更に、電流Ｉｇ１０は、スイッチング素子２ｂのゲート端子への流入電流である。電流Ｉｇ１０がプラスの場合は電流Ｉｇ１１と電流Ｉｇ１２により電流供給となり、マイナスの場合は電流放電となる。
スイッチング制御回路８１および８２は、負荷１への電源電圧Ｅｃｃの印加状態を制御する回路である。スイッチング制御回路８１は、駆動回路２０Ａと、第１インピーダンス回路９１と、第２インピーダンス回路９６とを備える。また、スイッチング制御回路８２は、駆動回路２０Ｂと、第１インピーダンス回路９２と、第２インピーダンス回路９７とを備える。
スイッチング素子２ａのソースとスイッチング素子２ｂのドレインとが接続され、スイッチング素子２ａのドレインが電源端子（電源電圧Ｅｃｃ）に接続され、スイッチング素子２ｂのソースがＧｎｄ端子に接続されている。スイッチング素子２ａのゲートが駆動回路２０Ａに接続され、スイッチング素子２ｂのゲートが駆動回路２０Ｂに接続されている。この接続構成により、スイッチング素子２ａはハイサイドスイッチとして機能し、スイッチング素子２ｂはローサイドスイッチとして機能する。
駆動回路２０Ａは、実施の形態１に係る駆動回路２０と同じ構成を有し、駆動制御回路５ａと、電流源回路３０と、第１スイッチ３１と、第２スイッチ３２と、第３スイッチ３３と、第４スイッチ３４と、第５スイッチ３５とを備える。駆動回路２０Ｂは、実施の形態１に係る駆動回路２０と同じ構成を有し、駆動制御回路５と、電流源回路１０と、第１スイッチ１１と、第２スイッチ１２と、第３スイッチ１３と、第４スイッチ１４と、第５スイッチ１５とを備える。
第１スイッチ３１は、一端が正電源３Ａの正電圧端子に接続され、信号Ｓ２１がＨレベルの時にオン状態となる。第２スイッチ３２は、一端が負電源４Ａの負電圧端子に接続され、信号Ｓ２２がＨレベルの時にオン状態となる。第３スイッチ３３は、第１スイッチ３１の他端と負電源４Ａの負電圧端子との間に接続され、信号Ｓ２３がＨレベルの時にオン状態となる。第４スイッチ３４は、スイッチング素子２ａのゲート端子と負電源４Ａの負電圧端子との間に接続され、信号Ｓ２４がＨレベルの時にオン状態となる。第５スイッチ３５は、スイッチング素子２ａのゲート端子とＧｎｄ端子との間に接続され、信号Ｓ２５がＨレベルの時にオン状態となる。
第１インピーダンス回路９１は、コンデンサ６ａと第１抵抗７ａとを備える。互いに直列接続されたコンデンサ６ａおよび第１抵抗７ａは、第１スイッチ３１の他端とスイッチング素子２ａのゲート端子との間に接続される。なお、第１インピーダンス回路９１は、第１抵抗７ａおよびコンデンサ６ａ以外の回路素子を含んでもよい。
第２インピーダンス回路９６は、第２抵抗８ａを備える。第２抵抗８ａは、第２スイッチ３２の他端とスイッチング素子２ａのゲート端子との間に接続される。なお、第２インピーダンス回路９６は、第２抵抗８ａ以外の回路素子を含んでもよい。
駆動制御回路５ａは、実施の形態１に係る駆動制御回路５と同じ構成を有する。
つまり、スイッチング制御回路８１および８２は、それぞれ、一例として、実施の形態１で説明したスイッチング制御回路８０を用いることができる。なお、図６では、スイッチング制御回路８１および８２は、同じ回路構成であるものとして説明したが、スイッチング制御回路８１および８２は、同じ回路構成でなくてもよい。
また、本実施の形態では、スイッチング素子２ｂとスイッチング素子２ａとが交互にオンオフ動作する。スイッチング制御回路８１および８２に入力される入力信号Ｖｉｎ２およびＶｉｎ１は、スイッチング素子２ａおよびスイッチング素子２ｂが同時にオン状態とならないように、共にオフ期間となるデッドタイムを有する。つまり、スイッチング素子２ｂのオフ期間の間にスイッチング素子２ａがオンとなり、スイッチング素子２ａのオフ期間の間にスイッチング素子２ｂがオンとなるように設定される。
［２−２．スイッチング制御回路の動作］
スイッチング制御回路８１および８２の停止時の動作については、実施の形態１に係るスイッチング制御回路８０の停止時の動作と同様であるので、説明を省略する。
次に、スイッチング制御回路８１および８２の動作時の動作を、図６および図７を用いて説明する。
図７の各信号波形は、信号Ｓ２５が“Ｌ”レベルの動作状態、つまり、スイッチング制御回路８１の動作時を表している。
まず、図６の時刻ｔ０において、スイッチング制御回路８１の入力信号Ｖｉｎ２が立上る（“Ｈ”レベルとなる）。これにより、信号Ｓ２２〜Ｓ２４は、それまでの“Ｈ”レベルから“Ｌ”レベルへと反転し、第１スイッチ３２、第２スイッチ３３および第３スイッチ３４は、ターンオフする。これと同時に、信号Ｓ２０は“Ｈ”レベルとなり、電流源回路３０は、定電流Ｉｇ２１のスイッチング素子２ａのゲート端子への供給を開始する。定電流Ｉｇ２１は、負電源４Ａに接続されていたスイッチング素子２ａのゲート端子のゲート−ソース間容量を充電するが、この電流は数ｍＡ〜数十ｍＡに設定されており、ゲート端子の電位Ｇａｔｅ２は負電圧Ｖｅｅ２からほとんど変動しない。なお、この時点で、スイッチング制御回路８２の入力信号Ｖｉｎ１は、既に“Ｌ”レベルとなっており、スイッチング素子２ｂのゲート−ソース間電圧は負電源電圧Ｖｅｅ１に落とされている。
次に、遅延時間Ｔｄ後の時刻ｔ１において、信号Ｓ２１は“Ｈ”レベルとなり、第１スイッチ３１がターンオンする。コンデンサ６ａと第１抵抗７ａとの直列回路である第１インピーダンス回路９１には正電圧Ｖｃｃ２が印加され、当該回路を介してサージ状の電流Ｉｇ２２がスイッチング素子２ａのゲート端子へ供給され、ゲート容量を充電していく。スイッチング素子２ａとして想定しているＧａＮ−ＧＩＴは、ゲート−ソース間電圧が素子性能で決まる閾値電圧を越えるとＯＮ状態に移行する。この移行期間は、第１抵抗７ａの抵抗値により調整可能である。
その後、スイッチング素子２ａのＯＮ期間において、ＧａＮ−ＧＩＴのゲート−ソース間電圧はフォワード電圧Ｖｆでクランプされるので、コンデンサ６ａと第１抵抗７ａとの直列回路より供給される電流Ｉｇ２２は無くなる。一方、低オン抵抗のＯＮ状態を維持するためにはゲート流入電流が必要であるが、このゲート流入電流は電流源回路３０からの定電流Ｉｇ２１によってまかなわれる。
次に、時刻ｔ２において、入力信号Ｖｉｎ２が“Ｈ”レベルから“Ｌ”レベルへと反転すると、信号Ｓ２１は“Ｌ”レベルとなって第１スイッチ３１はターンオフする。このとき、スイッチング制御回路８２の入力信号Ｖｉｎ１も“Ｌ”レベルであり、本時刻から次にＶｉｎ１が“Ｈ”レベルになる時刻までの期間が、入力信号Ｖｉｎ１とＶｉｎ２とのデッドタイム期間である。
次に、遅延時間Ｔｄ後の時刻ｔ３において、信号Ｓ２０が“Ｌ”レベルへと反転すると電流源回路３０は電流供給を停止する。同時に信号Ｓ２２は“Ｈ”レベルとなり、第２スイッチ３２をターンオンする。スイッチング素子２ａのゲート端子は第２抵抗８ａおよび第２スイッチ３２を介して負電源４Ａの負電圧端子（負電圧Ｖｅｅ２）に接続され、ゲート容量を放電していく。この放電速度は第２抵抗８ａの抵抗値により調整可能である。
次に、時刻ｔ４において、放電によって低下したスイッチング素子２ａのゲート端子電圧が基準電圧Ｖｒ以下となると、信号Ｓ２３及びＳ２４は“Ｈ”レベルとなる。信号Ｓ２４により第４スイッチ３４はターンオンし、スイッチング素子２ａのゲート端子が負電源４Ａの負電圧端子（負電圧Ｖｅｅ２）へ接続される。これと共に、信号Ｓ２３により第３スイッチ３３がターンオンし、コンデンサ６ａは、第１抵抗７ａ、第３スイッチ３３および第４スイッチ３４を介して放電される。時刻ｔ４から後述する時刻ｔ５までの期間は、スイッチング素子２ａのオフ期間であり、この期間内に入力信号Ｖｉｎ１は“Ｈ”レベルとなりスイッチング素子２ｂは駆動される。スイッチング素子２ｂのオン動作に伴い、接続点電位Ｇｎｄ２は変動するが、スイッチング素子２ａのゲート端子は低インピーダンスで負電源４Ａに接続されているので、セルフターンオンの誤動作は防止される。なお、入力信号Ｖｉｎ１を時刻ｔ５以前に“Ｌ”レベルへと反転させてスイッチング素子２ｂがオフ状態となっているように、入力信号のデッドタイムまたはｔ２〜ｔ４の期間を調整する必要がある。
次に、入力信号Ｖｉｎ１が“Ｌ”レベルとなった後の時刻ｔ５において、再び入力信号Ｖｉｎ２が立ち上り、上記動作を繰り返す。時刻ｔ０〜ｔ１の期間および時刻ｔ２〜ｔ３の期間は、遅延時間Ｔｄで設定されるが、当該期間は第１スイッチ３１〜第４スイッチ３４の切り替わる際に正電源３Ａ（正電圧Ｖｃｃ２）と負電源４Ａ（負電圧Ｖｅｅ２）との短絡を防ぐためのデッドタイムであって、可能な限り短いことが好ましい。
以上のように、本実施の形態によれば、交互にオンオフする２つのスイッチング素子２ａおよび２ｂのゲート端子を充電する電流経路は、それぞれ、ＣＲ直列回路である第１インピーダンス回路９１および９２を経由する急速充電用経路と、電流源回路３０および１０を経由するゲート電流制御用経路とに分けられる。これにより、ターンオン時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できると共に、低オン抵抗性を示す安定なオン状態を確保することが可能となる。また、負電源を設けることでオフ時のゲート電圧が負電圧に設定される。これにより、オフ期間中に他方のスイッチング素子のオン動作によって接続点電位が変動しても、セルフターンオンのような誤動作を防止することが可能となる。さらに、ターンオフ時の負電源への接続経路として、異なる抵抗値を介する２系統以上の駆動経路が設けられる。これにより、ターンオフ時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できると共に、駆動経路上にあるコンデンサ６ａおよび６を放電するので、常に同じ条件でターンオンに備えることが可能となる。
なお、スイッチング制御回路８１の負電源４Ａは、単に定電圧源として説明してきたが、図４に示された実施の形態１の変形例と同様に、シリーズレギュレータにより定電圧Ｖｄｄを生成し、反転型のスイッチトキャパシタコンバータで負電位に変換することによって生成することができる。
（実施の形態３）
実施の形態１では、ゲート端子の急速充電を、ＣＲ直列回路である第１インピーダンス回路を経由しての駆動経路のみが担っていたが、本実施の形態に係るスイッチング制御回路は、そのような方法に限定されない。負電源電位Ｖｅｅの絶対値が大きく、スイッチング素子２のゲート容量が大きいと、第１インピーダンス回路を介しての駆動経路からの充電電流は、供給開始時は大きいが、ゲート容量および駆動コンデンサの充電が進むにつれて指数関数的に減少する。このため、ゲート電圧がスイッチング素子２のターンオン閾値電圧に達する時には充電電流が減ってしまい、高速にターンオンできなくなる場合がある。本実施の形態では、第１インピーダンス回路に加え、もう一つのゲート駆動経路を利用して上記問題を解決しうるものである。
以下、実施の形態３に係る駆動回路、スイッチング制御回路およびスイッチング装置について、実施の形態１に係る駆動回路２０、スイッチング制御回路８０およびスイッチング装置１００と異なる点を中心に説明する。
図８は、実施の形態３に係る駆動制御回路５Ａの回路構成図であり、図９は、実施の形態３に係るスイッチング装置における信号波形を示す図である。図８に示された駆動制御回路５Ａにおいて、図２に示された駆動制御回路５と異なるのは、比較器６６の出力をインバータ６９で反転した信号を、３入力の形態に変更したＡＮＤ回路６１の入力に加えた点である。また、図示していないが、電流源回路１０は、信号Ｓ０が立上って電流供給を開始する数ｎｓｅｃ〜数百ｎｓｅｃで設定された期間は、数百ｍＡの電流を供給し、その後は信号Ｓ０が立下がるまで、スイッチング素子２のオン状態を安定化するレベルに設定された定電流を供給する機能を有するものとする。
上記構成において、図９に示すように、時刻ｔ０から遅延時間Ｔｄだけ遅れた時刻ｔ１よりもさらに所定の期間後の時刻ｔ１’において、スイッチング素子２のゲート電圧が基準電圧Ｖｒよりも大きくなると、比較器６６の出力は“Ｈ”レベルから“Ｌ”レベルへと反転し、インバータ６９の出力は“Ｈ”レベルへと反転する。これにより、ＡＮＤ回路６１の３入力である、ＯＲ回路６０の出力、ＡＮＤ回路５７の出力およびインバータ６９の出力は、全て“Ｈ”レベルとなり、ＡＮＤ回路６１の出力である信号Ｓ０は“Ｈ”レベルとなる。このとき、ターンオン動作時に減少した第１インピーダンス回路を経由したＣＲ駆動経路を補充するように、電流源回路１０からゲート充電電流が供給される。つまり、スイッチング素子２のゲート−ソース間電圧が所定の電圧以上になったとき、電流源回路１０から電流Ｉｇ１を出力させる。このため、スイッチング素子２のオフ時に負電圧バイアスされていても高速ターンオンを容易に達成できる。
その後、電流源回路１０は、スイッチング素子２のオン状態を安定化するレベルに設定された定電流を供給する。つまり、電流源回路１０は、電流Ｉｇ２の出力開始時から所定の期間は、第１の電流値以上の電流Ｉｇ１を出力し、所定の期間経過後は、当該第１の電流値より小さい定電流値を有する電流Ｉｇ１を出力する。
信号Ｓ０は、時刻ｔ２における入力信号Ｖｉｎの立下りから遅延時間Ｔｄ後の時刻ｔ３に“Ｌ”レベルとなる。このとき、電流源回路１０は動作を停止する。この後の動作は実施の形態１と同様である。
つまり、本実施の形態に係る駆動回路は、スイッチング素子２がオン状態となるとき、入力信号Ｖｉｎに応じてＩｇ２のゲート端子への供給が開始した後、所定の時間経過後に電流源回路１０からＩｇ１を出力させる。
本実施の形態によれば、第１インピーダンス回路に加え、電流源回路１０からゲート充電電流が供給される。よって、負電源電位Ｖｅｅの絶対値が大きく、スイッチング素子２のゲート容量が大きい場合であっても、ゲート電圧がスイッチング素子２のターンオン閾値電圧に達するタイミングで、電流源回路１０からゲート充電電流が補充されるので、高速なターンオンを達成することが可能となる。
（実施の形態４）
実施の形態１〜３に係るスイッチング制御回路は、スイッチング素子のターンオン時のみ大きな電流をゲートに流すことでゲート容量を充電するため、ピーク値の制御が可能なサージ状の電流を流せるＣＲ駆動経路（第１インピーダンス回路）が配置された構成を有する。
これに対して、本実施の形態に係るスイッチング制御回路およびスイッチング装置は、第１インピーダンス回路の構成が異なる。
図１０は、実施の形態４に係るスイッチング装置１２０および負荷１の回路構成を示す図であり、図１１は、実施の形態４に係るスイッチング装置１２０における信号波形を示す図である。
図１０において、スイッチング装置１２０は、スイッチング素子２とスイッチング制御回路８３とを備える。スイッチング制御回路８３は、負荷１への電源電圧Ｅｃｃの印加状態を制御する回路であり、駆動回路２０Ｃと、第１インピーダンス回路９３と、第２インピーダンス回路９５とを備える。
駆動回路２０Ｃは、駆動制御回路５Ｂと、電流源回路１０と、第１スイッチ１１と、第２スイッチ１２と、第４スイッチ１４と、第５スイッチ１５と、正電源端子２１と、入力端子２２と、グランド端子２３と、負電源端子２４と、第１の出力端子２５と、第２の出力端子２６と、第３の出力端子２７とを備える。
以下、本実施の形態に係る駆動回路２０Ｃ、スイッチング制御回路８３およびスイッチング装置１２０について、実施の形態１に係る駆動回路２０、スイッチング制御回路８０およびスイッチング装置１００と構成および動作が同じ点については説明を省略し、異なる点を中心に説明する。
スイッチング素子２のターンオン時にのみ、ゲート端子に対して急速充電用の大きな電流を流す場合、図１１に示すように、信号Ｓ１を、時刻ｔ１からターンオン時間に相当する設定可能な所定のターンオン期間Ｔｒにのみ“Ｈ”レベルとなるような信号とする。つまり、駆動回路２０Ｃは、スイッチング素子２がオン状態である期間のうちの先頭部分の期間Ｔｒのみにおいて、第１の出力端子２５から、正電圧Ｖｃｃを第１インピーダンス回路９３に出力する。この期間Ｔｒのみ“Ｈ”レベルとなる信号Ｓ１により、第１スイッチ１１を駆動する。これにより、実施の形態１に係る第１インピーダンス回路９０が備えたコンデンサ６、コンデンサ６の放電用の第３スイッチ１３、および信号Ｓ３を省略することが可能となる。
ここで、ゲート容量をＣｇｓ、ターンオンに必要なゲート注入電荷をＱｇとすると、ターンオン期間Ｔｒによりスイッチング素子２をオンさせるのに必要な平均ゲート電流Ｉｇａは、式４で表される。
Ｉｇａ＝（Ｑｇ−Ｃｇｓ・Ｖｅｅ）／Ｔｒ （式４）
また、第１インピーダンス回路９３が備える第１抵抗７の抵抗値Ｒ７は、信号Ｓ１が立上った後、ターンオン期間Ｔｒだけ平均電流Ｉｇａを流すことのできるように、近似的に式５で表される。
Ｒ７≒（Ｖｃｃ−Ｖｆ／２−Ｖｅｅ／２）／Ｉｇａ （式５）
本実施の形態によれば、ターンオン期間Ｔｒの間にスイッチング素子２をオンさせるための平均ゲート電流Ｉｇａ、および、第１インピーダンス回路９３が備える第１抵抗７の抵抗値Ｒ７を、式４および式５を満たすように設定する。これにより、ターンオン時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できると共に、低オン抵抗性を示す安定なオン状態を確保することが可能となる。また、負電源を設けることでオフ時のゲート電圧が負電圧に設定される。これにより、セルフターンオンのような誤動作を防止することが可能となる。さらに、ターンオフ時の負電源への接続経路として、異なる抵抗値を介する２系統以上の駆動経路（第１インピーダンス回路９３および第２インピーダンス回路９５）が設けられる。これにより、ターンオフ時の遷移時間ならびに電圧および電流の変化率（スルーレート）を調整できる。また、実施の形態１に係る第１インピーダンス回路９０が備えたコンデンサ６、コンデンサ６の放電用の第３スイッチ１３、および信号Ｓ３を省略でき、回路構成を簡素化することが可能となる。
（まとめ）
以上、図面を用いて説明したように、上記実施の形態に係る駆動回路、当該駆動回路を含むスイッチング制御回路、および、当該スイッチング制御回路を含むスイッチング装置は、スイッチング素子のゲート−ソース間電圧、ゲート端子への流入電流またはゲート端子からの流出電流を制御する。駆動回路は、スイッチング素子をオンさせる際に、ゲート端子への流入電流の経路として、第１のインピーダンス回路を経由する第１の電流経路と、電流源回路を経由する第２の電流経路とを有する。この構成により、高速かつ制御可能なターンオン時間でターンオンした後に安定なオン状態を維持することができる。
ここで、第１のインピーダンス回路は、抵抗性素子と容量性素子との直列回路を含む構成であってもよい。これにより、ターンオン時の流入電流をピーク値の制御されたサージ状の電流にして高速ターンオンを可能とし、ゲート電圧が固定化された後は第１の電流経路での流入電流を無くして第２の電流経路のみの流入電流として駆動損失を抑制できる。さらに、スイッチング素子をオフさせる際に、第１のインピーダンス回路の容量性素子を放電する経路を有することにより、ターンオン時の容量性素子の初期電圧が一定となるので、より流入電流の制御が容易となる。
また、まず第１の電流経路を導通させた後、ゲート−ソース間電圧が所定の電圧以上になると第２の電流経路を通させてもよい。さらに、電流源回路は、第２の電流経路の導通開始時の所定時間は第１の電流値以上の電流を供給し、その後の導通期間は第１の電流値以下の所定の定電流を供給してもよい。これにより、ゲート電圧がターンオン閾値電圧に至る際にさらに流入電流を増加させ、ターンオン時間をより短縮することができる。
また、ソース端子より低電位となる負電圧を発生する負電源回路を有し、スイッチング素子をオフさせる際に、ゲート−ソース間に負電圧を印加する構成とすることにより、セルフターンオン現象による誤動作を回避することができる。ここで、負電圧は、電源電圧をシリーズレギュレータによって降圧安定化した電圧を、反転型のスイッチトキャパシタコンバータによって正負反転することにより発生させてもよい。これにより電圧を安定化できる。
さらに、ゲート端子からの流出電流の経路として、第２インピーダンス回路を経由して負電源回路に接続する第３の電流経路と、第２インピーダンス回路より低いインピーダンスで負電源回路に接続する第４の電流経路とを有し、スイッチング素子をオフさせる際に、まず第３の電流経路を導通させた後にゲート−ソース間電圧が所定の電圧以下になると、第４の電流経路を導通させてもよい。これにより、ターンオフ時の流出電流の制御によって高速かつ制御可能なターンオフ時間が達成できる。
また、第１インピーダンス回路は所定の抵抗性素子のみから構成し、スイッチング素子をオンさせる際に、第１の電流経路を所定の時間だけ導通させる構成としてもよい。この構成であれば、さらに容量性素子やその放電経路の必要が無くなり、回路構成を簡素化できる。
（その他の実施の形態）
以上、本開示の実施の形態に係る駆動回路、スイッチング制御回路およびスイッチング装置について説明したが、本開示は、上記実施の形態１〜４に限定されるものではない。
また、上記実施の形態に係る駆動回路は典型的には集積回路であるＬＳＩとして実現されてもよい。駆動回路の各処理部は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、上記実施の形態１〜４に係る、駆動回路、スイッチング制御回路およびスイッチング装置の機能のうち少なくとも一部を組み合わせてもよい。
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、Ｈレベル／Ｌレベルにより表される論理レベルまたはオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベルまたはスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。
また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。
本発明は、半導体スイッチング素子を有する半導体スイッチング回路、及びそれを用いたモジュール等に利用可能である。
１ 負荷
２、２ａ、２ｂ スイッチング素子
３、３Ａ 正電源
４、４Ａ 負電源
５、５ａ、５Ａ、５Ｂ 駆動制御回路
６、６ａ、４１、４４、４７、２１５ コンデンサ
７、７ａ 第１抵抗
８、８ａ 第２抵抗
１０、３０ 電流源回路
１１、３１ 第１スイッチ
１２、３２ 第２スイッチ
１３、３３ 第３スイッチ
１４、３４ 第４スイッチ
１５、３５ 第５スイッチ
２０、２０Ａ、２０Ｂ、２０Ｃ 駆動回路
２１ 正電源端子
２２ 入力端子
２３ グランド端子
２４ 負電源端子
２５ 第１の出力端子
２６ 第２の出力端子
２７ 第３の出力端子
４０ シリーズレギュレータ
４２、４３、４５、４６ スイッチ
４８ 負電源回路
５０ 基準電圧源
５１、５２、５３、５４ 抵抗
５５、５６、６６ 比較器
５７、６１、６２、６３、６５、６７、６８ ＡＮＤ回路
５８、６４、６９ インバータ
５９ 遅延回路
６０ ＯＲ回路
８０、８１、８２、８３ スイッチング制御回路
９０、９１、９２、９３ 第１インピーダンス回路
９５、９６、９７ 第２インピーダンス回路
１００、１１０、１２０ スイッチング装置
２０１ 接合型ＦＥＴ
２０２ フリーホイールダイオード
２０３ ゲートスイッチングモジュール
２０４ ドレイン端子
２０５ ソース端子
２０６ ゲート端子
２０７ 帰還容量
２０８ 入力容量
２０９ 寄生ダイオード
２１１ ゲート抵抗
２１２ ゲート電源
２１３ ダイオード
２１４ ツェナーダイオード
３０１ ローサイドスイッチ
３０７ 寄生容量
３２０ ハイサイドスイッチ
上記課題を解決するため、本開示の一形態に係る駆動回路は、正の電源電圧、負の電源電圧、および入力信号が供給され、前記入力信号に応じて制御端子を有するスイッチング素子を駆動する駆動回路であって、第１インピーダンス回路を介して前記制御端子に接続され、供給される前記電源電圧を前記入力信号に応じて出力し、前記制御端子を充電することにより前記スイッチング素子をオン状態とする第１の出力端子を備え、さらに、前記負の電源電圧が供給される負電源端子と、前記負電源端子に一端が接続された負電圧用スイッチと、前記負電圧用スイッチの他端に接続され、第２インピーダンス回路を介して前記制御端子に接続された第３の出力端子と、前記負電源端子と前記第１の出力端子との間に配置される第１放電用スイッチとを備えることを特徴とする。
また、本開示の一形態に係るスイッチング制御回路は、正の電源電圧、および入力信号が供給され、前記入力信号に応じて、制御端子を有するスイッチング素子を制御するスイッチング制御回路であって、所定の抵抗性素子を含む第１インピーダンス回路と、電流源回路とを備え、前記スイッチング制御回路は、前記スイッチング素子をオン状態とするときに、前記正の電源電圧が前記第１インピーダンス回路で変換される第１電流、および、前記電流源回路から出力される第２電流を、前記制御端子に供給することにより前記スイッチング素子を制御することを特徴とする。

Claims (20)

  1. 電源電圧および入力信号が供給され、前記入力信号に応じて第１端子、第２端子および制御端子を有するスイッチング素子を駆動する駆動回路であって、
    前記電源電圧が供給される正電源端子と、
    前記入力信号が入力される入力端子と、
    前記スイッチング素子の前記第２端子に接続されるグランド端子と、
    供給された前記電源電圧を、前記入力信号に応じて出力することが可能な第１の出力端子と、
    電流源回路と、
    前記電流源回路に接続された、前記第１の出力端子と異なる第２の出力端子とを備え、
    前記駆動回路は、前記第１の出力端子から出力される前記電源電圧が第１インピーダンス回路で変換された第１電流、および、前記電流源回路から前記第２の出力端子を経由して出力された第２電流を、前記制御端子に供給することにより前記スイッチング素子を駆動する
    駆動回路。
  2. 前記駆動回路は、前記第１電流および前記第２電流を、電圧印加−電流駆動型の前記スイッチング素子の前記制御端子に供給することにより前記スイッチング素子を駆動する
    請求項１に記載の駆動回路。
  3. 前記駆動回路は、前記第１電流および前記第２電流を、ＧａＮ−ＧＩＴである前記スイッチング素子の前記制御端子に供給することにより前記スイッチング素子を駆動する
    請求項２に記載の駆動回路。
  4. さらに、
    少なくとも前記第２の出力端子および前記制御端子の一方と負電圧端子とに接続され、前記スイッチング素子がオフ状態となるときに導通状態となることにより、前記第１インピーダンス回路に蓄積された電荷を放電させるための放電用スイッチを備える
    請求項１〜３のいずれか１項に記載の駆動回路。
  5. 前記スイッチング素子をオン状態とするときに、前記入力信号に応じて前記第１電流の前記制御端子への供給が開始した後、所定の時間の経過後に前記電流源回路から前記第２電流を出力させる
    請求項１〜４のいずれか１項に記載の駆動回路。
  6. 前記スイッチング素子の前記制御端子と前記第２端子との間の電圧が所定の電圧以上になったとき、前記電流源回路から前記第２電流を出力させる
    請求項５に記載の駆動回路。
  7. 前記電流源回路は、前記第２電流の出力開始時から所定の期間は、第１の電流値以上の前記第２電流を出力し、前記所定の期間の経過後は、前記第１の電流値より小さい定電流値を有する前記第２電流を出力する
    請求項５または６に記載の駆動回路。
  8. さらに、
    負電圧が供給される負電源端子と、
    前記負電源端子に一端が接続された負電圧用スイッチと、
    前記負電圧用スイッチの他端に接続され、第２インピーダンス回路を介して前記制御端子に接続された第３の出力端子とを備える
    請求項１〜７のいずれか１項に記載の駆動回路。
  9. 前記負電圧を前記負電源端子に供給する負電源は、
    前記正電源端子に接続されて降圧安定化した電圧を出力するシリーズレギュレータと、
    前記シリーズレギュレータの出力を反転して前記負電圧とする反転型のスイッチトキャパシタコンバータとで構成される
    請求項１〜８のいずれか１項に記載の駆動回路。
  10. さらに、
    前記負電源端子と前記第１の出力端子との間に配置され、前記負電圧用スイッチに同期してオンオフする第１放電用スイッチを備える
    請求項８に記載の駆動回路。
  11. 前記スイッチング素子をオフ状態とするときに、前記負電圧用スイッチを導通状態とした後、所定の時間の経過後に前記第１放電用スイッチを導通状態とする
    請求項１０に記載の駆動回路。
  12. さらに、
    前記負電源端子と前記制御端子との間に配置された第２放電用スイッチを備え、
    前記スイッチング素子の前記制御端子と前記第２端子との間の電圧が所定の電圧以下になったとき、前記第２放電用スイッチを導通状態とする
    請求項１０または１１に記載の駆動回路。
  13. 前記スイッチング素子をオフ状態とする期間のうちの先頭部分の期間のみにおいて、前記第１の出力端子から、前記電源電圧を前記第１インピーダンス回路に出力する
    請求項１〜１２のいずれか１項に記載の駆動回路。
  14. 電源電圧および入力信号が供給され、前記入力信号に応じて、第１端子、第２端子および制御端子を有するスイッチング素子を制御するスイッチング制御回路であって、
    所定の抵抗性素子を含む第１インピーダンス回路と、
    電流源回路とを備え、
    前記スイッチング制御回路は、前記スイッチング素子をオン状態とするときに、前記電源電圧が前記第１インピーダンス回路で変換された第１電流、および、前記電流源回路から出力された第２電流を、前記制御端子に供給することにより前記スイッチング素子を制御する
    スイッチング制御回路。
  15. 前記スイッチング制御回路は、前記第１電流および前記第２電流を、電圧印加−電流駆動型の前記スイッチング素子の前記制御端子に供給することにより前記スイッチング素子を制御する
    請求項１４に記載のスイッチング制御回路。
  16. 前記スイッチング制御回路は、前記第１電流および前記第２電流を、ＧａＮ−ＧＩＴである前記スイッチング素子の前記制御端子に供給することにより前記スイッチング素子を制御する
    請求項１５に記載のスイッチング制御回路。
  17. 前記第１インピーダンス回路は、
    前記抵抗性素子と容量性素子とが直列接続された回路を含む
    請求項１４〜１６のいずれか１項に記載のスイッチング制御回路。
  18. さらに、
    所定の抵抗性素子を含む第２インピーダンス回路と、
    負電圧が供給される負電源端子と、
    一端が前記負電源端子に接続され、他端が前記第２インピーダンス回路を介して前記制御端子に接続された負電圧用スイッチと、
    一端が前記負電源端子に接続され、他端が前記制御端子に直接接続された放電用スイッチとを備え、
    前記スイッチング制御回路は、前記スイッチング素子をオフ状態とするときに、
    前記負電圧用スイッチを導通状態にして前記制御端子を放電させる経路と、
    前記放電用スイッチを導通状態にして前記制御端子を放電させる、前記第２インピーダンス回路より低いインピーダンスを有する経路とを有する
    請求項１４〜１７のいずれか１項に記載のスイッチング制御回路。
  19. 第１端子、第２端子および制御端子を有する２つのスイッチング素子のうち第１のスイッチング素子の第１端子が電源に接続され、第２のスイッチング素子の第２端子が接地され、前記第１のスイッチング素子の第２端子が前記第２のスイッチング素子の第１端子と接続された前記２つのスイッチング素子を、電源電圧および入力信号が供給され、前記入力信号に応じて制御するスイッチング制御回路であって、
    前記第１のスイッチング素子を制御する請求項１４〜１８のいずれか１項に記載のスイッチング制御回路と、
    前記第２のスイッチング素子を制御する請求項１４〜１８のいずれか１項に記載のスイッチング制御回路とを備え、
    ２つの前記スイッチング制御回路は、前記第１のスイッチング素子と前記第２のスイッチング素子とを交互にオンオフさせる
    スイッチング制御回路。
  20. 請求項１４〜１９のいずれか１項に記載のスイッチング制御回路と、
    前記スイッチング素子とを備える
    スイッチング装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10263577B2 (en) * 2016-12-09 2019-04-16 Advanced Energy Industries, Inc. Gate drive circuit and method of operating the same
JP6787352B2 (ja) 2018-01-18 2020-11-18 株式会社デンソー 駆動対象スイッチの駆動回路
US10783772B2 (en) * 2018-06-14 2020-09-22 Eaton Intelligent Power Limited Wireless switch with three-way control
US11049386B2 (en) 2018-06-14 2021-06-29 Eaton Intelligent Power Limited Switch with current and voltage collection
JP7070149B2 (ja) * 2018-06-26 2022-05-18 株式会社デンソー スイッチング回路
CN111103440B (zh) * 2018-10-26 2022-05-31 航天科工惯性技术有限公司 一种加速度计表芯的测试装置、系统及方法
JP7224922B2 (ja) 2019-01-10 2023-02-20 株式会社東芝 高周波集積回路
CN109951183B (zh) * 2019-03-07 2020-12-25 华为技术有限公司 一种芯片、信号位移电路及电子设备
CN113875140B (zh) * 2019-05-30 2024-03-15 松下知识产权经营株式会社 驱动器电路和开关系统
US10873326B1 (en) 2019-10-07 2020-12-22 Eaton Intelligent Power Limited Input voltage sensing using zero crossing detection
EP3840202A1 (en) * 2019-12-20 2021-06-23 Panasonic Intellectual Property Management Co., Ltd. Method, system and apparatus for discharging dc link capacitors in power-distribution-units
US11855635B2 (en) * 2021-06-30 2023-12-26 Navitas Semiconductor Limited Transistor DV/DT control circuit
CN115549441A (zh) * 2021-06-30 2022-12-30 纳维达斯半导体有限公司 关断电路和功率转换器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009011049A (ja) * 2007-06-27 2009-01-15 Mitsubishi Electric Corp ゲート駆動装置
JP2009159259A (ja) * 2007-12-26 2009-07-16 Toyota Motor Corp スイッチング装置
JP2010051165A (ja) * 2008-07-24 2010-03-04 Panasonic Corp 半導体装置のゲート駆動回路及びそれを用いた電力変換装置
WO2012111273A1 (ja) * 2011-02-18 2012-08-23 パナソニック株式会社 パワーデバイス装置
JP2012227825A (ja) * 2011-04-21 2012-11-15 Denso Corp 負荷駆動装置
JP2013172617A (ja) * 2012-02-22 2013-09-02 Denso Corp スイッチング素子の駆動回路
JP2013183308A (ja) * 2012-03-02 2013-09-12 Denso Corp スイッチング素子の駆動回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3432425B2 (ja) 1998-08-05 2003-08-04 株式会社東芝 ゲート回路
JP5401774B2 (ja) * 2007-08-27 2014-01-29 富士電機株式会社 半導体素子のゲート駆動回路
JP4512671B1 (ja) 2008-12-17 2010-07-28 パナソニック株式会社 電力変換回路
NZ596253A (en) * 2009-05-11 2014-02-28 Power Integrations Inc Gate driver for enhancement-mode and depletion-mode wide bandgap semiconductor jfets
JP5492518B2 (ja) 2009-10-02 2014-05-14 株式会社日立製作所 半導体駆動回路、及びそれを用いた半導体装置
JP2011211836A (ja) * 2010-03-30 2011-10-20 Panasonic Corp スイッチングデバイス駆動装置および半導体装置
US9780636B2 (en) * 2015-01-19 2017-10-03 Infineon Technologies Austria Ag Protection from hard commutation events at power switches
US9755639B2 (en) * 2015-03-02 2017-09-05 Infineon Technologies Austria Ag Device and method for an electronic circuit having a driver and rectifier

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009011049A (ja) * 2007-06-27 2009-01-15 Mitsubishi Electric Corp ゲート駆動装置
JP2009159259A (ja) * 2007-12-26 2009-07-16 Toyota Motor Corp スイッチング装置
JP2010051165A (ja) * 2008-07-24 2010-03-04 Panasonic Corp 半導体装置のゲート駆動回路及びそれを用いた電力変換装置
WO2012111273A1 (ja) * 2011-02-18 2012-08-23 パナソニック株式会社 パワーデバイス装置
JP2012227825A (ja) * 2011-04-21 2012-11-15 Denso Corp 負荷駆動装置
JP2013172617A (ja) * 2012-02-22 2013-09-02 Denso Corp スイッチング素子の駆動回路
JP2013183308A (ja) * 2012-03-02 2013-09-12 Denso Corp スイッチング素子の駆動回路

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