JP2013061941A

JP2013061941A - 低ドロップアウトリニア電圧レギュレータ

Info

Publication number: JP2013061941A
Application number: JP2012194831A
Authority: JP
Inventors: Sang Steven; サンスティーヴン
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-09-09
Filing date: 2012-09-05
Publication date: 2013-04-04
Also published as: CN102999074B; CN102999074A

Abstract

【課題】低ドロップアウトリニア電圧レギュレータを提供する。
【解決手段】かかる低ドロップアウトリニア電圧レギュレータは、一方の入力端から基準電圧が入力される差分増幅回路と、前記差分増幅回路の出力に応じて出力電圧を出力する負荷駆動回路と、前記負荷駆動回路の出力電圧の一部を前記差分増幅回路の他方の入力端に負帰還する負帰還回路と、前記低ドロップアウトリニア電圧レギュレータの起動瞬間以外の動作モードで、前記負荷駆動回路の出力電流が所定値を超えた場合、前記低ドロップアウトリニア電圧レギュレータの出力電流を制限するよう前記負荷駆動回路の制御を行う電流制限回路とを有し、さらに、前記低ドロップアウトリニア電圧レギュレータの起動瞬間に、前記低ドロップアウトリニア電圧レギュレータから出力される突入電流を抑制するよう前記負荷駆動回路への制御を行う突入電流抑制回路を有する。
【選択図】図２

Description

本発明は、低ドロップアウトリニア電圧レギュレータに関し、特に、起動瞬間の突入電流の出力制御が可能な低ドロップアウトリニア電圧レギュレータに関する。

電子回路における電圧レギュレータは、入力電圧及び/又は負荷が一定範囲内で変化する時に、負荷への安定した出力電圧が供給可能になる。低ドロップアウトリニア電圧レギュレータは、出願番号が11/406,172、11/129,801である米国特許出願及び出願番号が200910209941.5、201110054224.7、201010624896.2である中国特許出願に記載されている。

図１は、従来技術における低ドロップアウトリニア電圧レギュレータの構成ブロック図である。従来技術における低ドロップアウトリニア電圧レギュレータ１は、入力端In1に基準電圧VREFが入力され、出力端OUT1とグランド間に低電圧定電流源１５が接続された差分増幅回路１１と、入力端Pgateが差分増幅回路１１の出力端OUT1に接続された、負荷を駆動するための負荷駆動回路１２と、負荷駆動回路１２の出力端OUT2と差分増幅回路１１の他の入力端In2の間に接続された負帰還回路１４と、負荷駆動回路１２の入力端Pgateに接続された電流制限回路１３を有している。低ドロップアウトリニア電圧レギュレータ１の動作において、電流制限回路１３は、負荷Zload（ここで、負荷は、通常、コンデンサと抵抗を含むインピーダンスと等価のものとなる）へ出力する負荷電流Izが所定値未満になると、制御動作を行わず、負荷駆動回路１２の出力電流Ioutは、負荷電流Izの変化に応じて変化し、負荷電流Izが所定値以上になると、電流制限回路１３は、低ドロップアウトリニア電圧レギュレータ１から負荷への出力電流Izを制限するように、負荷駆動回路12の出力電流Ioutの制御を行う。

従来の低ドロップアウトリニア電圧レギュレータ１においては、動作中に出現する、所定値を超えた負荷電流Izの抑制が可能になるが、低ドロップアウトリニア電圧レギュレータ１の起動時、即ち、低ドロップアウトリニア電圧レギュレータ１の電源ＯＮ瞬間に、負帰還回路が構築されていないか、完全に構築されておらず、かつ電流制限回路１３もＯＮされていないか、完全にＯＮされていないため、負荷駆動回路１２の出力電流Ioutには突入電流（Rush Current）が発生し、且つ、それを抑制することが不可能になる。突入電流は、周辺機器や回路を妨害するおそれがあるため、低ドロップアウトリニア電圧レギュレータ１の起動時、その出力電流Ioutに発生する突入電流を抑制することが至急解決すべき課題となっている。

本発明は、前述の従来技術における課題を解決するためになされたものであり、低ドロップアウトリニア電圧レギュレータの起動瞬間に、その出力電流に発生する突入電流を抑制可能な低ドロップアウトリニア電圧レギュレータを提供することを目的とする。

本発明は、一方の入力端から基準電圧が入力される差分増幅回路と、該差分増幅回路の出力に応じた電圧を出力する負荷駆動回路と、該負荷駆動回路の出力電圧の一部を前記差分増幅回路の他方の入力端に負帰還する負帰還回路と、当該低ドロップアウトリニア電圧レギュレータの起動瞬間以外の動作モードで、前記負荷駆動回路の出力電流が所定値を超えた場合、当該低ドロップアウトリニア電圧レギュレータの出力電流を制限するように、該負荷駆動回路の制御を行う電流制限回路と、を有する低ドロップアウトリニア電圧レギュレータであって、当該低ドロップアウトリニア電圧レギュレータの起動瞬間に、該低ドロップアウトリニア電圧レギュレータから出力される突入電流を抑制するように、前記負荷駆動回路への制御を行う突入電流抑制回路をさらに有することを特徴とする低ドロップアウトリニア電圧レギュレータを提供する。

また、前記突入電流抑制回路と前記電流制限回路が組み合わせられ、組み合わせ回路を構成し、該組み合わせ回路は、前記負荷駆動回路とともに、前記負荷駆動回路の出力電流とミラー関係にあるミラー電流を出力するカレントミラー回路と、負荷駆動回路の出力電流が所定値を超えた場合、前記ミラー電流の増加に応じて、出力電圧を増加する電流電圧変換回路と、負荷駆動回路の出力電流が所定値を超えた場合、前記電流電圧変換回路の出力電圧の変化と同じ傾向の電圧を出力する出力回路と、当該低ドロップアウトリニア電圧レギュレータの起動瞬間に、前記電流電圧変換回路の出力電圧を増大し、前記出力回路の出力電圧に応じて、負荷駆動回路の出力電流に発生する突入電流を抑制するように、前記負荷駆動回路の制御を行う突入電流抑制分岐回路と、を有する。

また、前記電流電圧変換回路が、前記カレントミラー回路と前記出力回路間に接続され、前記電流電圧変換回路は、前記カレントミラー回路のミラー電流を出力する分岐路中に直列接続された電流制限抵抗と、ソースが前記電流制限抵抗の一端に接続され、ゲートが前記電流制限抵抗の他端に接続され、ドレインが前記出力回路の入力端に接続され、かつドレインとグランド間に定電流源が接続されたＭＯＳトランジスタと、を有する。

また、前記突入電流抑制分岐回路は、前記電流電圧変換回路のＭＯＳトランジスタのゲートに接続され、突入電流抑制パルスの制御により、突入電流の抑制を行い、前記突入電流抑制パルスの立ち上がりエッジが、当該低ドロップアウトリニア電圧レギュレータの起動時刻に対応付けられ、前記突入電流抑制パルスのパルス幅が突入電流のパルス幅に対応付けられている。

また、前記突入電流抑制分岐回路は、スイッチ回路と電圧降下回路を有し、該スイッチ回路と電圧降下回路は、前記電流電圧変換回路のＭＯＳトランジスタのゲートとグランド間に直列接続され、前記スイッチ回路は、前記突入電流抑制パルスによる、前記スイッチ回路の制御端への制御により、ＯＮとなる。

また、本発明の低ドロップアウトリニア電圧レギュレータは、前記突入電流抑制パルスを生成するパルス生成回路をさらに有する。

また、前記パルス生成回路は、前記突入電流抑制パルスを出力し、第１の入力端に当該低ドロップアウトリニア電圧レギュレータの起動信号が入力される第１のＡＮＤ回路（論理積回路）と、出力端が前記第１のＡＮＤ回路の第２の入力端に接続され、入力端に当該低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される遅延回路と、を有する。

また、前記遅延回路は、当該低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される第１の反転器と、一端が前記第１の反転器の出力端に接続された第１の抵抗と、前記第１の抵抗の他端と前記第１のＡＮＤ回路の第２の入力端の間に接続された第２の反転器と、前記第２の反転器の入力端とグランドの間に接続された第１のコンデンサと、を有する。

また、前記パルス生成回路は、第１の入力端に当該低ドロップアウトリニア電圧レギュレータの起動信号が入力され、前記突入電流抑制パルスを出力する第２のＡＮＤ回路と、出力端が前記第２のＡＮＤ回路の第２の入力端に接続された第３の反転器と、出力端が前記第３の反転器の入力端に接続された第４の反転器と、第１の入力端が前記第２のＡＮＤ回路の第１の入力端に接続され、第２の入力端が前記第４の反転器の出力端に接続された第３のＡＮＤ回路と、ゲートが前記第３のＡＮＤ回路の出力端に接続され、ソースが電源に接続された第１のＭＯＳトランジスタと、一端が前記第１のＭＯＳトランジスタのドレインに接続された第２の抵抗と、ドレインが前記第２の抵抗の他端に接続されるとともに、前記第４の反転器の入力端に接続され、ソースが接地された第２のＭＯＳトランジスタと、ドレインが前記第２のＭＯＳトランジスタのゲートに接続され、ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに当該低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される第３のＭＯＳトランジスタと、一端が前記第３のＭＯＳトランジスタのドレインに接続され、他端が前記第３のＭＯＳトランジスタのソースに接続された第２のコンデンサと、ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに当該低ドロップアウトリニア電圧レギュレータの起動信号が入力される第４のＭＯＳトランジスタと、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記出力回路の出力端に接続された第５のＭＯＳトランジスタと、を有する。

従来技術における低ドロップアウトリニア電圧レギュレータの構成ブロック図である。本発明の第１の実施例による低ドロップアウトリニア電圧レギュレータの構成ブロック図である。本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータの構成ブロック図である。本発明の第２の実施例による組み合わせ回路の詳細回路図の１例である。本発明の突入電流抑制パルスのパルス生成回路の１例の詳細回路図である。本発明の突入電流抑制パルスのパルス生成回路の他の１例の詳細回路図である。本発明の第２の実施例による組み合わせ回路以外の低ドロップアウトリニア電圧レギュレータの詳細回路図の例である。本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータの主なノードの信号の波形図である。

以下、図面を参照して本発明の実施形態を詳細に説明する。

図２は、本発明の第１の実施例による低ドロップアウトリニア電圧レギュレータ２の構成ブロック図である。以下、図２を参照して、本発明の第１の実施例による低ドロップアウトリニア電圧レギュレータ２を説明する。本実施例では、図１に示す従来技術における低ドロップアウトリニア電圧レギュレータ１と同様の部分は、一方の入力端In1から基準電圧VREFが入力される差分増幅回路１１と、該差分増幅回路１１の出力に応じた電圧を出力する負荷駆動回路１２と、該負荷駆動回路１２の出力電圧VOUTの一部を該差分増幅回路１１の他方の入力端In2に負帰還する負帰還回路１４と、該低ドロップアウトリニア電圧レギュレータ２の起動瞬間以外の動作モードで、該負荷駆動回路１２の出力電流Ioutが所定値を超えた場合、該低ドロップアウトリニア電圧レギュレータ２の負荷Zloadへの出力電流Izを制限するように、負荷駆動回路１２の制御を行う電流制限回路１３と、を有する。また、従来技術に対する改善点として、低ドロップアウトリニア電圧レギュレータ２は、突入電流抑制回路２６をさらに有することである。図８に示されたように、該突入電流抑制回路２６は、低ドロップアウトリニア電圧レギュレータ２の起動時Tsに、該低ドロップアウトリニア電圧レギュレータ２から出力される突入電流Ioutを抑制するように、該負荷駆動回路１２への制御を行うことがわかる。なお、抑制プロセスについては、以下、詳細な回路と組み合わせて詳細に説明する。

図３は、本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータ３の構成ブロック図である。以下、図３を参照して、本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータ３について詳細に説明する。第２の実施例における低ドロップアウトリニア電圧レギュレータ３は、第１の実施例における低ドロップアウトリニア電圧レギュレータ２と同様の突入電流への抑制メカニズムを有し、一方の入力端In1から基準電圧VREFが入力される差分増幅回路１１と、該差分増幅回路１１の出力に応じた電圧を出力する負荷駆動回路１２と、該負荷駆動回路１２の出力電圧VOUTの一部を該差分増幅回路１１の他方の入力端In2に負帰還する負帰還回路１４と、を有する。第２の実施例における低ドロップアウトリニア電圧レギュレータ３と、第１の実施例における低ドロップアウトリニア電圧レギュレータ２との相違点は、該低ドロップアウトリニア電圧レギュレータ３では、低ドロップアウトリニア電圧レギュレータ２における突入電流抑制回路２６と前記電流制限回路１３を組み合わせ、組み合わせ回路３３を構成し、負荷駆動回路３２の入力端Pgateに接続させることにある。実際に、該組み合わせ回路３３は、第１の実施例と同じの構成を有する電流制限回路と第１の実施例における突入電流抑制回路中の一部との組み合わせからなる。該組み合わせ回路３３における電流制限回路は、該低ドロップアウトリニア電圧レギュレータ３の起動瞬間以外の動作モードで、該負荷駆動回路１２の出力電流Ioutが所定値を超えた場合、該低ドロップアウトリニア電圧レギュレータ２の負荷Zloadへの出力電流Izを制限するように、負荷駆動回路１２の制御を行う。該組み合わせ回路３３における突入電流抑制回路の一部は、該低ドロップアウトリニア電圧レギュレータ３の起動瞬間に、電流制限回路の一部とともに、該低ドロップアウトリニア電圧レギュレータ３の負荷Zloadへの出力電流Iz中の突入電流（Rush Current）を制限するように、負荷駆動回路１２の制御を行う。

図４は、本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータ３における組み合わせ回路３３の詳細回路図の例である。図４に示された組み合わせ回路４は、組み合わせ回路３３の詳細回路である。該組み合わせ回路４は、突入電流抑制回路中の一部と電流制限回路の組み合わせからなる。該組み合わせ回路４は、前記負荷駆動回路１２とともに構成されたカレントミラー回路の一部分４１１を有し、該部分４１１から出力される電流IMは、負荷駆動回路１２の出力電流Ioutとミラー関係にあり、例えば、正比例関係にあり、負荷駆動回路の出力電流Ioutが所定値を超えた場合、グランドに対する出力端NLTの電圧である出力電圧が前記ミラー電流IMの増加に応じて増加する電流電圧変換回路４２と、負荷駆動回路の出力電流Ioutが所定値を超えた場合、電流電圧変換回路４２の出力電圧（即ち、NLT端のグランドとの電圧）の変化と同じ傾向の電圧（即ち、出力端Pgateのグランドとの電圧）を出力する出力回路４３と、当該低ドロップアウトリニア電圧レギュレータ３の起動瞬間に、電流電圧変換回路４２の出力電圧（即ち、出力端NLTのグランドとの電圧）を増大し、出力回路４３の出力電圧（即ち、出力端Pgateのグランドとの電圧）に応じて、負荷駆動回路１２の出力電流Ioutに発生する突入電流を抑制するように、前記負荷駆動回路１２の制御を行う突入電流抑制分岐回路４４と、を有する。

ここで、ブロック４１１は、ＭＯＳトランジスタT1、T2、T3、T4及びこれらの接続線を有し、負荷駆動回路１２とともに、カレントミラー回路の一部をなし、ブロック４２は、電流制限抵抗Ｒ１と、ＭＯＳトランジスタＴ５と、低電圧定電流源４２１とこれらの接続線を有し、ブロック４３は、ＭＯＳトランジスタＴ７を有し、ブロック４４は、突入電流抑制回路２６中の分岐回路を指し、スイッチ回路４４１と、電圧降下回路４４２と、これらの接続線を有する。該電流電圧変換回路４２は、カレントミラー回路の一部分４１１と出力回路４３間に接続され、該電流電圧変換回路４２は、前記カレントミラー回路の一部分４１１に直列接続されたミラー電流を出力する分岐路Ｍ中の、一端が電源に接続された電流制限抵抗Ｒ１と、ソースが前記電流制限抵抗Ｒ１の電源に接続された一端に接続され、ゲートが前記電流制限抵抗Ｒ１の他端に接続され、ドレインとグランド間に定電流源が接続され、かつドレインのグランドとの電圧（即ち、NLTノードのグランドとの電圧）が、該電流電圧変換回路４２の出力電圧となる、例えば、ＰＭＯＳトランジスタであるＭＯＳトランジスタＴ５と、を有する。出力回路４３は、ソースフォロワでもよく、例えば、ＮＭＯＳトランジスタのような、ゲートがＴ５のドレインに接続され、ドレインがＴ５のソースに接続され、ソースがカレントミラー回路の一部分４１１の入力端Pgateに接続されたＭＯＳトランジスタＴ７でもよい。突入電流抑制分岐回路４４は、Ｔ５のゲートとグランド間に接続されている。

さらに、図２と図４を参照し、これらの対応関係を説明する。ブロック４Ａは、突入電流抑制回路２６の詳細回路例であり、電流電圧変換回路（即ち、ブロック４２）と、ソースフォロワ回路（即ち、ブロック４３）と、突入電流抑制分岐回路（即ち、ブロック４４）と、図４における突入電流抑制分岐回路（即ち、ブロック４４）を除いた部分である電流制限回路１３を有する。以上から、図３は、図２に比べて、同一構成を有する電流電圧変換回路（即ち、ブロック４２）と、ソースフォロワ（即ち、ブロック４３）が省略されたことが分かる。

さらに、突入電流抑制分岐回路４４は、突入電流抑制パルスRC_CNLの制御により、突入電流の抑制を行い、突入電流抑制パルスRC_CNLの立ち上がりエッジが、低ドロップアウトリニア電圧レギュレータ３の起動時刻に対応付けられ、突入電流抑制パルスのパルス幅が突入電流のパルス幅に対応付けられている。ここで、起動時刻tsとは、低ドロップアウトリニア電圧レギュレータ３の電源ＯＮタイミングを指し、起動瞬間Tsとは、起動時刻tsから突入電流の持続時間終了までの間を指している。

図４から分かるように、該突入電流抑制分岐回路４４は、スイッチ回路４４１と電圧降下回路４４２を有し、これらはＴ５のゲートとグランドの間に接続され、スイッチ回路４４１の制御端が、突入電流抑制パルスRC_CNLの制御を受け、スイッチ回路４４１がＯＮ状態となる。該スイッチ回路４４１は、例えば、ＮＭＯＳトランジスタのような、ＭＯＳトランジスタＴ６であり、ソースが入力端をなし、かつＴ５のゲートに接続され、ゲートが制御端をなすとともに、突入電流抑制パルスRC_CNLが入力され、ソースが出力端をなし、かつ電圧降下回路４４２の入力端に接続され、電圧降下回路４４２の出力端が接地される。ここで、電圧降下回路は、抵抗Ｒ２（図４に図示したように）であり、Ｒ２の一端が電圧降下回路４４２の入力端に対応し、Ｒ２の他端が電圧降下回路４４２の出力端に対応している。電圧降下回路４４２は、定電流源（未図示）でもよい。さらに、低ドロップアウトリニア電圧レギュレータ３は、突入電流抑制パルスRC_CNLを生成するパルス生成回路５をさらに有する。図５は、本発明の突入電流抑制パルスRC_CNLのパルス生成回路５の詳細回路図の一例である。以下、図５を参照して、パルス生成回路５について説明する。該パルス生成回路５は、突入電流抑制パルスRC_CNLを出力し、第１の入力端In1に低ドロップアウトリニア電圧レギュレータ３の起動信号ENが入力される第１のＡＮＤ回路AND1を有する。ここで、起動信号ENとは、低ドロップアウトリニア電圧レギュレータ３の電源ＯＮ信号を指している。また、出力端が第１のＡＮＤ回路AND1の第２の入力端In2に接続され、入力端に低ドロップアウトリニア電圧レギュレータ３の起動信号ENの反転信号ENBが入力される遅延回路Dを有する。該遅延回路Dは、低ドロップアウトリニア電圧レギュレータ３の起動信号ENの反転信号ENBが入力される第１の反転器INV1と、一端が第１の反転器INV1の出力端に接続された第１の抵抗R3と、第１の抵抗R3の他端と第１のＡＮＤ回路AND1の第２の入力端の間に接続された第２の反転器INV2と、第２の反転器INV2の入力端とグランドの間に接続された第１のコンデンサC1と、を有する。

さらに、低ドロップアウトリニア電圧レギュレータ３における突入電流抑制パルスRC_CNLを生成するパルス生成回路５は、他の形式でもよい。図６は、本発明の突入電流抑制パルスのパルス生成回路５の他の１例の詳細回路図である。以下、図６を参照して、該パルス生成回路６について説明する。該パルス生成回路６は、第１の入力端に当該低ドロップアウトリニア電圧レギュレータの起動信号ENが入力され、前記突入電流抑制パルスRC_CNLを出力する第２のＡＮＤ回路AND2と、出力端が第２のＡＮＤ回路AND2の第２の入力端In2に接続された第３の反転器INV3と、出力端が第３の反転器INV3の入力端に接続された第４の反転器INV4と、第１の入力端が第２のＡＮＤ回路AND2の第１の入力端に接続され、第２の入力端が第４の反転器INV4の出力端に接続された第３のＡＮＤ回路AND3と、ゲートが前記第３のＡＮＤ回路AND3の出力端に接続され、ソースが電源に接続された、例えば、ＰＭＯＳトランジスタのような第１のＭＯＳトランジスタＴ７と、一端が第１のＭＯＳトランジスタＴ７のドレインに接続された第２の抵抗R4と、ドレインが前記第２の抵抗R4の他端に接続されるとともに、前記第４の反転器INV4の入力端に接続され、ソースが接地された、例えばＮＭＯＳトランジスタのような第２のＭＯＳトランジスタＴ８と、ドレインが前記第２のＭＯＳトランジスタＴ８のゲートに接続され、ソースが前記第２のＭＯＳトランジスタＴ８のソースに接続され、ゲートに低ドロップアウトリニア電圧レギュレータの起動信号ENの反転信号ENBが入力される、例えば、ＮＭＯＳトランジスタのような第３のＭＯＳトランジスタＴ９と、一端が前記第３のＭＯＳトランジスタＴ９のドレインに接続され、他端が前記第３のＭＯＳトランジスタＴ９のソースに接続された第２のコンデンサC2と、ソースが前記第３のＭＯＳトランジスタＴ９のドレインに接続され、ゲートに低ドロップアウトリニア電圧レギュレータの起動信号ENが入力される、例えばＮＭＯＳトランジスタのような第４のＭＯＳトランジスタＴ１０と、ドレインが前記第４のＭＯＳトランジスタＴ１０のドレインに接続され、ソースが電源に接続され、ゲートがＴ７のソースPgateに接続された、例えば、ＰＭＯＳトランジスタのような第５のＭＯＳトランジスタＴ１１と、を有する。

さらに、本発明の第２の実施例を例とし、本発明の低ドロップアウトリニア電圧レギュレータ３の突入電流の生成及び抑制プロセスを説明する。図７は、本発明の第２の実施例による組み合わせ回路以外の低ドロップアウトリニア電圧レギュレータの詳細回路図の例である。以下、図７における詳細回路部を例に、本発明の第２の実施例の低ドロップアウトリニア電圧レギュレータ３についてさらに詳細に説明する。図７に示されたように、差分増幅回路１１は、演算増幅器１１Ａ１でもよく、複数の演算増幅器の多段接続から構成（未図示）されてもよく、負入力端に基準電圧VREFが入力される。該基準電圧VREFは、安定した基準電圧でもよく、緩やかに変化する電圧でもよい。負荷駆動回路１２は、例えば、ソースが電源に接続された、ＰＭＯＳトランジスタのような、ＭＯＳトランジスタＴ１２でもよい。負帰還回路１４は、直列接続された２つの抵抗Ｒ５、Ｒ６と、１つのコンデンサＣ３を有し、Ｒ５の一端がＴ１２のドレインに接続され、Ｒ５の他端がＲ６の一端に接続されるとともに、演算増幅器11A1の正入力端に接続され、Ｒ６の他端が接地され、コンデンサＣ３のＲ５の両端に並列接続され、ノイズフィルタとして作用する。組み合わせ回路３３は、Ｔ１２のゲートに接続され、演算増幅器11A1の出力端OUT1もＴ１２のゲートに接続される。

図８は、本発明の第２の実施例による低ドロップアウトリニア電圧レギュレータ３の主なノードの信号の波形図である。図８（ａ）は、低ドロップアウトリニア電圧レギュレータ３の起動信号ＥＮの波形図である。図８（ｂ）は、図３の負荷駆動回路１２の出力端OUT2の電圧信号Voutの波形図である。図８（ｃ）は、図３における負荷駆動回路１２の入力端Pgateの電圧信号VPgateの波形図であり、破線が、突入電流の抑制前のPgateノード電圧の変化曲線を表し、実線が突入電流の抑制後のPgateノード電圧の変化曲線を表している。図８（ｄ）は、図３の負荷駆動回路１２の出力電流Ioutの波形図であり、破線が突入電流の抑制前のIoutの変化曲線を表し、実線が突入電流の抑制後のIoutの変化曲線を表している。図８（ｅ）は、突入電流抑制パスルRC_CNLの波形図であり、tsが起動時刻を表し，Tsが起動瞬間を表している。

以下、図３〜図８を参照して、本発明の第２の実施例を例とし、突入電流の生成及び抑制プロセスについて説明する。低ドロップアウトリニア電圧レギュレータ３の起動時刻tsであり、低ドロップアウトリニア電圧レギュレータ３の電源ＯＮ時刻において、負帰還回路が構築されていないか、完全に構築されておらず、差分増幅回路11A1の出力電圧が極めて低い電圧に降下されている。また、差分増幅回路11A1の出力端OUT1とT12のゲートは、１つの電位ノードVPgateをなすため、この場合、T12トランジスタの|Vgs|は、非常に大きくなり、該T12トランジスタを流れる電流Ioutが極めて大きくなる。なお、電流制限回路は、VPgateが所定値に降下した場合にＯＮするように設定されていることから、起動瞬間に、低ドロップアウトリニア電圧レギュレータ３が負帰還回路の制御も、電流制限回路の制限も受けず、T12トランジスタの電流Ioutが起動瞬間に突然大きくなることから、突入電流が生成される。

次に、本発明の第２の実施例の図５に示されたパルス生成回路５の突入電流抑制プロセスを説明する。起動時刻tsに、起動信号EN（即ち、低ドロップアウトリニア電圧レギュレータ３の電源ＯＮ信号）が生成され、例えば、ハイレベル信号が生成される。第１の反転器INV1の第１の入力端In1に該ハイレベル信号ENが入力され、第１の反転器INV1の第２の入力端In2に該起動信号ENの反転信号ENB（ローレベル信号）が入力され、第１の反転器INV1により反転され、ハイレベル信号が出力される。第１のコンデンサC1が存在することから、第２の反転器INV2の入力端が、起動時刻tsにローレベル信号となり、第２の反転器INV2を経て、ハイレベル信号を第１の反転器INV1の第２の入力端In2に出力する。このため、起動時刻tsに、第１のＡＮＤ回路AND1の第１の入力端In1と、第２の入力端In2は、いずれもハイレベル信号が入力され、第１のＡＮＤ回路AND1は、ハイレベルを出力し、かつ該ハイレベル信号の立ち上がりエッジは、起動信号ENの立ち上がりエッジに対応している。第１のコンデンサC1へのrc時間定数の充電後、第２の反転器INV2の入力端がハイレベル信号となり、第２の反転器を経て、ローレベル信号を第１のＡＮＤ回路AND1の第２の入力端In2に出力する。即ち、この場合、第１のＡＮＤ回路AND1は、第１の入力端In1にハイレベル信号ENが入力され、第２の入力端In2にローレベル信号が入力され、第１のＡＮＤ回路AND1により、ローレベル信号が出力され、突入電流抑制パスルRC_CNLの立ち下がりエッジとなる。該突入電流抑制パスルRC_CNLの立ち上がりエッジから立ち下がりエッジまでの幅期間中、突入電流抑制分岐回路44のスイッチ回路441が、該パルスRC_CNLの制御により、ＯＮとなり、即ち、図４におけるＴ６がＯＮとなり、この場合、T5のゲート電圧が、電圧降下回路442により、直接降下され、例えば、電圧降下回路442が抵抗R2となる場合、電流制限抵抗R1とR2が、分圧を構成し、T5のゲート電位を降下し、また、T5は、共同ソース接続となり、入力電圧が出力電圧の変化傾向と相反し、ゲート電位が降下し、|Vgs|が増大すると、|Vds|が低減することで、T5のソース電位が向上する。また、出力回路43の出力電圧は、T5の出力電圧（即ち、NLT端とグランドとの電圧）の変化傾向と一致していることから、出力回路43の出力電圧が向上する。出力回路がソースフォロワで、さらに、NMOSトランジスタT7である場合、T7のソースが、ゲートの変化にフォローし、T7のソースがT12のゲートPgateに接続され、T7のゲートがT5のドレインNLTに接続されているため、T12のゲートPgate電位がNLTノード電位の上昇に応じて上昇し、さらにT12トランジスタの|Vgs|が低減し、T12トランジスタを流れる電流Ioutが低減することから、負荷Zloadに出力される突入電流の抑制効果を奏することになる。以上から、突入電流が、該突入電流抑制パルスRC_CNLのパルス幅期間中に抑制され、該パルスRC_CNLの幅が遅延回路Dのrc時間定数に依存することから、所定のrc時間定数を設定することにより、該パスル幅を突入電流の幅に対応付け、かつ、突入電流の幅以上にすることで、突入電流を十分に抑制することが可能になる。

該突入電流抑制パルスの立ち下がりエッジ後に、突入電流抑制分岐回路におけるスイッチ回路４４１がＯＦＦとなり、即ち、Ｔ６が閉状態となり、低ドロップアウトリニア電圧レギュレータが動作状態になってから、負帰還回路と電流制限回路により、所定値を超えた出力電流の制御を行う。

以上から分かるように、本発明の低ドロップアウトリニア電圧レギュレータによると、起動瞬間に、出力電流中の突入電流を抑制することができる。

以上、具体的な実施例により本発明を説明したが、明細書の記載内容からの各種代替、修正、変化は、当業者に自明である。このため、添付された請求範囲の精神と範囲内のこのような代替、修正、変化も、本発明に含まれるものである。

Claims

低ドロップアウトリニア電圧レギュレータであって、
一方の入力端から基準電圧が入力される差分増幅回路と、
前記差分増幅回路の出力に応じて、出力電圧を出力する負荷駆動回路と、
前記負荷駆動回路の出力電圧の一部を前記差分増幅回路の他方の入力端に負帰還する負帰還回路と、
前記低ドロップアウトリニア電圧レギュレータの起動瞬間以外の動作モードで、前記負荷駆動回路の出力電流が所定値を超えた場合、前記低ドロップアウトリニア電圧レギュレータの出力電流を制限するように、前記負荷駆動回路の制御を行う電流制限回路と、を有し、
前記低ドロップアウトリニア電圧レギュレータの起動瞬間に、前記低ドロップアウトリニア電圧レギュレータから出力される突入電流を抑制するように、前記負荷駆動回路への制御を行う突入電流抑制回路をさらに有する、ことを特徴とする低ドロップアウトリニア電圧レギュレータ。
前記突入電流抑制回路と前記電流制限回路とは、組み合わせ回路を構成し、
前記組み合わせ回路は、
前記負荷駆動回路とともに、前記負荷駆動回路の出力電流とミラー関係にあるミラー電流を出力するカレントミラー回路と、
前記負荷駆動回路の出力電流が所定値を超えた場合、前記ミラー電流の増加に応じて、出力電圧が増加する電流電圧変換回路と、
前記負荷駆動回路の出力電流が所定値を超えた場合、前記電流電圧変換回路の出力電圧の変化と同じ傾向の電圧を出力する出力回路と、
前記低ドロップアウトリニア電圧レギュレータの起動瞬間に、前記電流電圧変換回路の出力電圧を増大し、前記出力回路の出力電圧に応じて、前記負荷駆動回路の出力電流に発生する突入電流を抑制するように、前記負荷駆動回路の制御を行う突入電流抑制分岐回路と、を有する、ことを特徴とする請求項１に記載の低ドロップアウトリニア電圧レギュレータ。
前記電流電圧変換回路は、前記カレントミラー回路と前記出力回路との間に接続され、
前記電流電圧変換回路は、
前記カレントミラー回路のミラー電流を出力する分岐路中に直列接続された電流制限抵抗と、
ソースが前記電流制限抵抗の一端に接続され、ゲートが前記電流制限抵抗の他端に接続され、ドレインが前記出力回路の入力端に接続され、かつ前記ドレインとグランドとの間に定電流源が接続されたＭＯＳトランジスタと、を有する、ことを特徴とする請求項２に記載の低ドロップアウトリニア電圧レギュレータ。
前記突入電流抑制分岐回路は、前記電流電圧変換回路のＭＯＳトランジスタのゲートに接続され、突入電流抑制パルスの制御により、前記突入電流の抑制を行い、前記突入電流抑制パルスの立ち上がりエッジは、前記低ドロップアウトリニア電圧レギュレータの起動時刻に対応付けられ、前記突入電流抑制パルスのパルス幅は、前記突入電流のパルス幅に対応付けられている、ことを特徴とする請求項３に記載の低ドロップアウトリニア電圧レギュレータ。
前記突入電流抑制分岐回路は、スイッチ回路と電圧降下回路とを有し、前記スイッチ回路と前記電圧降下回路は、前記電流電圧変換回路のＭＯＳトランジスタのゲートと前記グランドとの間に直列接続され、前記スイッチ回路は、前記突入電流抑制パルスによる、前記スイッチ回路の制御端への制御により、ＯＮとなる、ことを特徴とする請求項４に記載の低ドロップアウトリニア電圧レギュレータ。
前記突入電流抑制パルスを生成するパルス生成回路をさらに有する、ことを特徴とする請求項５に記載の低ドロップアウトリニア電圧レギュレータ。
前記パルス生成回路は、
前記突入電流抑制パルスを出力し、第１の入力端に前記低ドロップアウトリニア電圧レギュレータの起動信号が入力される第１のＡＮＤ回路と、
出力端が前記第１のＡＮＤ回路の第２の入力端に接続され、入力端に前記低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される遅延回路と、を有する、ことを特徴とする請求項６に記載の低ドロップアウトリニア電圧レギュレータ。
前記遅延回路は、
前記低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される第１の反転器と、
一端が前記第１の反転器の出力端に接続された第１の抵抗と、
前記第１の抵抗の他端と前記第１のＡＮＤ回路の第２の入力端との間に接続された第２の反転器と、
前記第２の反転器の入力端と前記グランドとの間に接続された第１のコンデンサと、を有する、ことを特徴とする請求項７に記載の低ドロップアウトリニア電圧レギュレータ。
前記パルス生成回路は、
第１の入力端に前記低ドロップアウトリニア電圧レギュレータの起動信号が入力され、前記突入電流抑制パルスを出力する第２のＡＮＤ回路と、
出力端が前記第２のＡＮＤ回路の第２の入力端に接続された第３の反転器と、
出力端が前記第３の反転器の入力端に接続された第４の反転器と、
第１の入力端が前記第２のＡＮＤ回路の第１の入力端に接続され、第２の入力端が前記第４の反転器の出力端に接続された第３のＡＮＤ回路と、
ゲートが前記第３のＡＮＤ回路の出力端に接続され、ソースが電源に接続された第１のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのドレインに接続された第２の抵抗と、
ドレインが前記第２の抵抗の他端に接続されるとともに、前記第４の反転器の入力端に接続され、ソースが接地された第２のＭＯＳトランジスタと、
ドレインが前記第２のＭＯＳトランジスタのゲートに接続され、ソースが前記第２のＭＯＳトランジスタのソースに接続され、ゲートに前記低ドロップアウトリニア電圧レギュレータの起動信号の反転信号が入力される第３のＭＯＳトランジスタと、
一端が前記第３のＭＯＳトランジスタのドレインに接続され、他端が前記第３のＭＯＳトランジスタのソースに接続された第２のコンデンサと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記低ドロップアウトリニア電圧レギュレータの起動信号が入力される第４のＭＯＳトランジスタと、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記出力回路の出力端に接続された第５のＭＯＳトランジスタと、を有する、ことを特徴とする請求項６に記載の低ドロップアウトリニア電圧レギュレータ。