JP2015127902A - ボルテージレギュレータ - Google Patents

Abstract

【課題】電源電圧起動時等に出力電圧にオーバーシュートが発生することを抑制するボルテージレギュレータを提供する。【解決手段】誤差増幅回路と、出力トランジスタのゲートに接続されたオーバーシュート制御回路と、少なくとも誤差増幅回路をオンオフ制御するＯＮ／ＯＦＦ回路とを備え、ＯＮ／ＯＦＦ回路は、ボルテージレギュレータが起動されたときに、少なくとも誤差増幅回路をオンしてから所定時間経過後に出力トランジスタがオンするようにオーバーシュート制御回路を制御する構成とした。【選択図】図１

Description

本発明は、電源電圧起動時に出力電圧にオーバーシュートが発生することを抑制できるボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、誤差増幅回路１０４と、基準電圧回路１０３と、ＰＭＯＳトランジスタ９０１、９０２と、出力トランジスタ１０５と、抵抗１０６、１０７、９０３と、容量９０４と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。

抵抗１０６、１０７は、出力端子１０２とグラウンド端子１００間に直列に設けられ、出力端子１０２に生ずる出力電圧Ｖｏｕｔを分圧する。抵抗１０６、１０７の接続点に発生する電圧をＶｆｂとすると、誤差増幅回路１０４はＶｆｂが基準電圧回路１０３の電圧Ｖｒｅｆに近づくように出力トランジスタ１０５のゲート電圧を制御し、出力端子１０２に出力電圧Ｖｏｕｔを出力させる。電源端子１０１の電源電圧ＶＤＤが上昇すると、電源端子１０１から変動検出キャパシタ９０４ に電流Ｉｘ１が流れる。電流Ｉｘ１は、ＰＭＯＳトランジスタ９０１、９０２と抵抗９０３で構成される電流帰還回路によって増幅され、電流Ｉｘ２が生成される。電流Ｉｘ２は出力トランジスタ１０５のゲートに供給され、出力トランジスタ１０５のゲート容量を充電する。このようにして、出力トランジスタ１０５のゲートソース間電圧ＶＧＳは、ソース電圧であるＶＤＤ が変動した場合でも適切な値に調節されるので、オーバーシュートが抑制されて安定化することができる（例えば、特許文献１参照）。

特開２００７−１５７０７１号公報

しかしながら、従来のボルテージレギュレータは、電源起動時など電源電圧が急激に立ち上がった時に、出力トランジスタのゲートに電流Ｉｘ２の供給が間に合わず、出力電圧に大きなオーバーシュートが発生するという課題があった。
本発明は、上記課題に鑑みてなされ、電源の起動時であっても、出力電圧にオーバーシュートが発生することを抑制するボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
誤差増幅回路と、出力トランジスタのゲートに接続されたオーバーシュート制御回路と、少なくとも誤差増幅回路をオンオフ制御するＯＮ／ＯＦＦ回路とを備え、ＯＮ／ＯＦＦ回路は、ボルテージレギュレータが起動されたときに、少なくとも誤差増幅回路をオンしてから所定時間経過後に出力トランジスタがオンするようにオーバーシュート制御回路を制御するボルテージレギュレータ。

本発明のボルテージレギュレータは、電源電圧が供給されていて、ＯＮ／ＯＦＦ回路によって回路がオフされている状態から、回路がオンされる起動時に出力電圧にオーバーシュートが発生することを抑制することができる。

本実施形態のボルテージレギュレータを示す回路図である。 本実施形態のボルテージレギュレータの他の例を示す回路図である。 従来のボルテージレギュレータを示す回路図である。

図１は、本実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータは、誤差増幅回路１０４と、基準電圧回路１０３と、分圧回路を構成する抵抗１０５及び１０６と、ＰＭＯＳトランジスタ１０９、１１０と、ＮＭＯＳトランジスタ１１４、１２１と、抵抗１１２、１１５と、容量１１１と、定電圧回路１１３と、ＯＮ／ＯＦＦ回路１０７と、グラウンド端子１００と、電源端子１０１と、出力端子１０２と、ＯＮ／ＯＦＦ制御端子１０８を備えている。

容量１１１と、抵抗１１２、１１５と、定電圧回路１１３と、ＮＭＯＳトランジスタ１１４で電源変動検出回路１４１を構成している。ＰＭＯＳトランジスタ１０９はオーバーシュート制御回路を構成している。ＯＮ／ＯＦＦ回路１０７は、ＯＮ／ＯＦＦ制御端子１０８に外部から入力されるＯＮ／ＯＦＦ信号によってボルテージレギュレータの回路をオンオフ制御する。ここで、ＯＮ／ＯＦＦ回路１０７は、ボルテージレギュレータの誤差増幅回路１０４を含む回路をオンオフ制御する第一制御信号を出力する第一制御端子と、ＮＭＯＳトランジスタ１１４をオンオフ制御する第二制御信号を出力する第二制御端子とを有する。そして、第二制御端子は、遅延回路を備えている。

次に、本実施形態のボルテージレギュレータの接続について説明する。
誤差増幅回路１０４は、反転入力端子が基準電圧回路１０３の正極に接続され、非反転入力端子が分圧回路の出力端子に接続される。分圧回路の抵抗１０５と抵抗１０６は、グラウンド端子１００と出力端子１０２の間に直列に接続される。出力トランジスタであるＰＭＯＳトランジスタ１１０は、ゲート（ノードＮ２）が誤差増幅回路１０４の出力端子に接続され、ソースが電源端子１０１に接続され、ドレインが出力端子１０２に接続される。ＰＭＯＳトランジスタ１０９は、ゲート（ノードＮ１）は電源変動検出回路１４１の出力端子に接続され、ドレインはＰＭＯＳトランジスタ１１０のゲートに接続され、ソースは電源端子１０１に接続される。ＯＮ／ＯＦＦ回路１０７は、入力端子がＯＮ／ＯＦＦ制御端子１０８に接続され、第一出力端子が誤差増幅回路１０４のＯＮ／ＯＦＦ制御端子に接続される。ＮＭＯＳトランジスタ１２１は、ゲートはＯＮ／ＯＦＦ回路１０７の第二出力端子に接続され、ドレインはＮＭＯＳトランジスタ１１４のドレインに接続され、ソースはグラウンド端子１００に接続される。

容量１１１は、一方の端子は電源端子１０１に接続され、他方の端子は抵抗１１２の一方の端子に接続される。定電圧回路１１３は、正極は抵抗１１２の他方の端子に接続され、負極はグラウンド端子１００に接続される。抵抗１１５は、一方の端子は電源端子１０１に接続され、他方の端子はＮＭＯＳトランジスタ１１４のドレインに接続される。ＮＭＯＳトランジスタ１１４は、ゲートは容量１１１と抵抗１１２の接続点に接続され、ソースはグラウンド端子１００に接続される。

次に、本実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。分圧回路は、出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。誤差増幅回路１０４は、基準電圧回路１０３の基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１１０のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０４の出力信号（ＰＭＯＳトランジスタ１１０のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１１０がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは出力電圧Ｖｏｕｔが一定になるように動作する。

電源電圧ＶＤＤにオーバーシュートが発生すると、容量１１１はオーバーシュートを検出してＮＭＯＳトランジスタ１１４をオンさせる、そして、電源変動検出回路１４１からＬｏの信号を出力し、ＰＭＯＳトランジスタ１０９をオンさせ、ＰＭＯＳトランジスタ１１０のゲート電圧をＨｉｇｈにし、ＰＭＯＳトランジスタ１１０をオフさせて出力電圧にオーバーシュートが発生することを抑制する。

ここで、ＯＮ／ＯＦＦ制御端子１０８にオン信号が入力され、ボルテージレギュレータがオフからオンに切り替わる時の動作について考える。ＰＭＯＳトランジスタ１０９のゲートをノードＮ１、ＰＭＯＳトランジスタ１１０のゲートをノードＮ２とする。

このとき、電源端子１０１には電源電圧ＶＤＤが供給されている。誤差増幅回路１０４は、ＯＮ／ＯＦＦ回路１０７の第一出力信号によってオフされている。ＮＭＯＳトランジスタ１２１は、ＯＮ／ＯＦＦ回路１０７の第二出力信号によってオンされている。ノードＮ１は、Ｌｏになっているので、ＰＭＯＳトランジスタ１０９はオンしていて、ノードＮ２は、Ｈｉｇｈになっている。従って、ＰＭＯＳトランジスタ１１０はオフしているので、電源端子１０１に電源電圧ＶＤＤが供給されていても、出力端子１０２には電圧は出力されない。

ＯＮ／ＯＦＦ制御端子１０８にオン信号が入力されると、誤差増幅回路１０４はＯＮ／ＯＦＦ回路１０７の第一制御信号によってオンされ、同時にその他の回路も動作を開始する。ここで、ＯＮ／ＯＦＦ回路１０７の第二制御端子は出力に遅延回路を備えているので、第一制御信号のオン信号が出力されてから、一定の遅延時間後に第二制御信号のオン信号を出力する。従って、ＯＮ／ＯＦＦ制御端子１０８にオン信号が入力された後、誤差増幅回路１０４やその他の回路が動作を開始してから、ＯＮ／ＯＦＦ回路１０７は第二制御信号のオン信号を出力する。即ち、ボルテージレギュレータが正常に動作をする状態になってから、ＰＭＯＳトランジスタ１１０がオンして出力端子１０２に出力電圧ＶＯＵＴを出力する。

上述した本実施形態のボルテージレギュレータは、電源電圧ＶＤＤが供給されていて、ＯＮ／ＯＦＦ回路１０７によって回路がオフされている状態から、回路がオンされる起動時に出力電圧ＶＯＵＴにオーバーシュートが発生することを抑制することができる。

なお、本実施形態では、ＯＮ／ＯＦＦ制御端子１０８に外部から信号が入力される構成について説明したが、この端子に内部のＵＶＬＯ回路からの信号を入力するように構成しても良い。このように構成すると、電源電圧ＶＤＤが動作電圧以下の状態から立ち上がった場合においても、同様の動作によって出力電圧ＶＯＵＴにオーバーシュートが発生することを抑制することができる。
また、ＯＮ／ＯＦＦ回路１０７は、第二制御信号が緩やかに立ち上がるように構成しても良い。このように構成すると、更に効果が大きくなる。

以上説明したように、本実施形態のボルテージレギュレータによれば、電源電圧ＶＤＤの起動時や、電源電圧ＶＤＤが供給されていて、ＯＮ／ＯＦＦ回路１０７によって回路がオフされている状態から、回路がオンされる起動時に出力電圧ＶＯＵＴにオーバーシュートが発生することを抑制することができる。

図２は、本実施形態のボルテージレギュレータの他の例を示す回路図である。図１との違いは、電源変動検出回路１４１をオフセット付きコンパレータ４０１で構成し、ＯＮ／ＯＦＦ回路１０７の第二出力信号で制御される回路を、直接ノードＮ２を制御するＰＭＯＳトランジスタ１０９ｂとした点である。その他の回路は図１と同様であり、詳細な説明は省略する。

図２のように構成した本実施形態のボルテージレギュレータは、図１のボルテージレギュレータと同様の効果を得ることが出来る。そして、電源電圧ＶＤＤが供給されていて、ＯＮ／ＯＦＦ回路１０７によって回路がオフされている状態から、回路がオンされる起動時に出力電圧ＶＯＵＴにオーバーシュートが発生することを抑制することができる。

１０２ 出力端子
１０３ 基準電圧回路
１０４ 誤差増幅回路
１０７ ＯＮ／ＯＦＦ回路
１０８ ＯＮ／ＯＦＦ制御端子
１４１ 電源変動検出回路

Claims (6)

1. 出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
   前記出力トランジスタのゲートに接続されたオーバーシュート制御回路と、
   少なくとも前記誤差増幅回路をオンオフ制御するＯＮ／ＯＦＦ回路と、
   を備え、
   前記ＯＮ／ＯＦＦ回路は、ボルテージレギュレータが起動されたときに、少なくとも前記誤差増幅回路をオンしてから所定時間経過後に、前記出力トランジスタがオンするようにオーバーシュート制御回路を制御する、
   ことを特徴とするボルテージレギュレータ。
2. 前記ＯＮ／ＯＦＦ回路は、
   少なくとも前記誤差増幅回路をオンオフ制御する第一制御信号を出力する第一制御端子と、
   前記オーバーシュート制御回路をオンオフ制御する第二制御信号を出力する第二制御端子と、
   を備えることを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記第二制御信号は、緩やかに立ち上がることを特徴とする請求項２に記載のボルテージレギュレータ。
4. 前記ボルテージレギュレータは、
   更に、電源電圧の変動を検出する電源変動検出回路を備え、
   前記オーバーシュート制御回路は、前記電源変動検出回路の出力する信号と前記ＯＮ／ＯＦＦ回路の出力する信号で制御されること、
   を特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。
5. 前記電源変動検出回路は、
   電源端子と接地端子の間に直列に接続されたコンデンサ及び第一インピーダンス素子と、
   電源端子と接地端子の間に直列に接続された第二インピーダンス素子及びトランジスタと、
   を備え、
   前記トランジスタのゲートは前記コンデンサと前記第一インピーダンス素子の接続点に接続され、前記第二インピーダンス素子と前記トランジスタの接続点が前記電源変動検出回路の出力端子である、
   ことを特徴とする請求項４に記載のボルテージレギュレータ。
6. 前記電源変動検出回路は、
   非反転入力端子に前記基準電圧が入力され、反転入力端子に前記分圧電圧が入力され、出力が前記オーバーシュート制御回路に接続され、前記非反転入力端子にオフセット電圧を有するコンパレータ
   を備えることを特徴とする請求項４に記載のボルテージレギュレータ。

Images