WO2021229935A1 - 半導体装置および電圧制御方法 - Google Patents

半導体装置および電圧制御方法 Download PDF

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WO2021229935A1
WO2021229935A1 PCT/JP2021/013254 JP2021013254W WO2021229935A1 WO 2021229935 A1 WO2021229935 A1 WO 2021229935A1 JP 2021013254 W JP2021013254 W JP 2021013254W WO 2021229935 A1 WO2021229935 A1 WO 2021229935A1
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WO
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voltage
transistor
gate
semiconductor device
control signal
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PCT/JP2021/013254
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English (en)
French (fr)
Inventor
理市 西野
陽太郎 森
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Definitions

  • the present disclosure relates to semiconductor devices and voltage control methods used in semiconductor devices.
  • Patent Document 1 discloses a voltage regulator capable of suppressing the occurrence of an excessive overshoot in the output voltage.
  • the semiconductor device includes an error amplifier, a drive transistor, a first switch, a load circuit, and a control unit.
  • the error amplifier is configured to generate an error voltage according to the difference between the output voltage and the reference voltage.
  • the drive transistor has a gate to which an error voltage is supplied and a drain or source to which the output voltage is output.
  • the first switch is configured to be turned on to adjust the voltage at the gate of the drive transistor so that the state of the drive transistor is directed to the off state.
  • the load circuit is configured to supply an output voltage.
  • the control unit is configured to control the operation sequence of the load circuit and to turn on the first switch in the first period including the timing when the load of the load circuit changes.
  • the voltage control method is to generate an error voltage according to the difference between the output voltage and the reference voltage, and the output voltage from the drain or source of the drive transistor having the gate to which the error voltage is supplied.
  • an error voltage corresponding to the difference between the output voltage and the reference voltage is generated, and the output voltage is generated by the drive transistor based on this error voltage.
  • This output voltage is supplied to the load circuit.
  • the operation sequence of the load circuit is controlled, and the voltage of the gate of the drive transistor turns off the state of the drive transistor by turning on the first switch in the first period including the timing when the load of the load circuit changes. Adjusted to face the condition.
  • FIG. 1 shows a configuration example of a semiconductor device (semiconductor device 1) according to an embodiment.
  • the semiconductor device 1 is, in this example, a so-called cross-point type storage device. Since the voltage control method according to the embodiment of the present disclosure is embodied by the present embodiment, it will be described at the same time.
  • the semiconductor device 1 includes a memory array 11, a bit line selection unit 12, a word line selection unit 13, voltage regulators 20H and 20L, a voltage selection unit 30, a current limiting unit 14, a sense amplifier 15, and a control unit. It is equipped with 16.
  • the memory array 11 is configured such that a plurality of memory cells MC are arranged in an array and store information.
  • FIG. 2 shows an example of a configuration of the memory array 11.
  • the memory array 11 has a plurality of bit lines BL, a plurality of word lines WL, and a plurality of memory cells MC.
  • the plurality of bit lines BL are stretched in the Y direction and arranged side by side in the X direction in the XY plane parallel to the substrate surface S of the semiconductor substrate.
  • the plurality of word lines WL extend in the X direction and are arranged side by side in the Y direction in the XY plane.
  • the plurality of bit lines BL are arranged on the upper layer of the layer in which the plurality of word lines WL are arranged. With this configuration, the plurality of bit lines BL and the plurality of word lines WL intersect each other in the XY plane.
  • the plurality of memory cells MC include a layer in which a plurality of bit line BLs are arranged and a layer in which a plurality of word line WLs are arranged in a portion where a plurality of bit line BLs and a plurality of word line WLs intersect in an XY plane. Placed between.
  • FIG. 3 shows an example of a configuration of the memory cell MC.
  • the memory cell MC has a storage element VR, a selection element SE, and terminals TU and TL.
  • the storage element VR is a resistance change type storage element, and is configured so that the resistance state RS reversibly changes according to the polarity of the voltage difference of the voltage applied between both ends. In other words, the storage element VR reversibly changes the resistance state RS according to the direction of the current flowing between both ends.
  • the storage element VR is configured by, for example, laminating an ion source layer and a resistance changing layer. One end of the storage element VR is connected to the terminal TU of the memory cell MC, and the other end is connected to one end of the selection element SE.
  • FIG. 4 schematically shows the distribution of the resistance value of the storage element VR.
  • the storage element VR may have two distinguishable resistance states RS (high resistance state HRS and low resistance state LRS).
  • the high resistance state HRS is associated with the data "0"
  • the low resistance state LRS is associated with the data "1”. That is, the storage element VR stores 1-bit data. For example, changing from a high resistance state HRS to a low resistance state LRS is called “set”, and changing from a low resistance state LRS to a high resistance state HRS is called "reset”.
  • the selection element SE (FIG. 3) is configured to have bidirectional diode characteristics. Specifically, the selection element SE is in a conduction state (on state) when the absolute value of the voltage difference of the voltage applied between both ends is larger than the predetermined value, and the absolute value of the voltage difference is from this predetermined value. If it is small, it will be in a non-conducting state (off state). One end of the selection element SE is connected to the other end of the storage element VR, and the other end is connected to the terminal TL of the memory cell MC.
  • the terminal TU is connected to the bit line BL on the storage layer on which the memory cell MC is formed.
  • the terminal TL is connected to the word line WL under the storage layer in which the memory cell MC is formed.
  • the terminal TU of the memory cell MC is connected to any one of the plurality of bit lines BL, and the terminal TL is connected to any one of the plurality of word lines WL. ..
  • a voltage VH is applied to the terminal TU and, for example, a voltage VL is applied to the terminal TL.
  • the voltage VH is a voltage higher than the voltage VL.
  • the selection element SE is turned on, the set current Iset flows from the terminal TU toward the terminal TL, and the resistance state RS of the storage element VR becomes the low resistance state LRS, as shown in FIG. In this way, the memory cell MC is set.
  • a voltage VH is applied to the terminal TL and a voltage VL is applied to the terminal TU.
  • the selection element SE is turned on, the reset current Irst flows from the terminal TL toward the terminal TU, and the resistance state RS of the storage element VR becomes the high resistance state HRS. In this way, the memory cell MC is reset. Further, when performing a read operation on the memory cell MC, for example, a voltage VH is applied to the terminal TU and a voltage VL is applied to the terminal TL, for example. For the difference voltage between the voltage VH and the voltage VL, the selection element SE is turned on when the resistance state RS of the storage element VR is the low resistance state LRS, and the resistance state RS of the storage element VR is the high resistance state HRS. In this case, the voltage is set so as to turn off the selection element SE.
  • a sense current Isns corresponding to the resistance state RS of the storage element VR flows from the terminal TU toward the terminal TL, and a voltage corresponding to this sense current Isns is generated.
  • the sense amplifier 15 (described later) is adapted to discriminate the resistance state RS of the storage element VR based on the voltage generated by the sense current Isns in this way.
  • the sense amplifier 15 (described later) is adapted to discriminate the resistance state RS of the storage element VR based on the voltage generated by the sense current Isns in this way.
  • the bit line selection unit 12 (FIG. 1) is configured to select one of a plurality of bit line BLs in the memory array 11 based on the selection control signal CTLB.
  • FIG. 5 shows an example of the configuration of the bit line selection unit 12. Note that FIG. 5 also depicts a plurality of bit lines BL in the current limiting unit 14, the sense amplifier 15, and the memory array 11.
  • the selection control signal CTLB includes a plurality of bits of the control signal CB1, a plurality of bits of the control signal CB2, a plurality of bits of the control signal CB3, and a plurality of bits of the control signal CB4.
  • the bit line selection unit 12 has a selection circuit 101, a plurality of selection circuits 102, a plurality of selection circuits 103, and a plurality of selection circuits 104.
  • the selection circuit 101 has a plurality of transistors TR1.
  • the transistor TR1 is an N-type MOS (Metal Oxide Semiconductor) transistor.
  • the sources of the plurality of transistors TR1 are connected to the current limiting unit 14 and the sense amplifier 15.
  • the gates of the plurality of transistors TR1 are supplied with the signals of the corresponding bits in the control signal CB1, and the drains are connected to the plurality of selection circuits 102, respectively.
  • Each of the plurality of selection circuits 102 has a plurality of transistors TR2.
  • the transistor TR2 is an N-type MOS transistor.
  • the sources of these plurality of transistors TR2 are connected to the selection circuit 101.
  • the gates of the plurality of transistors TR2 are supplied with the signals of the corresponding bits in the control signal CB2, and the drains are connected to the plurality of selection circuits 103, respectively.
  • Each of the plurality of selection circuits 103 has a plurality of transistors TR3.
  • the transistor TR3 is an N-type MOS transistor.
  • the source of these plurality of transistors TR3 is connected to one of the plurality of selection circuits 102.
  • the gates of the plurality of transistors TR3 are supplied with the signals of the corresponding bits in the control signal CB3, and the drains are connected to the plurality of selection circuits 104, respectively.
  • Each of the plurality of selection circuits 104 has a plurality of transistors TR4.
  • the transistor TR4 is an N-type MOS transistor.
  • the source of these plurality of transistors TR4 is connected to one of the plurality of selection circuits 103.
  • a signal of the corresponding bit in the control signal CB4 is supplied to the gate of the plurality of transistors TR4, and the drain is connected to each of the plurality of bit lines BL.
  • the bit line selection unit 12 selects one of the plurality of bit line BLs in the memory array 11 based on the selection control signal CTLB, and uses the selected bit line BL as the current limiting unit 14 and the sense. It is designed to be connected to the amplifier 15.
  • the bit line selection unit 12 is configured by using an N-type MOS transistor, but the present invention is not limited to this. Instead of this, for example, the bit line selection unit 12 may be configured by using a P-type MOS transistor, or for example, the bit line selection unit may be configured by using both a P-type MOS transistor and an N-type MOS transistor. 12 may be configured.
  • the word line selection unit 13 (FIG. 1) is configured to select one of a plurality of word line WLs in the memory array 11 based on the selection control signal CTLW.
  • FIG. 6 shows an example of the configuration of the word line selection unit 13.
  • the selection control signal CTLW includes a plurality of bits of the control signal CW1, a plurality of bits of the control signal CW2, a plurality of bits of the control signal CW3, and a plurality of bits of the control signal CW4.
  • the word line selection unit 13 has a selection circuit 201, a plurality of selection circuits 202, a plurality of selection circuits 203, and a plurality of selection circuits 204.
  • the configuration of the selection circuits 201 to 204 is the same as the configuration of the selection circuits 101 to 104 (FIG. 5).
  • the sources of the plurality of transistors TR1 in the selection circuit 201 are connected to the voltage selection unit 30.
  • the drains of the plurality of transistors TR4 in each of the plurality of selection circuits 204 are connected to the plurality of word line WLs, respectively.
  • the word line selection unit 13 selects one of the plurality of word line WLs in the memory array 11 based on the selection control signal CTLW, and connects the selected word line WL to the voltage selection unit 30. It is designed to do.
  • the word line selection unit 13 is configured by using an N-type MOS transistor, but the present invention is not limited to this. Instead of this, for example, the word line selection unit 13 may be configured by using a P-type MOS transistor, or for example, a word line selection unit may be configured by using both a P-type MOS transistor and an N-type MOS transistor. 13 may be configured.
  • the voltage regulator 20H (FIG. 1) is configured to generate a voltage VH.
  • the control signals SLCM, SSW1H, and SSW2 are supplied to the voltage regulator 20H.
  • FIG. 7 shows an example of a configuration of the voltage regulator 20H.
  • the voltage regulator 20H includes an error amplifier AMP1, a transistor MP11, a constant current source CS1, a capacitor C1, and transistors MP12 to MP14.
  • the transistors MP11 to MP14 are P-type MOS transistors.
  • the error amplifier AMP1 is configured to generate an error voltage according to the difference between the output voltage of the voltage regulator 20H and the reference voltage VREFH.
  • the positive input terminal of the error amplifier AMP1 is connected to the output terminal OUTH of the voltage regulator 20H, the reference voltage VREFH is supplied to the negative input terminal, and the output terminal is connected to the gate of the transistor MP11 and the drain of the transistors MP13 and MP14.
  • the error amplifier AMP1 is configured to be able to reduce power consumption based on the control signal SLCM. Specifically, the error amplifier AMP1 can reduce power consumption when the control signal SLCM is at a high level by reducing the current flowing through the constant current source as compared with the case where the control signal SLCM is at a low level. You can do it.
  • the gate of the transistor MP11 is connected to the output terminal of the error amplifier AMP1 and the drain of the transistors MP13 and MP14, the source is connected to the power supply node N VDD to which the power supply voltage VDD is supplied, and the drain is connected to the output terminal OUTH of the voltage regulator 20H. NS.
  • the constant current source CS1 is configured to pass a current of a predetermined current value, one end is connected to the output terminal OUTH of the voltage regulator 20H, and the other end is connected to the ground node NVSS to which the ground voltage VSS is supplied.
  • the constant current source CS1 can reduce the current to flow when the control signal SLCM is at a high level as compared with the case where the control signal SLCM is at a low level.
  • One end of the capacitor C1 is connected to the output terminal OUTH of the voltage regulator 20H, and the other end is connected to the ground node NVSS.
  • the gate of the transistor MP12 is connected to the drain of the transistor MP12 and the source of the transistor MP13, the source is connected to the power supply node N VDD, and the drain is connected to the gate of the transistor MP12 and the source of the transistor MP13.
  • the gate and drain of the transistor MP12 are connected to each other by a so-called diode connection.
  • the control signal SSW1H is supplied to the gate of the transistor MP13, the source is connected to the gate and drain of the transistor MP12, and the drain is connected to the gate of the transistor MP11, the output terminal of the error amplifier AMP1, and the drain of the transistor MP14.
  • the transistor MP13 is turned on based on the control signal SSW1H, so that the power supply node N VDD and the gate of the transistor MP11 are connected to each other via the diode-connected transistor MP12.
  • the transistor MP13 can adjust the voltage of the gate of the transistor MP11 so that the transistor MP11 is directed to the off state.
  • the control signal SSW2 is supplied to the gate of the transistor MP14, the power supply node N VDD is connected to the source, and the drain is connected to the gate of the transistor MP11, the output terminal of the error amplifier AMP1, and the drain of the transistor MP13.
  • the transistor MP14 is turned on based on the control signal SSW2, so that the power supply node N whether and the gate of the transistor MP11 are connected to each other.
  • the transistor MP14 can adjust the voltage of the gate of the transistor MP11 so that the transistor MP11 is directed to the off state.
  • the voltage regulator 20H generates a voltage VH corresponding to the reference voltage VREFH by performing a negative feedback operation.
  • the voltage regulator 20H can maintain an operating point while reducing power consumption when the control signal SLCM is at a high level. Then, the voltage regulator 20H drives the memory array 11 based on the generated voltage VH when the control signal SLCM is at a low level.
  • the voltage regulator 20L (FIG. 1) is configured to generate a voltage VL.
  • the control signals SLCM, SSW1L, and SSW2 are supplied to the voltage regulator 20L.
  • FIG. 8 shows an example of a configuration of the voltage regulator 20L.
  • the voltage regulator 20L includes an error amplifier AMP2, a transistor MN21, a constant current source CS2, a capacitor C2, inverters IV1 and IV2, and transistors MN21 to MN24.
  • the transistors MN21 to MN24 are N-type MOS transistors.
  • the error amplifier AMP2 is configured to generate an error voltage according to the difference between the output voltage of the voltage regulator 20L and the reference voltage VREFL.
  • the positive input terminal of the error amplifier AMP2 is connected to the output terminal OUTL of the voltage regulator 20L, the reference voltage VREFL is supplied to the negative input terminal, and the output terminal is connected to the gate of the transistor MN21 and the drain of the transistors MN22 and MN24.
  • the error amplifier AMP2 is configured to be able to reduce power consumption based on the control signal SLCM. Specifically, the error amplifier AMP2 can reduce power consumption when the control signal SLCM is at a high level by reducing the current flowing through the constant current source as compared with the case where the control signal SLCM is at a low level. You can do it.
  • the gate of the transistor MN21 is connected to the output terminal of the error amplifier AMP2 and the drain of the transistors MN22 and MN24, the drain is connected to the output terminal OUTL of the voltage regulator 20L, and the source is connected to the ground node NVSS to which the ground voltage VSS is supplied. NS.
  • the constant current source CS2 is configured to pass a current of a predetermined current value, one end is connected to the power supply node N VDD to which the power supply voltage VDD is supplied, and the other end is connected to the output terminal OUTL of the voltage regulator 20L.
  • the constant current source CS2 can reduce the current to flow when the control signal SLCM is at a high level as compared with the case where the control signal SLCM is at a low level.
  • One end of the capacitor C2 is connected to the output terminal OUTL of the voltage regulator 20L, and the other end is connected to the ground node NVSS.
  • the control signal SSW1L is supplied to the input terminal of the inverter IV1, and the output terminal is connected to the gate of the transistor MN22.
  • the control signal SSW2 is supplied to the input terminal of the inverter IV2, and the output terminal is connected to the gate of the transistor MN24.
  • the gate of the transistor MN22 is connected to the output terminal of the inverter IV1, the drain is connected to the gate of the transistor MN21, the output terminal of the error amplifier AMP2, and the drain of the transistor MN24, and the source is connected to the gate and drain of the transistor MN23.
  • the gate of the transistor MN23 is connected to the drain of the transistor MN23 and the source of the transistor MN22, the drain is connected to the gate of the transistor MN23 and the source of the transistor MN22, and the source is connected to the ground node NVSS. In this way, the gate and drain of the transistor MN23 are connected to each other by a so-called diode connection.
  • the transistor MN22 is turned on based on the control signal SSW1L, so that the ground node NVSS and the gate of the transistor MN21 are connected to each other via the diode-connected transistor MN23. Thereby, the transistor MN22 can adjust the voltage of the gate of the transistor MN21 so that the transistor MN21 is directed to the off state.
  • the gate of the transistor MN24 is connected to the output terminal of the inverter IV2, the drain is connected to the gate of the transistor MN21, the output terminal of the error amplifier AMP2, and the drain of the transistor MN22, and the source is connected to the ground node NVSS.
  • the transistor MN24 is turned on based on the control signal SSW2, so that the ground node NVSS and the gate of the transistor MN21 are connected. Thereby, the transistor MN24 can adjust the voltage of the gate of the transistor MN21 so that the transistor MN21 is directed to the off state.
  • the voltage regulator 20L generates a voltage VL corresponding to the reference voltage VREFL by performing a negative feedback operation.
  • the voltage regulator 20L can maintain an operating point while reducing power consumption when the control signal SLCM is at a high level. Then, the voltage regulator 20L drives the memory array 11 based on the generated voltage VL when the control signal SLCM is at a low level.
  • the voltage selection unit 30 selects the voltage for driving the bit line BL and the voltage for driving the word line WL from the voltages VH and VL based on the control signals SSET and SRST. It is composed.
  • the voltage selection unit 30 has switches 31 to 34.
  • the switch 31 is configured to supply the voltage VH supplied from the voltage regulator 20H to the word line selection unit 13 when the control signal SRST is at a high level.
  • the switch 32 is configured to supply the voltage VL supplied from the voltage regulator 20L to the word line selection unit 13 when the control signal SSET is at a high level.
  • the switch 33 is configured to supply the voltage VL supplied from the voltage regulator 20L to the current limiting unit 14 when the control signal SRST is at a high level.
  • the switch 34 is configured to supply the voltage VH supplied from the voltage regulator 20H to the current limiting unit 14 when the control signal SSET is at a high level.
  • the voltage selection unit 30 supplies the voltage VH supplied from the voltage regulator 20H to the current limiting unit 14 as well.
  • the voltage VL supplied from the voltage regulator 20L is supplied to the word line selection unit 13.
  • the control signal SSET is set to a high level and the control signal SRST is set to a low level when the write operation for setting the memory cell MC or the read operation is performed.
  • the voltage selection unit 30 supplies the voltage VH supplied from the voltage regulator 20H to the word line selection unit 13 and at the same time.
  • the voltage VL supplied from the voltage regulator 20L is supplied to the current limiting unit 14.
  • the control signal SRST is set to a high level and the control signal SSET is set to a low level when the write operation for resetting the memory cell MC is performed.
  • the current limiting unit 14 is configured to limit the current flowing between the voltage selection unit 30 and the bit line selection unit 12 based on the control signal SC. Specifically, the current limiting unit 14 determines the current value of the current flowing between the voltage selection unit 30 and the bit line selection unit 12 based on the control signal SC when the write operation and the read operation are performed. The current is limited so that it is less than or equal to the value of.
  • the sense amplifier 15 is configured to compare the input voltage with a predetermined threshold voltage. As a result, the sense amplifier 15 outputs a signal corresponding to the resistance state RS of the storage element VR in the read operation.
  • the control unit 16 is configured to control the operation of the semiconductor device 1 in response to a data write request and read request from a host (not shown). Specifically, the control unit 16 controls the operation of the voltage regulator 20H using the control signals SLCM, SSW1H, and SSW2, controls the operation of the voltage regulator 20L using the control signals SLCM, SSW1L, and SSW2, and controls the control signal.
  • the operation of the voltage selection unit 30 is controlled by using SSET and SRST, the operation of the current limiting unit 14 is controlled by using the control signal SC, and the operation of the bit line selection unit 12 is controlled by using the selection control signal CTLB.
  • the operation of the word line selection unit 13 is controlled by using the selection control signal CTLW.
  • the control unit 16 has a reference voltage generation unit 17.
  • the reference voltage generation unit 17 is configured to generate reference voltages VrefH and VrefL.
  • the reference voltage VrefH is set to different voltages, for example, in the write and read operations
  • the reference voltage VrefL is set to different voltages, for example, in the write and read operations.
  • the error amplifier AMP1 corresponds to a specific example of the "error amplifier” in the present disclosure.
  • the transistor MP11 corresponds to a specific example of the “driving transistor” in the present disclosure.
  • the transistor MP13 corresponds to a specific example of the "first switch” in the present disclosure.
  • the transistor MP13 corresponds to a specific example of the "transistor” in the present disclosure.
  • the transistor MP14 corresponds to a specific example of the "second switch” in the present disclosure.
  • the power node N VDD corresponds to a specific example of the "voltage node” in the present disclosure.
  • the memory array 11, the bit line selection unit 12, and the word line selection unit 13 correspond to a specific example of the “load circuit” in the present disclosure.
  • the memory cell MC corresponds to a specific example of the "memory cell” in the present disclosure.
  • the storage element VR corresponds to a specific example of the "memory element” in the present disclosure.
  • the control unit 16 corresponds to a specific example of the “control unit” in the present disclosure.
  • One of the plurality of bit lines BL and the plurality of word lines WL corresponds to a specific example of the "plurality of first wiring" in the present disclosure, and the other is a specific example of the "plurality of second wiring” in the present disclosure.
  • the bit line selection unit 12 or the word line selection unit 13 corresponds to a specific example of the “selection unit” in the present disclosure.
  • the voltage regulator 20H produces a voltage VH
  • the voltage regulator 20L produces a voltage VL.
  • the voltage selection unit 30 selects the voltage for driving the bit line BL from the voltages VH and VL based on the control signals SSET and SRST, and also selects the voltage for driving the word line WL.
  • the current limiting unit 14 limits the current flowing between the voltage selection unit 30 and the bit line selection unit 12 based on the control signal SC.
  • the bit line selection unit 12 selects one of the plurality of bit line BLs in the memory array 11 based on the selection control signal CTLB.
  • the word line selection unit 13 selects one of the plurality of word line WLs in the memory array 11 based on the selection control signal CTLW.
  • the sense amplifier 15 compares the input voltage with a predetermined threshold voltage.
  • the control unit 16 controls the operation of the semiconductor device 1 in response to a data write request and a data read request from the host.
  • the reference voltage generation unit 17 of the control unit 16 In the writing operation, first, the reference voltage generation unit 17 of the control unit 16 generates the reference voltages VrefH and VrefL used in the writing operation. Then, the control unit 16 generates control signals SSET and SRST based on the write data. Specifically, when the bit data to be written is "1", the control unit 16 sets the control signal SSET to a high level and the control signal SRST to a low level. As a result, the voltage selection unit 30 supplies the voltage VH generated by the voltage regulator 20H to the current limiting unit 14, and supplies the voltage VL generated by the voltage regulator 20L to the word line selection unit 13.
  • the control unit 16 sets the control signal SRST to a high level and the control signal SSET to a low level.
  • the voltage selection unit 30 supplies the voltage VH generated by the voltage regulator 20H to the word line selection unit 13, and supplies the voltage VL generated by the voltage regulator 20L to the current limiting unit 14.
  • control unit 16 generates a control signal SC.
  • the current limiting unit 14 limits the current based on the control signal SC so that the current value of the current flowing between the voltage selection unit 30 and the bit line selection unit 12 is equal to or less than a predetermined value. ..
  • control unit 16 generates selection control signals CTLB and CTLW based on the write address.
  • the bit line selection unit 12 selects one of the plurality of bit line BLs in the memory array 11 based on the selection control signal CTLB.
  • the word line selection unit 13 selects one of the plurality of word line WLs in the memory array 11 based on the selection control signal CTLW.
  • the memory array 11 when the bit data to be written is “1”, a voltage is applied to the bit line BL selected by the bit line selection unit 12 among the plurality of bit line BLs in the memory array 11.
  • the voltage VH generated by the regulator 20H is applied.
  • the voltage VL generated by the voltage regulator 20L is applied to the word line WL selected by the word line selection unit 13 among the plurality of word line WLs in the memory array 11.
  • the selection element SE is turned on, and as shown in FIG. 3, the set current is set from the terminal TU toward the terminal TL. Iset flows, and the resistance state RS of the storage element VR becomes the low resistance state LRS. In this way, the memory cell MC is set.
  • the voltage regulator 20H is generated in the word line WL selected by the word line selection unit 13 among the plurality of word line WLs in the memory array 11.
  • the voltage VH is applied.
  • the voltage VL generated by the voltage regulator 20L is applied to the bit line BL selected by the bit line selection unit 12 among the plurality of bit line BLs in the memory array 11.
  • the selection element SE is turned on, and as shown in FIG. 3, the reset current is reset from the terminal TL toward the terminal TU. Irst flows, and the resistance state RS of the memory element VR becomes the high resistance state HRS. In this way, the memory cell MC is reset.
  • the reference voltage generation unit 17 of the control unit 16 In the read operation, first, the reference voltage generation unit 17 of the control unit 16 generates the reference voltages VrefH and VrefL used in the read operation. Then, the control unit 16 sets the control signal SSET to a high level and the control signal SRST to a low level. As a result, the voltage selection unit 30 supplies the voltage VH generated by the voltage regulator 20H to the current limiting unit 14, and supplies the voltage VL generated by the voltage regulator 20L to the word line selection unit 13.
  • control unit 16 generates a control signal SC.
  • the current limiting unit 14 limits the current based on the control signal SC so that the current value of the current flowing between the voltage selection unit 30 and the bit line selection unit 12 is equal to or less than a predetermined value. ..
  • control unit 16 generates selection control signals CTLB and CTLW based on the read address.
  • the bit line selection unit 12 selects one of the plurality of bit line BLs in the memory array 11 based on the selection control signal CTLB.
  • the word line selection unit 13 selects one of the plurality of word line WLs in the memory array 11 based on the selection control signal CTLW.
  • the sense current Isns flows from the terminal TU toward the terminal TL in the memory cell MC related to the selected bit line BL and the selected word line WL.
  • a voltage corresponding to the resistance state RS of the storage element VR is generated in the selected bit line BL.
  • the sense amplifier 15 determines the resistance state RS of the storage element VR based on the voltage thus generated.
  • the voltage regulator 20H controls the operations of the transistors MP13 and MP14 based on the operation sequence of the semiconductor device 1, and the voltage regulator 20L controls the operations of the transistors MN22 and MN24 based on the operation sequence of the semiconductor device 1. This operation will be described in detail below.
  • FIG. 9A and 9B show an example of an operation of setting the selected memory cell MC, where FIG. 9A shows the waveforms of the control signals CB1 to CB3, FIG. 9B shows the waveforms of the control signals CB4, and FIG. 9C shows the waveforms of the control signals CB4.
  • FIG. 9A shows the waveforms of the control signals CW1 to CW4
  • D shows the waveform of the control signal SLCM
  • E shows the waveform of the control signal SSW1H
  • (F) shows the waveform of the control signal SSW1L
  • G Indicates the waveform of the control signal SSW2.
  • FIG. 9A shows the waveform of one signal corresponding to the selected memory cell MC among the signals of the plurality of bits in each of the control signals CB1 to CB3, and is shown in FIG. 9B.
  • the waveform of FIG. 9 shows the waveform of one signal corresponding to the selected memory cell MC among the signals of the plurality of bits in the control signal CB4, and the waveform of FIG. 9C is in each of the control signals CW1 to CW4.
  • the waveform of one signal corresponding to the selected memory cell MC among the signals of a plurality of bits is shown.
  • the control unit 16 changes the control signal SSW1H from a high level to a low level (FIG. 9 (E)).
  • the transistor MP13 is turned on, and the gates of the power supply node N VDD and the transistor MP11 to which the power supply voltage VDD is supplied are connected to each other via the diode-connected transistor MP12.
  • the voltage at the gate of the transistor MP11 rises so as to direct the transistor MP11 to the off state.
  • the negative feedback loop in the voltage regulator 20H becomes a slightly open loop state.
  • the control unit 16 changes the control signal SSW1L from a high level to a low level (FIG.
  • the transistor MN22 is turned on, and the ground node NVSS to which the ground voltage VSS is supplied and the gate of the transistor MN21 are connected to each other via the diode-connected transistor MN23.
  • the voltage at the gate of the transistor MN21 drops so as to direct the transistor MN21 to the off state.
  • the negative feedback loop in the voltage regulator 20L becomes a slightly open loop state.
  • the control unit 16 changes the control signal SLCM from a high level to a low level (FIG. 9 (D)).
  • the voltage regulator 20H the current flowing through the constant current source of the error amplifier AMP1 increases, and the current flowing through the constant current source CS1 increases.
  • the voltage regulator 20L the current flowing through the constant current source of the error amplifier AMP2 increases and the current flowing through the constant current source CS2 increases.
  • the voltages VH and VL fluctuate at the timing t12.
  • the negative feedback loop is in a slightly open loop state, and in the voltage regulator 20L, the negative feedback loop is in a slightly open loop state. It is possible to accelerate the convergence of the voltages VH and VL while reducing the voltage.
  • the control unit 16 changes the control signal SSW1H from a low level to a high level (FIG. 9 (E)).
  • the transistor MP13 is turned off, and the output voltage of the error amplifier AMP1 is supplied to the gate of the transistor MP11.
  • the negative feedback loop in the voltage regulator 20H returns to the closed loop state.
  • the control unit 16 changes the control signal SSW1L from a low level to a high level (FIG. 9 (F)).
  • the transistor MN22 is turned off, and the output voltage of the error amplifier AMP2 is supplied to the gate of the transistor MN21.
  • the negative feedback loop in the voltage regulator 20L returns to the closed loop state. In this way, the voltage regulators 20H and 20L are in a state where the memory array 11 can be driven.
  • the control unit 16 changes the control signal SSW1H from a high level to a low level (FIG. 9 (E)).
  • the transistor MP13 is turned on, the gates of the power supply node N VDD and the transistor MP11 are connected to each other via the diode-connected transistor MP12, and the negative feedback loop in the voltage regulator 20H is slightly opened. It goes into a loop state.
  • the control unit 16 changes the control signal SSW1L from a high level to a low level (FIG. 9 (F)).
  • the transistor MN22 is turned on, the gates of the ground node NVSS and the transistor MN21 are connected to each other via the diode-connected transistor MN23, and the negative feedback loop in the voltage regulator 20L is slightly opened. It goes into a loop state.
  • the control unit 16 is one of the signals corresponding to the selected memory cell MC among the signals of the plurality of bits included in the control signal CB1 and the signal of the plurality of bits included in the control signal CB2.
  • One signal corresponding to the selected memory cell MC and one signal corresponding to the selected memory cell MC among the multi-bit signals contained in the control signal CB3 are changed from low level to high level. (FIG. 9 (A)).
  • the bit line selection unit 12 one of the plurality of transistors TR1 is turned on based on the control signal CB1 in the selection circuit 101, and each of the plurality of selection circuits 102 is based on the control signal CB2.
  • One of the plurality of transistors TR2 is turned on, and in each of the plurality of selection circuits 103, one of the plurality of transistors TR3 is turned on based on the control signal CB3.
  • the voltage regulator 20H drives the selection circuit 101 and the selection circuits 102, 103, 104 corresponding to the selected memory cell MC in the bit line selection unit 12 via the voltage selection unit 30 and the current limiting unit 14. Therefore, the load seen from the voltage regulator 20H changes. Therefore, the voltage VH fluctuates at the timing t15.
  • the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VH while reducing the fluctuation of the voltage VH, as will be described later.
  • the control unit 16 is a signal corresponding to the selected memory cell MC among the signals of the plurality of bits included in the control signal CW1, and a signal of the plurality of bits included in the control signal CW2.
  • One of the signals corresponding to the selected memory cell MC is changed from a low level to a high level (FIG. 9 (C)).
  • one of the plurality of transistors TR1 is turned on based on the control signal CW1, and in each of the plurality of selection circuits 202, based on the control signal CW2.
  • One of the plurality of transistors TR2 is turned on, and in each of the plurality of selection circuits 203, one of the plurality of transistors TR3 is turned on based on the control signal CW3, and each of the plurality of selection circuits 204 is turned on.
  • one of the plurality of transistors TR4 is turned on based on the control signal CW4.
  • the voltage regulator 20L receives the selection circuit 201, the selection circuits 202, 203, 204 corresponding to the selected memory cells MC, and the selected memory cells in the word line selection unit 13 via the voltage selection unit 30. Since the word line WL corresponding to the MC is driven, the load seen from the voltage regulator 20L changes. Therefore, the voltage VL fluctuates at the timing t15. In the voltage regulator 20L, since the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VL while reducing the fluctuation of the voltage VL, as will be described later.
  • the control unit 16 changes the control signal SSW1H from a low level to a high level (FIG. 9 (E)).
  • the transistor MP13 is turned off, and the output voltage of the error amplifier AMP1 is supplied to the gate of the transistor MP11.
  • the negative feedback loop in the voltage regulator 20H returns to the closed loop state.
  • the control unit 16 changes the control signal SSW1L from a low level to a high level (FIG. 9 (F)).
  • the transistor MN22 is turned off, and the output voltage of the error amplifier AMP2 is supplied to the gate of the transistor MN21.
  • the negative feedback loop in the voltage regulator 20L returns to the closed loop state.
  • the control unit 16 changes the control signal SSW1H from a high level to a low level (FIG. 9 (E)).
  • the transistor MP13 is turned on, the gates of the power supply node N VDD and the transistor MP11 are connected to each other via the diode-connected transistor MP12, and the negative feedback loop in the voltage regulator 20H is slightly opened. It goes into a loop state.
  • the control unit 16 changes one signal corresponding to the selected memory cell MC among the signals of the plurality of bits included in the control signal CB4 from a low level to a high level (FIG. 9). (B)).
  • the bit line selection unit 12 one of the plurality of transistors TR4 is turned on based on the control signal CB4 in each of the plurality of selection circuits 104.
  • the voltage regulator 20H drives the bit line BL corresponding to the selected memory cell MC via the voltage selection unit 30 and the bit line selection unit 12, so that the load seen from the voltage regulator 20H changes. Therefore, the voltage VH fluctuates at the timing t18.
  • the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VH while reducing the fluctuation of the voltage VH, as will be described later.
  • the voltage regulator 20H is connected to the bit line BL corresponding to the selected memory cell MC, and the voltage regulator 20L is connected to the word line WL corresponding to the selected memory cell MC.
  • the set current Iset flows in the selected memory cell MC, and the memory cell MC is set.
  • the control unit 16 changes the control signal SSW1H from a low level to a high level (FIG. 9 (E)).
  • the transistor MP13 is turned off, and the output voltage of the error amplifier AMP1 is supplied to the gate of the transistor MP11.
  • the negative feedback loop in the voltage regulator 20H returns to the closed loop state.
  • the control unit 16 changes the control signal SSW1H from a high level to a low level (FIG. 9 (E)).
  • the transistor MP13 is turned on, the gates of the power supply node N VDD and the transistor MP11 are connected to each other via the diode-connected transistor MP12, and the negative feedback loop in the voltage regulator 20H is slightly opened. It goes into a loop state.
  • the control unit 16 is one of the signals corresponding to the selected memory cell MC among the signals of the plurality of bits included in the control signal CB1, and the signal of the plurality of bits included in the control signal CB2.
  • One of the signals corresponding to the selected memory cell MC is changed from a high level to a low level (FIGS. 9A and 9B).
  • the plurality of transistors TR1 are turned off in the selection circuit 101, the plurality of transistors TR2 are turned off in each of the plurality of selection circuits 102, and the plurality of selection circuits 103 are turned off.
  • the plurality of transistors TR3 are turned off, and in each of the plurality of selection circuits 104, the plurality of transistors TR4 are turned off.
  • the voltage regulator 20H is disconnected from the bit line BL corresponding to the selected memory cell MC, so that the load seen from the voltage regulator 20H changes, and the voltage VH fluctuates at the timing t21.
  • the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VH while reducing the fluctuation of the voltage VH, as will be described later.
  • the writing period T ends.
  • the control unit 16 changes the control signal SSW1H from a low level to a high level (FIG. 9 (E)).
  • the transistor MP13 is turned off, and the output voltage of the error amplifier AMP1 is supplied to the gate of the transistor MP11.
  • the negative feedback loop in the voltage regulator 20H returns to the closed loop state.
  • the control unit 16 changes the control signal SSW2 from a high level to a low level (FIG. 9 (G)).
  • the transistor MP14 is turned on, the gates of the power supply node N VDD and the transistor MP11 are connected to each other, and the negative feedback loop in the voltage regulator 20H is in a slightly open loop state.
  • the transistor MN24 is turned on, the ground node NVSS and the gate of the transistor MN21 are connected to each other, and the negative feedback loop in the voltage regulator 20L is in a slightly open loop state.
  • the control unit 16 is one of the signals corresponding to the selected memory cell MC among the signals of the plurality of bits included in the control signal CW1, and the signal of the plurality of bits included in the control signal CW2.
  • One of the signals corresponding to the selected memory cell MC is changed from a high level to a low level (FIG. 9 (C)).
  • the plurality of transistors TR1 are turned off in the selection circuit 201, the plurality of transistors TR2 are turned off in each of the plurality of selection circuits 202, and the plurality of selection circuits 203 are turned off.
  • the plurality of transistors TR3 are turned off, and in each of the plurality of selection circuits 204, the plurality of transistors TR4 are turned off.
  • the voltage regulator 20L is disconnected from the word line WL corresponding to the selected memory cell MC, so that the load seen from the voltage regulator 20L changes, and the voltage VL fluctuates at the timing t24.
  • the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VL while reducing the fluctuation of the voltage VL, as will be described later.
  • the control unit 16 changes the control signal SLCM from a low level to a high level (FIG. 9 (D)).
  • the voltage regulator 20H the current flowing through the constant current source of the error amplifier AMP1 is reduced, and the current flowing through the constant current source CS1 is reduced.
  • the voltage regulator 20L the current flowing through the constant current source of the error amplifier AMP2 decreases and the current flowing through the constant current source CS2 decreases.
  • the voltages VH and VL fluctuate at the timing t25.
  • the negative feedback loop is in a slightly open loop state, it is possible to accelerate the convergence of the voltage VH and VL while reducing the fluctuation of the voltage VH and VL as described later.
  • the control unit 16 changes the control signal SSW2 from a low level to a high level (FIG. 9 (G)).
  • the transistor MP14 is turned off, and the output voltage of the error amplifier AMP1 is supplied to the gate of the transistor MP11.
  • the negative feedback loop in the voltage regulator 20H returns to the closed loop state.
  • the transistor MN24 is turned off, and the output voltage of the error amplifier AMP2 is supplied to the gate of the transistor MN21.
  • the negative feedback loop in the voltage regulator 20L returns to the closed loop state.
  • FIG. 10A and 10B are simulation results showing an operation example of the voltage regulator 20H near the timing t18 shown in FIG. 9, where FIG. 10A shows the waveform of the control signal CB4 and FIG. 10B shows the waveform of the control signal SSW1H. , (C) show the waveform of the voltage VH output by the voltage regulator 20H.
  • the transistor MP13 is turned on by setting the control signal SSW1H to a low level during the period including the timing when the control signal CB4 changes from a low level to a high level (FIGS. 10A, 10A, B)).
  • the voltage regulator 20H the power supply node N VDD to which the power supply voltage VDD is supplied and the gate of the transistor MP11 are connected to each other via the diode-connected transistor MP12, and the negative feedback loop in the voltage regulator 20H is slightly open. Become a state. In this state, when the control signal CB4 changes from a low level to a high level, the load of the voltage regulator 20H changes, so that the voltage VH fluctuates as shown in the waveform W1 (FIG. 10 (C)). This voltage VH does not overshoot and converges to the original voltage in a relatively short time.
  • the negative feedback loop in the voltage regulator 20H maintains a closed loop state. Therefore, when the control signal CB4 changes from a low level to a high level and the load of the voltage regulator 20H changes, negative feedback is applied so as to increase the voltage VH based on the transient decrease of the voltage VH, so that the voltage VH becomes Causes a large overshoot, as shown in waveform W2. Then, the voltage VH converges to the original voltage over a long period of time.
  • the semiconductor device 1 as shown in the waveform W1, overshoot in the voltage VH can be suppressed, so that the possibility that a memory cell MC other than the selected memory cell MC is set can be reduced. Further, it is possible to reduce the possibility that the memory cell MC is destroyed. Moreover, since the convergence time can be shortened, the throughput of memory access can be improved. The same applies to the read operation, and for example, the possibility of reading information from a memory cell MC other than the selected memory cell MC may be reduced.
  • the operation of the transistor MP13 of the voltage regulator 20H has been described above as an example, but the same applies to the operation of the transistor MP14.
  • the transistor MP14 When the transistor MP14 is turned on, the power supply node N VDD to which the power supply voltage VDD is supplied and the gate of the transistor MP11 are connected to each other.
  • the negative feedback loop in the voltage regulator 20H approaches the open loop state more than in the case where the transistor MP13 is turned on. Even in this case, the overshoot in the voltage VH can be suppressed, and the convergence time can be shortened.
  • the voltage regulator 20H has been described as an example, but the same applies to the voltage regulator 20L.
  • the transistor MN22 when the transistor MN22 is turned on, the ground node NVSS to which the ground voltage VSS is supplied and the gate of the transistor MN21 are connected to each other.
  • the negative feedback loop in the voltage regulator 20L becomes a slightly open loop state.
  • undershoot in which the voltage VL drops significantly can be suppressed, and the convergence time can be shortened.
  • the transistor MN24 is turned on, the ground node NVSS to which the ground voltage VSS is supplied and the gate of the transistor MN21 are connected to each other.
  • the negative feedback loop in the voltage regulator 20L approaches the open loop state more than in the case where the transistor MN22 is turned on. Even in this case, the undershoot in the voltage VL can be suppressed, and the convergence time can be shortened.
  • the transistor MP13 is provided in the voltage regulator 20H, and the transistor MP13 is turned on to adjust the voltage of the gate of the transistor MP11 so that the state of the transistor MP11 is directed to the off state. I tried to do it.
  • the control unit 16 controls the operation sequence of the semiconductor device 1, for example, a period of timings t14 to t16 including the timing t15 in which the load changes, a period of the timings t17 to t19 including the timing t18, and a timing t20 including the timing t21.
  • the transistor MP13 was turned on.
  • the overshoot in the voltage VH can be suppressed at the timing when the load changes, and the convergence time can be shortened, so that the voltage VH can be stabilized.
  • the control unit 16 turns on the transistor MP13 during the period from timing t11 to t13 including the timing t12 for switching from the operation for reducing power consumption to the normal operation.
  • the overshoot in the voltage VH can be suppressed at the timing when the operation changes, and the convergence time can be shortened, so that the voltage VH can be stabilized.
  • the transistors MP12 and MP13 are provided in the path connecting the power supply node N VDD and the gate of the transistor MP11 so that the gate and drain of the transistor MP12 are connected to each other.
  • the negative feedback loop in the voltage regulator 20H can be made into a slightly open loop state, so that the voltage at the gate of the transistor MP13 can be adjusted appropriately. Can be done.
  • the overshoot in the voltage VH can be effectively suppressed, and the convergence time can be shortened, so that the voltage VH can be effectively stabilized.
  • a transistor MN22 is provided in the voltage regulator 20L, and by turning the transistor MN22 on, the voltage at the gate of the transistor MN21 is adjusted so that the state of the transistor MN21 is directed to the off state. .. Then, the control unit 16 controls the operation sequence of the semiconductor device 1, for example, during the period from timing t14 to t16 including the timing t15 where the load changes, the transistor MN22 is turned on. As a result, in the semiconductor device 1, the undershoot in the voltage VL can be suppressed at the timing when the load changes, and the convergence time can be shortened, so that the voltage VL can be stabilized.
  • the transistor MP13 is provided in the voltage regulator 20H, and the transistor MP13 is turned on so that the gate voltage of the transistor MP11 is directed to the off state of the transistor MP11. I tried to adjust it. Then, the control unit controls the operation sequence of the semiconductor device, and the transistor MP13 is turned on during a period including, for example, a timing when the load changes. Thereby, the voltage VH can be stabilized.
  • the transistors MP12 and MP13 are provided in the path connecting the power supply node N VDD and the gate of the transistor MP11 so that the gate and drain of the transistor MP12 are connected to each other, so that the voltage is effectively applied. VH can be stabilized.
  • the transistor MN22 is provided in the voltage regulator 20L, and the transistor MN22 is turned on to adjust the voltage of the gate of the transistor MN21 so that the state of the transistor MN21 is directed to the off state. I did it. Then, the control unit controls the operation sequence of the semiconductor device, and the transistor MN22 is turned on during a period including, for example, a timing when the load changes. Thereby, the voltage VL can be stabilized.
  • the transistor MP12 is provided between the power supply node N VDD to which the power supply voltage VDD is supplied and the transistor MP13, but the present invention is not limited thereto.
  • the transistor MP12 may be provided between the transistor MP13 and the gate of the transistor MP11.
  • the transistor MN23 may be provided between the transistor MN22 and the gate of the transistor MN21.
  • the voltage regulator 20H is provided with the diode-connected transistor MP12, but the voltage regulator 20H is not limited to this.
  • a resistance element R1 may be provided in place of the transistor MP12.
  • One end of the resistance element R1 is connected to the power supply node N VDD to which the power supply voltage VDD is supplied, and the other end is connected to the source of the transistor MP13.
  • a resistance element may be provided instead of the transistor MN23.
  • the output stage is configured by using a so-called grounded source amplifier, but the present invention is not limited to this. Instead of this, the output stage may be configured by using a source follower as in the voltage regulator 20HC shown in FIG.
  • the voltage regulator 20HC has an error amplifier AMP1, transistors MN31, inverters IV3 and IV4, and transistors MN32 to MN34.
  • the transistors MN31 to MN34 are N-type MOS transistors.
  • the reference voltage VREFH is supplied to the positive input terminal of the error amplifier AMP1, the negative input terminal is connected to the output terminal OUTH of the voltage regulator 20HC, and the output terminal is connected to the gate of the transistor MN31 and the drain of the transistors MN32 and MN34.
  • the gate of the transistor MN31 is connected to the output terminal of the error amplifier AMP1 and the drain of the transistors MN32 and MN34, the drain is connected to the power supply node N VDD to which the power supply voltage VDD is supplied, and the source is connected to the output terminal OUTH of the voltage regulator 20HC. NS.
  • the control signal SSW1L is supplied to the input terminal of the inverter IV3, and the output terminal is connected to the gate of the transistor MN32.
  • the control signal SSW2 is supplied to the input terminal of the inverter IV4, and the output terminal is connected to the gate of the transistor MN34.
  • the gate of the transistor MN32 is connected to the output terminal of the inverter IV3, the drain is connected to the gate of the transistor MN31, the output terminal of the error amplifier AMP1, and the drain of the transistor MN34, and the source is connected to the gate and drain of the transistor MN33.
  • the gate of the transistor MN33 is connected to the drain of the transistor MN33 and the source of the transistor MN32, the drain is connected to the gate of the transistor MN33 and the source of the transistor MN32, and the source is connected to the ground node NVSS to which the ground voltage VSS is supplied. In this way, the gate and drain of the transistor MN33 are connected to each other by a so-called diode connection.
  • the transistor MN32 is turned on based on the control signal SSW1L, so that the ground node NVSS and the gate of the transistor MN31 are connected to each other via the diode-connected transistor MN33. Thereby, the transistor MN32 can adjust the voltage of the gate of the transistor MN31 so that the transistor MN31 is directed to the off state.
  • the gate of the transistor MN34 is connected to the output terminal of the inverter IV4, the drain is connected to the gate of the transistor MN31, the output terminal of the error amplifier AMP1, and the drain of the transistor MN32, and the source is connected to the ground node NVSS.
  • the transistor MN34 is turned on based on the control signal SSW2, so that the ground node NVSS and the gate of the transistor MN31 are connected. Thereby, the transistor MN34 can adjust the voltage of the gate of the transistor MN31 so that the transistor MN31 is directed to the off state.
  • this modification is applied to the voltage regulator 20H, but the present invention is not limited to this, and may be applied to the voltage regulator 20L, for example.
  • the voltage VH generated by the voltage regulator 20H is supplied to the positive input terminal of the error amplifier AMP1, but the present invention is not limited to this. Instead of this, for example, as in the voltage regulator 20HD shown in FIG. 14, the voltage generated by dividing the voltage VH may be supplied to the positive input terminal of the error amplifier AMP1.
  • the voltage regulator 20HD has resistance elements R2 and R3. One end of the resistance element R2 is connected to the output terminal OUTH of the voltage regulator 20H, and the other end is connected to one end of the resistance element R3 and the positive input terminal of the error amplifier AMP1.
  • the resistance element R3 is connected to the other end of the resistance element R2 and the positive input terminal of the error amplifier AMP1, and the other end is connected to the ground node NVSS to which the ground voltage VSS is supplied.
  • the reference voltage VREFH1 is supplied to the negative input terminal of the error amplifier AMP1.
  • the error amplifier AMP1 generates an error voltage according to the difference between the voltage VH which is the output voltage of the voltage regulator 20H and the reference voltage VREFH1 based on the voltage dividing voltage by the resistance elements R2 and R3 and the reference voltage VREFH1.
  • the voltage regulator 20H generates a voltage VH by performing a negative feedback operation. In the above, this modification is applied to the voltage regulator 20H, but the present invention is not limited to this, and may be applied to the voltage regulator 20L, for example.
  • the transistor MP13 is turned on during the period including the timing when the load changes, but the present invention is not limited to this. Instead of this, for example, the transistor MP14 may be turned on during a period including the timing when the load changes.
  • An error amplifier that generates an error voltage according to the difference between the output voltage and the reference voltage, and A drive transistor having a gate to which the error voltage is supplied and a drain or source to which the output voltage is output.
  • a first switch that adjusts the voltage of the gate of the drive transistor to turn the state of the drive transistor toward the off state by being turned on.
  • the semiconductor device according to (2) above further comprising a transistor provided in the first path and having a gate, a drain connected to the gate, and a source.
  • the semiconductor device according to (2) wherein the first switch is turned on to connect the voltage node and the gate of the drive transistor.
  • a second switch that is provided in a second path connecting the voltage node and the gate of the drive transistor and is turned on to connect the voltage node and the gate of the drive transistor is provided.
  • the first period includes the timing when the load of the load circuit changes from the first load state to the second load state in which the load is heavier than the first load state (1).
  • the first period includes the timing when the load of the load circuit changes from the second load state, which is heavier than the first load state, to the first load state, from (1) to (5). ).
  • the semiconductor device according to any one of. (8)
  • the error amplifier has a first operation mode and a second operation mode in which power consumption is lower than that of the first operation mode.
  • the control unit sets the operation mode of the error amplifier to the first operation mode or the second operation mode according to the operation sequence, and includes a timing at which the operation mode of the error amplifier changes.
  • the semiconductor device according to any one of (1) to (7) above, wherein the first switch is turned on in the period of 2.
  • each of the load circuits includes a plurality of storage cells having a storage element that can be driven by the drive transistor.
  • the load circuit is A plurality of first wires extending in a first direction, each connected to one or more of the plurality of storage cells.
  • a plurality of second wires extending in a second direction intersecting the first direction, each connected to one or more storage cells among the plurality of memory cells.
  • the first period includes a timing in which the selection unit selects one of the plurality of first wirings.
  • (11) Generating an error voltage according to the difference between the output voltage and the reference voltage, and To output the output voltage from the drain or source of the drive transistor having the gate to which the error voltage is supplied, To control the operation sequence of the load circuit to which the output voltage is supplied, By turning on the first switch in the first period including the timing when the load of the load circuit changes, the voltage of the gate of the drive transistor is directed to the off state of the drive transistor. To regulate and include voltage control methods.

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Abstract

生成された電圧を速やかに安定させることができる半導体装置を提供する。　半導体装置は、出力電圧（ＶＨ）と基準電圧（ＶＲＥＦＨ）との差に応じた誤差電圧を生成する誤差アンプ（ＡＭＰ１）と、誤差電圧が供給されたゲートと、出力電圧（ＶＨ）が出力されるドレインまたはソースとを有する駆動トランジスタ（ＭＰ１１）と、オン状態となることにより、駆動トランジスタ（ＭＰ１１）のゲート電圧を、駆動トランジスタ（ＭＰ１１）の状態をオフ状態に向かわせるように調節する第１のスイッチ（ＭＰ１３）と、出力電圧（ＶＨ）が供給される負荷回路と、負荷回路の動作シーケンスを制御するとともに、負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチ（ＭＰ１３）をオン状態にする制御部とを備える。

Description

半導体装置および電圧制御方法
　本開示は、半導体装置および半導体装置において用いられる電圧制御方法に関する。
　半導体装置では、しばしば電圧レギュレータが用いられる。特許文献１には、出力電圧に過大なオーバーシュートが発生することを抑制することができる電圧レギュレータが開示されている。
特開２０１４－６７３９４号公報
　半導体装置では、電圧レギュレータにより生成された電圧を速やかに安定させることが望まれており、さらなる速やかな安定化が期待されている。
　生成された電圧を速やかに安定させることができる半導体装置および電圧制御方法を提供することが望ましい。
　本開示の一実施の形態における半導体装置は、誤差アンプと、駆動トランジスタと、第１のスイッチと、負荷回路と、制御部とを備えている。誤差アンプは、出力電圧と基準電圧との差に応じた誤差電圧を生成するように構成される。駆動トランジスタは、誤差電圧が供給されたゲートと、出力電圧が出力されるドレインまたはソースとを有するものである。第１のスイッチは、オン状態になることにより、駆動トランジスタのゲートの電圧を、駆動トランジスタの状態をオフ状態に向かわせるように調節するように構成される。負荷回路は、出力電圧が供給されるように構成される。制御部は、負荷回路の動作シーケンスを制御するとともに、負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチをオン状態にするように構成される。
　本開示の一実施の形態における電圧制御方法は、出力電圧と基準電圧との差に応じた誤差電圧を生成することと、誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから出力電圧を出力することと、出力電圧が供給される負荷回路の動作シーケンスを制御することと、負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチをオン状態にすることにより、駆動トランジスタのゲートを、駆動トランジスタの状態をオフ状態に向かわせるように調節することとを含む。
　本開示の一実施の形態における半導体装置および電圧制御方法では、出力電圧と基準電圧との差に応じた誤差電圧が生成され、この誤差電圧に基づいて駆動トランジスタにより出力電圧が生成される。この出力電圧は負荷回路に供給される。負荷回路の動作シーケンスは制御され、負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチをオン状態にすることにより、駆動トランジスタのゲートの電圧が、駆動トランジスタの状態をオフ状態に向かわせるように調節される。
本開示の一実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリアレイの一構成例を表す斜視図である。 図２に示したメモリセルの一構成例を表す回路図である。 図３に示した記憶素子の一特性例を表す説明図である。 図１に示したビット線選択部の一構成例を表すブロック図である。 図１に示したワード線選択部の一構成例を表すブロック図である。 図１に示した電圧レギュレータの一構成例を表す回路図である。 図１に示した他の電圧レギュレータの一構成例を表す回路図である。 図１に示した半導体装置の一動作例を表すタイミング波形図である。 図１に示した半導体装置の一動作例を表すシミュレーション波形図である。 変形例に係る電圧レギュレータの一構成例を表す回路図である。 他の変形例に係る電圧レギュレータの一構成例を表す回路図である。 他の変形例に係る電圧レギュレータの一構成例を表す回路図である。 他の変形例に係る電圧レギュレータの一構成例を表す回路図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
　図１は、一実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、この例では、いわゆるクロスポイント型の記憶装置である。なお、本開示の実施の形態に係る電圧制御方法は、本実施の形態により具現化されるので、併せて説明する。
　半導体装置１は、メモリアレイ１１と、ビット線選択部１２と、ワード線選択部１３と、電圧レギュレータ２０Ｈ，２０Ｌと、電圧選択部３０と、電流制限部１４と、センスアンプ１５と、制御部１６とを備えている。
　メモリアレイ１１は、複数のメモリセルＭＣがアレイ状に配置され、情報を記憶するように構成される。
　図２は、メモリアレイ１１の一構成例を表すものである。メモリアレイ１１は、複数のビット線ＢＬと、複数のワード線ＷＬと、複数のメモリセルＭＣとを有している。
　複数のビット線ＢＬは、半導体基板の基板面Ｓに平行なＸＹ面内において、Ｙ方向に延伸するとともにＸ方向に並んで配置される。複数のワード線ＷＬは、このＸＹ面内において、Ｘ方向に延伸するとともにＹ方向に並んで配置される。複数のビット線ＢＬは、複数のワード線ＷＬが配置された層の上層に配置される。この構成により、複数のビット線ＢＬおよび複数のワード線ＷＬは、ＸＹ面内において互いに交差する。複数のメモリセルＭＣは、ＸＹ面内において複数のビット線ＢＬおよび複数のワード線ＷＬが交差する部分における、複数のビット線ＢＬが配置された層と複数のワード線ＷＬが配置された層との間に配置される。
　図３は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥと、端子ＴＵ，ＴＬとを有している。
　記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するように構成される。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲは、例えば、イオン源層および抵抗変化層が積層されて構成される。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。
　図４は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）をとり得る。この例では、高抵抗状態ＨＲＳはデータ“０”に対応づけられ、低抵抗状態ＬＲＳはデータ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する。例えば、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
　選択素子ＳＥ（図３）は、双方向ダイオード特性を有するように構成される。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定値よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値がこの所定値よりも小さい場合に非導通状態（オフ状態）になる。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣの端子ＴＬに接続される。
　端子ＴＵは、そのメモリセルＭＣが形成された記憶層の上のビット線ＢＬに接続される。端子ＴＬは、そのメモリセルＭＣが形成された記憶層の下のワード線ＷＬに接続される。この例では、図２に示したように、メモリセルＭＣの端子ＴＵは複数のビット線ＢＬのいずれか１つに接続され、端子ＴＬは複数のワード線ＷＬのいずれか１つに接続される。
　メモリセルＭＣをセットする書込動作を行う場合には、端子ＴＵに例えば電圧ＶＨを印加するとともに端子ＴＬに例えば電圧ＶＬを印加する。電圧ＶＨは電圧ＶＬよりも高い電圧である。これにより、選択素子ＳＥがオン状態になり、図３に示したように、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳになる。このようにして、メモリセルＭＣがセットされる。メモリセルＭＣをリセットする書込動作を行う場合には、端子ＴＬに電圧ＶＨを印加するとともに端子ＴＵに電圧ＶＬを印加する。これにより、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲの抵抗状態ＲＳが高抵抗状態ＨＲＳになる。このようにして、メモリセルＭＣがリセットされる。また、メモリセルＭＣに対して読出動作を行う場合には、端子ＴＵに例えば電圧ＶＨを印加するとともに端子ＴＬに例えば電圧ＶＬを印加する。電圧ＶＨと電圧ＶＬとの差電圧は、記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳである場合には選択素子ＳＥをオン状態にし、記憶素子ＶＲの抵抗状態ＲＳが高抵抗状態ＨＲＳである場合には選択素子ＳＥをオフ状態にするような電圧に設定される。これにより、メモリセルＭＣでは、端子ＴＵから端子ＴＬに向かって記憶素子ＶＲの抵抗状態ＲＳに応じたセンス電流Ｉsnsが流れ、このセンス電流Ｉsnsに応じた電圧が生じる。センスアンプ１５（後述）は、このようにしてセンス電流Ｉsnsにより生じた電圧に基づいて、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。センスアンプ１５（後述）は、このようにしてセンス電流Ｉsnsにより生じた電圧に基づいて、記憶素子ＶＲの抵抗状態ＲＳを判別するようになっている。
　ビット線選択部１２（図１）は、選択制御信号ＣＴＬＢに基づいて、メモリアレイ１１における複数のビット線ＢＬのうちの１つを選択するように構成される。
　図５は、ビット線選択部１２の一構成例を表すものである。なお、この図５では、電流制限部１４、センスアンプ１５、およびメモリアレイ１１における複数のビット線ＢＬをも描いている。選択制御信号ＣＴＬＢは、複数ビットの制御信号ＣＢ１と、複数ビットの制御信号ＣＢ２と、複数ビットの制御信号ＣＢ３と、複数ビットの制御信号ＣＢ４とを含んでいる。ビット線選択部１２は、選択回路１０１と、複数の選択回路１０２と、複数の選択回路１０３と、複数の選択回路１０４とを有している。
　選択回路１０１は、複数のトランジスタＴＲ１を有している。トランジスタＴＲ１は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。複数のトランジスタＴＲ１のソースは電流制限部１４およびセンスアンプ１５に接続される。複数のトランジスタＴＲ１のゲートには、制御信号ＣＢ１における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路１０２にそれぞれ接続される。
　複数の選択回路１０２のそれぞれは、複数のトランジスタＴＲ２を有している。トランジスタＴＲ２は、Ｎ型のＭＯＳトランジスタである。これらの複数のトランジスタＴＲ２のソースは選択回路１０１に接続される。複数のトランジスタＴＲ２のゲートには、制御信号ＣＢ２における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路１０３にそれぞれ接続される。
　複数の選択回路１０３のそれぞれは、複数のトランジスタＴＲ３を有している。トランジスタＴＲ３は、Ｎ型のＭＯＳトランジスタである。これらの複数のトランジスタＴＲ３のソースは複数の選択回路１０２のうちの１つに接続される。複数のトランジスタＴＲ３のゲートには、制御信号ＣＢ３における対応するビットの信号がそれぞれ供給され、ドレインは複数の選択回路１０４にそれぞれ接続される。
　複数の選択回路１０４のそれぞれは、複数のトランジスタＴＲ４を有している。トランジスタＴＲ４は、Ｎ型のＭＯＳトランジスタである。これらの複数のトランジスタＴＲ４のソースは複数の選択回路１０３のうちの１つに接続される。複数のトランジスタＴＲ４のゲートには、制御信号ＣＢ４における対応するビットの信号がそれぞれ供給され、ドレインは複数のビット線ＢＬにそれぞれ接続される。
　この構成により、ビット線選択部１２は、選択制御信号ＣＴＬＢに基づいて、メモリアレイ１１における複数のビット線ＢＬのうちの１つを選択し、選択されたビット線ＢＬを電流制限部１４およびセンスアンプ１５に接続するようになっている。なお、この例では、Ｎ型のＭＯＳトランジスタを用いてビット線選択部１２を構成したが、これに限定されるものではない。これに代えて、例えば、Ｐ型のＭＯＳトランジスタを用いてビット線選択部１２を構成してもよいし、例えば、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタの両方を用いてビット線選択部１２を構成してもよい。
　ワード線選択部１３（図１）は、選択制御信号ＣＴＬＷに基づいて、メモリアレイ１１における複数のワード線ＷＬのうちの１つを選択するように構成される。
　図６は、ワード線選択部１３の一構成例を表すものである。なお、この図６では、電圧選択部３０およびメモリアレイ１１における複数のワード線ＷＬをも描いている。選択制御信号ＣＴＬＷは、複数ビットの制御信号ＣＷ１と、複数ビットの制御信号ＣＷ２と、複数ビットの制御信号ＣＷ３と、複数ビットの制御信号ＣＷ４とを含んでいる。ワード線選択部１３は、選択回路２０１と、複数の選択回路２０２と、複数の選択回路２０３と、複数の選択回路２０４とを有している。選択回路２０１～２０４の構成は、選択回路１０１～１０４（図５）の構成と同様である。選択回路２０１における複数のトランジスタＴＲ１のソースは電圧選択部３０に接続される。複数の選択回路２０４のそれぞれにおける複数のトランジスタＴＲ４のドレインは、複数のワード線ＷＬにそれぞれ接続される。
　この構成により、ワード線選択部１３は、選択制御信号ＣＴＬＷに基づいて、メモリアレイ１１における複数のワード線ＷＬのうちの１つを選択し、選択されたワード線ＷＬを電圧選択部３０に接続するようになっている。なお、この例では、Ｎ型のＭＯＳトランジスタを用いてワード線選択部１３を構成したが、これに限定されるものではない。これに代えて、例えば、Ｐ型のＭＯＳトランジスタを用いてワード線選択部１３を構成してもよいし、例えば、Ｐ型のＭＯＳトランジスタおよびＮ型のＭＯＳトランジスタの両方を用いてワード線選択部１３を構成してもよい。
　電圧レギュレータ２０Ｈ（図１）は、電圧ＶＨを生成するように構成される。電圧レギュレータ２０Ｈには、制御信号ＳＬＣＭ、ＳＳＷ１Ｈ，ＳＳＷ２が供給されるようになっている。
　図７は、電圧レギュレータ２０Ｈの一構成例を表すものである。電圧レギュレータ２０Ｈは、誤差アンプＡＭＰ１と、トランジスタＭＰ１１と、定電流源ＣＳ１と、キャパシタＣ１と、トランジスタＭＰ１２～ＭＰ１４とを有している。トランジスタＭＰ１１～ＭＰ１４は、Ｐ型のＭＯＳトランジスタである。
　誤差アンプＡＭＰ１は、電圧レギュレータ２０Ｈの出力電圧と基準電圧ＶＲＥＦＨとの差に応じた誤差電圧を生成するように構成される。誤差アンプＡＭＰ１の正入力端子は電圧レギュレータ２０Ｈの出力端子ＯＵＴＨに接続され、負入力端子には基準電圧ＶＲＥＦＨが供給され、出力端子はトランジスタＭＰ１１のゲートおよびトランジスタＭＰ１３，ＭＰ１４のドレインに接続される。誤差アンプＡＭＰ１は、制御信号ＳＬＣＭに基づいて消費電力を低減することができるように構成される。具体的には、誤差アンプＡＭＰ１は、制御信号ＳＬＣＭが高レベルである場合に、制御信号ＳＬＣＭが低レベルである場合に比べて定電流源に流れる電流を絞ることにより消費電力を低減することができるようになっている。
　トランジスタＭＰ１１のゲートは誤差アンプＡＭＰ１の出力端子およびトランジスタＭＰ１３，ＭＰ１４のドレインに接続され、ソースは電源電圧ＶＤＤが供給された電源ノードＮＶＤＤに接続され、ドレインは電圧レギュレータ２０Ｈの出力端子ＯＵＴＨに接続される。
　定電流源ＣＳ１は、所定の電流値の電流を流すように構成され、一端は電圧レギュレータ２０Ｈの出力端子ＯＵＴＨに接続され、他端は接地電圧ＶＳＳが供給された接地ノードＮＶＳＳに接続される。定電流源ＣＳ１は、制御信号ＳＬＣＭが高レベルである場合に、制御信号ＳＬＣＭが低レベルである場合に比べて流す電流を絞ることができるようになっている。
　キャパシタＣ１の一端は電圧レギュレータ２０Ｈの出力端子ＯＵＴＨに接続され、他端は接地ノードＮＶＳＳに接続される。
　トランジスタＭＰ１２のゲートはトランジスタＭＰ１２のドレインおよびトランジスタＭＰ１３のソースに接続され、ソースは電源ノードＮＶＤＤに接続され、ドレインはトランジスタＭＰ１２のゲートおよびトランジスタＭＰ１３のソースに接続される。このように、トランジスタＭＰ１２は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。トランジスタＭＰ１３のゲートには制御信号ＳＳＷ１Ｈが供給され、ソースはトランジスタＭＰ１２のゲートおよびドレインに接続され、ドレインはトランジスタＭＰ１１のゲート、誤差アンプＡＭＰ１の出力端子、およびトランジスタＭＰ１４のドレインに接続される。この構成により、トランジスタＭＰ１３が制御信号ＳＳＷ１Ｈに基づいてオン状態になることにより、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続される。これにより、トランジスタＭＰ１３は、トランジスタＭＰ１１のゲートの電圧を、このトランジスタＭＰ１１をオフ状態に向かわせるように調節することができるようになっている。
　トランジスタＭＰ１４のゲートには制御信号ＳＳＷ２が供給され、ソースは電源ノードＮＶＤＤが接続され、ドレインはトランジスタＭＰ１１のゲート、誤差アンプＡＭＰ１の出力端子、およびトランジスタＭＰ１３のドレインに接続される。この構成により、トランジスタＭＰ１４が制御信号ＳＳＷ２に基づいてオン状態になることにより、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが互いに接続される。これにより、トランジスタＭＰ１４は、トランジスタＭＰ１１のゲートの電圧を、このトランジスタＭＰ１１をオフ状態に向かわせるように調節することができるようになっている。
　この構成により、電圧レギュレータ２０Ｈは、負帰還動作を行うことにより、基準電圧ＶＲＥＦＨに応じた電圧ＶＨを生成する。電圧レギュレータ２０Ｈは、制御信号ＳＬＣＭが高レベルである場合には、消費電力を低減しつつ、動作点を維持することができる。そして、電圧レギュレータ２０Ｈは、制御信号ＳＬＣＭが低レベルである場合には、生成した電圧ＶＨに基づいてメモリアレイ１１を駆動するようになっている。
　電圧レギュレータ２０Ｌ（図１）は、電圧ＶＬを生成するように構成される。電圧レギュレータ２０Ｌには、制御信号ＳＬＣＭ、ＳＳＷ１Ｌ，ＳＳＷ２が供給されるようになっている。
　図８は、電圧レギュレータ２０Ｌの一構成例を表すものである。電圧レギュレータ２０Ｌは、誤差アンプＡＭＰ２と、トランジスタＭＮ２１と、定電流源ＣＳ２と、キャパシタＣ２と、インバータＩＶ１，ＩＶ２と、トランジスタＭＮ２１～ＭＮ２４とを有している。トランジスタＭＮ２１～ＭＮ２４は、Ｎ型のＭＯＳトランジスタである。
　誤差アンプＡＭＰ２は、電圧レギュレータ２０Ｌの出力電圧と基準電圧ＶＲＥＦＬとの差に応じた誤差電圧を生成するように構成される。誤差アンプＡＭＰ２の正入力端子は電圧レギュレータ２０Ｌの出力端子ＯＵＴＬに接続され、負入力端子には基準電圧ＶＲＥＦＬが供給され、出力端子はトランジスタＭＮ２１のゲートおよびトランジスタＭＮ２２，ＭＮ２４のドレインに接続される。誤差アンプＡＭＰ２は、制御信号ＳＬＣＭに基づいて消費電力を低減することができるように構成される。具体的には、誤差アンプＡＭＰ２は、制御信号ＳＬＣＭが高レベルである場合に、制御信号ＳＬＣＭが低レベルである場合に比べて定電流源に流れる電流を絞ることにより消費電力を低減することができるようになっている。
　トランジスタＭＮ２１のゲートは誤差アンプＡＭＰ２の出力端子およびトランジスタＭＮ２２，ＭＮ２４のドレインに接続され、ドレインは電圧レギュレータ２０Ｌの出力端子ＯＵＴＬに接続され、ソースは接地電圧ＶＳＳが供給された接地ノードＮＶＳＳに接続される。
　定電流源ＣＳ２は、所定の電流値の電流を流すように構成され、一端は電源電圧ＶＤＤが供給された電源ノードＮＶＤＤに接続され、他端は電圧レギュレータ２０Ｌの出力端子ＯＵＴＬに接続される。定電流源ＣＳ２は、制御信号ＳＬＣＭが高レベルである場合に、制御信号ＳＬＣＭが低レベルである場合に比べて流す電流を絞ることができるようになっている。
　キャパシタＣ２の一端は電圧レギュレータ２０Ｌの出力端子ＯＵＴＬに接続され、他端は接地ノードＮＶＳＳに接続される。
　インバータＩＶ１の入力端子には制御信号ＳＳＷ１Ｌが供給され、出力端子はトランジスタＭＮ２２のゲートに接続される。インバータＩＶ２の入力端子には制御信号ＳＳＷ２が供給され、出力端子はトランジスタＭＮ２４のゲートに接続される。
　トランジスタＭＮ２２のゲートはインバータＩＶ１の出力端子に接続され、ドレインはトランジスタＭＮ２１のゲート、誤差アンプＡＭＰ２の出力端子、およびトランジスタＭＮ２４のドレインに接続され、ソースはトランジスタＭＮ２３のゲートおよびドレインに接続される。トランジスタＭＮ２３のゲートはトランジスタＭＮ２３のドレインおよびトランジスタＭＮ２２のソースに接続され、ドレインはトランジスタＭＮ２３のゲートおよびトランジスタＭＮ２２のソースに接続され、ソースは接地ノードＮＶＳＳに接続される。このように、トランジスタＭＮ２３は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。この構成により、トランジスタＭＮ２２が制御信号ＳＳＷ１Ｌに基づいてオン状態になることにより、接地ノードＮＶＳＳおよびトランジスタＭＮ２１のゲートが、ダイオード接続されたトランジスタＭＮ２３を介して互いに接続される。これにより、トランジスタＭＮ２２は、トランジスタＭＮ２１のゲートの電圧を、このトランジスタＭＮ２１をオフ状態に向かわせるように調節することができるようになっている。
　トランジスタＭＮ２４のゲートはインバータＩＶ２の出力端子に接続され、ドレインはトランジスタＭＮ２１のゲート、誤差アンプＡＭＰ２の出力端子、およびトランジスタＭＮ２２のドレインに接続され、ソースは接地ノードＮＶＳＳに接続される。この構成により、トランジスタＭＮ２４が制御信号ＳＳＷ２に基づいてオン状態になることにより、接地ノードＮＶＳＳおよびトランジスタＭＮ２１のゲートが接続される。これにより、トランジスタＭＮ２４は、トランジスタＭＮ２１のゲートの電圧を、このトランジスタＭＮ２１をオフ状態に向かわせるように調節することができるようになっている。
　この構成により、電圧レギュレータ２０Ｌは、負帰還動作を行うことにより、基準電圧ＶＲＥＦＬに応じた電圧ＶＬを生成する。電圧レギュレータ２０Ｌは、制御信号ＳＬＣＭが高レベルである場合には、消費電力を低減しつつ、動作点を維持することができる。そして、電圧レギュレータ２０Ｌは、制御信号ＳＬＣＭが低レベルである場合には、生成した電圧ＶＬに基づいてメモリアレイ１１を駆動するようになっている。
　電圧選択部３０（図１）は、制御信号ＳＳＥＴ，ＳＲＳＴに基づいて、電圧ＶＨ，ＶＬのうち、ビット線ＢＬを駆動する電圧を選択するとともに、ワード線ＷＬを駆動する電圧を選択するように構成される。電圧選択部３０は、スイッチ３１～３４を有している。
　スイッチ３１は、制御信号ＳＲＳＴが高レベルである場合に、電圧レギュレータ２０Ｈから供給された電圧ＶＨをワード線選択部１３に供給するように構成される。スイッチ３２は、制御信号ＳＳＥＴが高レベルである場合に、電圧レギュレータ２０Ｌから供給された電圧ＶＬをワード線選択部１３に供給するように構成される。スイッチ３３は、制御信号ＳＲＳＴが高レベルである場合に、電圧レギュレータ２０Ｌから供給された電圧ＶＬを電流制限部１４に供給するように構成される。スイッチ３４は、制御信号ＳＳＥＴが高レベルである場合に、電圧レギュレータ２０Ｈから供給された電圧ＶＨを電流制限部１４に供給するように構成される。
　この構成により、電圧選択部３０は、例えば、制御信号ＳＳＥＴが高レベルであり制御信号ＳＲＳＴが低レベルである場合には、電圧レギュレータ２０Ｈから供給された電圧ＶＨを電流制限部１４に供給するとともに、電圧レギュレータ２０Ｌから供給された電圧ＶＬをワード線選択部１３に供給する。半導体装置１では、メモリセルＭＣをセットする書込動作を行う場合や、読出動作を行う場合において、制御信号ＳＳＥＴが高レベルに設定されるとともに制御信号ＳＲＳＴが低レベルに設定される。
　また、電圧選択部３０は、例えば、制御信号ＳＲＳＴが高レベルであり制御信号ＳＳＥＴが低レベルである場合には、電圧レギュレータ２０Ｈから供給された電圧ＶＨをワード線選択部１３に供給するとともに、電圧レギュレータ２０Ｌから供給された電圧ＶＬを電流制限部１４に供給する。半導体装置１では、メモリセルＭＣをリセットする書込動作を行う場合において、制御信号ＳＲＳＴが高レベルに設定されるとともに制御信号ＳＳＥＴが低レベルに設定されるようになっている。
　電流制限部１４は、制御信号ＳＣに基づいて電圧選択部３０とビット線選択部１２との間に流れる電流を制限するように構成される。具体的には、電流制限部１４は、書込動作および読出動作を行う場合に、制御信号ＳＣに基づいて、電圧選択部３０とビット線選択部１２との間に流れる電流の電流値が所定の値以下になるように、電流を制限するようになっている。
　センスアンプ１５は、入力された電圧を所定のしきい値電圧と比較するように構成される。これにより、センスアンプ１５は、読出動作において、記憶素子ＶＲの抵抗状態ＲＳに応じた信号を出力するようになっている。
　制御部１６は、ホスト（図示せず）からのデータの書込要求および読出要求に応じて、半導体装置１の動作を制御するように構成される。具体的には、制御部１６は、制御信号ＳＬＣＭ、ＳＳＷ１Ｈ，ＳＳＷ２を用いて電圧レギュレータ２０Ｈの動作を制御し、制御信号ＳＬＣＭ，ＳＳＷ１Ｌ，ＳＳＷ２を用いて電圧レギュレータ２０Ｌの動作を制御し、制御信号ＳＳＥＴ，ＳＲＳＴを用いて電圧選択部３０の動作を制御し、制御信号ＳＣを用いて電流制限部１４の動作を制御し、選択制御信号ＣＴＬＢを用いてビット線選択部１２の動作を制御し、選択制御信号ＣＴＬＷを用いてワード線選択部１３の動作を制御するようになっている。制御部１６は、基準電圧生成部１７を有している。基準電圧生成部１７は、基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを生成するように構成される。基準電圧ＶｒｅｆＨは、書込動作および読出動作において、例えば互いに異なる電圧に設定され、基準電圧ＶｒｅｆＬは、書込動作および読出動作において、例えば互いに異なる電圧に設定される。
　ここで、誤差アンプＡＭＰ１は、本開示における「誤差アンプ」の一具体例に対応する。トランジスタＭＰ１１は、本開示における「駆動トランジスタ」の一具体例に対応する。トランジスタＭＰ１３は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタＭＰ１３は、本開示における「トランジスタ」の一具体例に対応する。トランジスタＭＰ１４は、本開示における「第２のスイッチ」の一具体例に対応する。電源ノードＮＶＤＤは、本開示における「電圧ノード」の一具体例に対応する。メモリアレイ１１、ビット線選択部１２、およびワード線選択部１３は、本開示における「負荷回路」の一具体例に対応する。メモリセルＭＣは、本開示における「メモリセル」の一具体例に対応する。記憶素子ＶＲは、本開示における「記憶素子」の一具体例に対応する。制御部１６は、本開示における「制御部」の一具体例に対応する。複数のビット線ＢＬおよび複数のワード線ＷＬの一方は、本開示における「複数の第１の配線」の一具体例に対応し、他方は本開示における「複数の第２の配線」の一具体例に対応する。ビット線選択部１２またはワード線選択部１３は、本開示における「選択部」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、半導体装置１の全体動作概要を説明する。電圧レギュレータ２０Ｈは電圧ＶＨを生成し、電圧レギュレータ２０Ｌは電圧ＶＬを生成する。電圧選択部３０は、制御信号ＳＳＥＴ，ＳＲＳＴに基づいて、電圧ＶＨ，ＶＬのうち、ビット線ＢＬを駆動する電圧を選択するとともに、ワード線ＷＬを駆動する電圧を選択する。電流制限部１４は、制御信号ＳＣに基づいて電圧選択部３０とビット線選択部１２との間に流れる電流を制限する。ビット線選択部１２は、選択制御信号ＣＴＬＢに基づいて、メモリアレイ１１における複数のビット線ＢＬのうちの１つを選択する。ワード線選択部１３は、選択制御信号ＣＴＬＷに基づいて、メモリアレイ１１における複数のワード線ＷＬのうちの１つを選択する。センスアンプ１５は、入力された電圧を所定のしきい値電圧と比較する。制御部１６は、ホストからのデータの書込要求および読出要求に応じて、半導体装置１の動作を制御する。
　まず、半導体装置１における書込動作および読出動作について説明する。
（書込動作について）
　半導体装置１は、ホストから、書込コマンド、書込アドレス、および書込データを受け取ると、書込動作を行う。
　書込動作では、まず、制御部１６の基準電圧生成部１７は、書込動作で用いる基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを生成する。そして、制御部１６は、書込データに基づいて、制御信号ＳＳＥＴ，ＳＲＳＴを生成する。具体的には、書き込むべきビットデータが“１”である場合には、制御部１６は、制御信号ＳＳＥＴを高レベルにするとともに制御信号ＳＲＳＴを低レベルにする。これにより、電圧選択部３０は、電圧レギュレータ２０Ｈが生成した電圧ＶＨを電流制限部１４に供給するとともに、電圧レギュレータ２０Ｌが生成した電圧ＶＬをワード線選択部１３に供給する。また、書き込むべきビットデータが“０”である場合には、制御部１６は、制御信号ＳＲＳＴを高レベルにするとともに制御信号ＳＳＥＴを低レベルにする。これにより、電圧選択部３０は、電圧レギュレータ２０Ｈが生成した電圧ＶＨをワード線選択部１３に供給するとともに、電圧レギュレータ２０Ｌが生成した電圧ＶＬを電流制限部１４に供給する。
　また、制御部１６は、制御信号ＳＣを生成する。これにより、電流制限部１４は、この制御信号ＳＣに基づいて、電圧選択部３０とビット線選択部１２との間に流れる電流の電流値が所定の値以下になるように、電流を制限する。
　また、制御部１６は、書込アドレスに基づいて、選択制御信号ＣＴＬＢ，ＣＴＬＷを生成する。ビット線選択部１２は、選択制御信号ＣＴＬＢに基づいて、メモリアレイ１１における複数のビット線ＢＬのうちの１つを選択する。ワード線選択部１３は、選択制御信号ＣＴＬＷに基づいて、メモリアレイ１１における複数のワード線ＷＬのうちの１つを選択する。
　これにより、メモリアレイ１１では、書き込むべきビットデータが“１”である場合には、メモリアレイ１１における複数のビット線ＢＬのうちの、ビット線選択部１２により選択されたビット線ＢＬに、電圧レギュレータ２０Ｈにより生成された電圧ＶＨが印加される。また、メモリアレイ１１における複数のワード線ＷＬのうちの、ワード線選択部１３により選択されたワード線ＷＬに、電圧レギュレータ２０Ｌにより生成された電圧ＶＬが印加される。これにより、選択されたビット線ＢＬおよび選択されたワード線ＷＬに係るメモリセルＭＣでは、選択素子ＳＥがオン状態になり、図３に示したように、端子ＴＵから端子ＴＬに向かってセット電流Ｉsetが流れ、記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳになる。このようにして、メモリセルＭＣがセットされる。
　また、書き込むべきビットデータが“０”である場合には、メモリアレイ１１における複数のワード線ＷＬのうちの、ワード線選択部１３により選択されたワード線ＷＬに、電圧レギュレータ２０Ｈにより生成された電圧ＶＨが印加される。また、メモリアレイ１１における複数のビット線ＢＬのうちの、ビット線選択部１２により選択されたビット線ＢＬに、電圧レギュレータ２０Ｌにより生成された電圧ＶＬが印加される。これにより、選択されたビット線ＢＬおよび選択されたワード線ＷＬに係るメモリセルＭＣでは、選択素子ＳＥがオン状態になり、図３に示したように、端子ＴＬから端子ＴＵに向かってリセット電流Ｉrstが流れ、記憶素子ＶＲの抵抗状態ＲＳが高抵抗状態ＨＲＳになる。このようにして、メモリセルＭＣがリセットされる。
（読出動作について）
　半導体装置１は、ホストから、読出コマンドおよび読出アドレスを受け取ると、読出動作を行う。
　読出動作では、まず、制御部１６の基準電圧生成部１７は、読出動作で用いる基準電圧ＶｒｅｆＨ，ＶｒｅｆＬを生成する。そして、制御部１６は、制御信号ＳＳＥＴを高レベルにするとともに制御信号ＳＲＳＴを低レベルにする。これにより、電圧選択部３０は、電圧レギュレータ２０Ｈが生成した電圧ＶＨを電流制限部１４に供給するとともに、電圧レギュレータ２０Ｌが生成した電圧ＶＬをワード線選択部１３に供給する。
　また、制御部１６は、制御信号ＳＣを生成する。これにより、電流制限部１４は、この制御信号ＳＣに基づいて、電圧選択部３０とビット線選択部１２との間に流れる電流の電流値が所定の値以下になるように、電流を制限する。
　また、制御部１６は、読出アドレスに基づいて、選択制御信号ＣＴＬＢ，ＣＴＬＷを生成する。ビット線選択部１２は、選択制御信号ＣＴＬＢに基づいて、メモリアレイ１１における複数のビット線ＢＬのうちの１つを選択する。ワード線選択部１３は、選択制御信号ＣＴＬＷに基づいて、メモリアレイ１１における複数のワード線ＷＬのうちの１つを選択する。
　これにより、メモリアレイ１１では、選択されたビット線ＢＬおよび選択されたワード線ＷＬに係るメモリセルＭＣにおいて、端子ＴＵから端子ＴＬに向かってセンス電流Ｉsnsが流れる。これにより、選択されたビット線ＢＬには、記憶素子ＶＲの抵抗状態ＲＳに応じた電圧が生じる。センスアンプ１５は、このようにして生じた電圧に基づいて、記憶素子ＶＲの抵抗状態ＲＳを判別する。
（電圧レギュレータ２０Ｈ，２０Ｌの動作について）
　電圧レギュレータ２０Ｈでは、半導体装置１の動作シーケンスに基づいてトランジスタＭＰ１３，ＭＰ１４の動作を制御し、電圧レギュレータ２０Ｌでは、半導体装置１の動作シーケンスに基づいてトランジスタＭＮ２２，ＭＮ２４の動作を制御する。以下に、この動作について詳細に説明する。
　図９は、選択されたメモリセルＭＣをセットする動作の一例を表すものであり、（Ａ）は制御信号ＣＢ１～ＣＢ３の波形を示し、（Ｂ）は制御信号ＣＢ４の波形を示し、（Ｃ）は制御信号ＣＷ１～ＣＷ４の波形を示し、（Ｄ）は制御信号ＳＬＣＭの波形を示し、（Ｅ）は制御信号ＳＳＷ１Ｈの波形を示し、（Ｆ）は制御信号ＳＳＷ１Ｌの波形を示し、（Ｇ）は制御信号ＳＳＷ２の波形を示す。ここで、図９（Ａ）の波形は、制御信号ＣＢ１～ＣＢ３のそれぞれにおける複数ビットの信号のうちの、選択されたメモリセルＭＣに対応する１つの信号の波形を示し、図９（Ｂ）の波形は、制御信号ＣＢ４における複数ビットの信号のうちの、選択されたメモリセルＭＣに対応する１つの信号の波形を示し、図９（Ｃ）の波形は、制御信号ＣＷ１～ＣＷ４のそれぞれにおける複数ビットの信号のうちの、選択されたメモリセルＭＣに対応する１つの信号の波形を示す。
　まず、タイミングｔ１１において、制御部１６は、制御信号ＳＳＷ１Ｈを高レベルから低レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオン状態になり、電源電圧ＶＤＤが供給された電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続される。これにより、トランジスタＭＰ１１のゲートの電圧は、トランジスタＭＰ１１をオフ状態に向かわせるように上昇する。その結果、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。同様に、このタイミングｔ１１において、制御部１６は、制御信号ＳＳＷ１Ｌを高レベルから低レベルに変化させる（図９（Ｆ））。これにより、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２２がオン状態になり、接地電圧ＶＳＳが供給された接地ノードＮＶＳＳおよびトランジスタＭＮ２１のゲートが、ダイオード接続されたトランジスタＭＮ２３を介して互いに接続される。これにより、トランジスタＭＮ２１のゲートの電圧は、トランジスタＭＮ２１をオフ状態に向かわせるように低下する。その結果、電圧レギュレータ２０Ｌにおける負帰還のループがやや開ループ状態になる。
　次に、タイミングｔ１２において、制御部１６は、制御信号ＳＬＣＭを高レベルから低レベルに変化させる（図９（Ｄ））。これにより、電圧レギュレータ２０Ｈでは、誤差アンプＡＭＰ１の定電流源に流れる電流が増加するとともに、定電流源ＣＳ１に流れる電流が増加する。同様に、電圧レギュレータ２０Ｌでは、誤差アンプＡＭＰ２の定電流源に流れる電流が増加するとともに定電流源ＣＳ２に流れる電流が増加する。これにより、タイミングｔ１２において電圧ＶＨ，ＶＬに揺れが生じる。電圧レギュレータ２０Ｈでは、負帰還のループがやや開ループ状態になっており、電圧レギュレータ２０Ｌでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＨ，ＶＬの揺れを低減しつつ、電圧ＶＨ，ＶＬの収束を早めることができる。
　次に、タイミングｔ１３において、制御部１６は、制御信号ＳＳＷ１Ｈを低レベルから高レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオフ状態になり、誤差アンプＡＭＰ１の出力電圧がトランジスタＭＰ１１のゲートに供給される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが閉ループ状態に戻る。同様に、このタイミングｔ１３において、制御部１６は、制御信号ＳＳＷ１Ｌを低レベルから高レベルに変化させる（図９（Ｆ））。これにより、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２２がオフ状態になり、誤差アンプＡＭＰ２の出力電圧がトランジスタＭＮ２１のゲートに供給される。これにより、電圧レギュレータ２０Ｌにおける負帰還のループが閉ループ状態に戻る。このようにして、電圧レギュレータ２０Ｈ，２０Ｌは、メモリアレイ１１を駆動することが出来る状態になる。
　次に、タイミングｔ１４において、制御部１６は、制御信号ＳＳＷ１Ｈを高レベルから低レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオン状態になり、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続され、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。同様に、このタイミングｔ１４において、制御部１６は、制御信号ＳＳＷ１Ｌを高レベルから低レベルに変化させる（図９（Ｆ））。これにより、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２２がオン状態になり、接地ノードＮＶＳＳおよびトランジスタＭＮ２１のゲートが、ダイオード接続されたトランジスタＭＮ２３を介して互いに接続され、電圧レギュレータ２０Ｌにおける負帰還のループがやや開ループ状態になる。
　次に、タイミングｔ１５において、制御部１６は、制御信号ＣＢ１に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＢ２に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、および制御信号ＣＢ３に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号を、低レベルから高レベルに変化させる（図９（Ａ））。これにより、ビット線選択部１２では、選択回路１０１において、制御信号ＣＢ１に基づいて複数のトランジスタＴＲ１のうちの１つがオン状態になり、複数の選択回路１０２のそれぞれにおいて、制御信号ＣＢ２に基づいて複数のトランジスタＴＲ２のうちの１つがオン状態になり、複数の選択回路１０３のそれぞれにおいて、制御信号ＣＢ３に基づいて複数のトランジスタＴＲ３のうちの１つがオン状態になる。これにより、電圧レギュレータ２０Ｈは、電圧選択部３０および電流制限部１４を介して、ビット線選択部１２における、選択回路１０１、選択されたメモリセルＭＣに対応する選択回路１０２，１０３，１０４を駆動するので、電圧レギュレータ２０Ｈから見た負荷が変化する。よって、タイミングｔ１５において電圧ＶＨに揺れが生じる。電圧レギュレータ２０Ｈでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＨの揺れを低減しつつ、電圧ＶＨの収束を早めることができる。
　同様に、このタイミングｔ１５において、制御部１６は、制御信号ＣＷ１に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＷ２に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＷ３に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、および制御信号ＣＷ４に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号を、低レベルから高レベルに変化させる（図９（Ｃ））。これにより、ワード線選択部１３では、選択回路２０１において、制御信号ＣＷ１に基づいて複数のトランジスタＴＲ１のうちの１つがオン状態になり、複数の選択回路２０２のそれぞれにおいて、制御信号ＣＷ２に基づいて複数のトランジスタＴＲ２のうちの１つがオン状態になり、複数の選択回路２０３のそれぞれにおいて、制御信号ＣＷ３に基づいて複数のトランジスタＴＲ３のうちの１つがオン状態になり、複数の選択回路２０４のそれぞれにおいて、制御信号ＣＷ４に基づいて複数のトランジスタＴＲ４のうちの１つがオン状態になる。これにより、電圧レギュレータ２０Ｌは、電圧選択部３０を介して、ワード線選択部１３における、選択回路２０１、選択されたメモリセルＭＣに対応する選択回路２０２，２０３，２０４、および選択されたメモリセルＭＣに対応するワード線ＷＬを駆動するので、電圧レギュレータ２０Ｌから見た負荷が変化する。よって、タイミングｔ１５において電圧ＶＬに揺れが生じる。電圧レギュレータ２０Ｌでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＬの揺れを低減しつつ、電圧ＶＬの収束を早めることができる。
　次に、タイミングｔ１６において、制御部１６は、制御信号ＳＳＷ１Ｈを低レベルから高レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオフ状態になり、誤差アンプＡＭＰ１の出力電圧がトランジスタＭＰ１１のゲートに供給される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが閉ループ状態に戻る。同様に、このタイミングｔ１３において、制御部１６は、制御信号ＳＳＷ１Ｌを低レベルから高レベルに変化させる（図９（Ｆ））。これにより、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２２がオフ状態になり、誤差アンプＡＭＰ２の出力電圧がトランジスタＭＮ２１のゲートに供給される。これにより、電圧レギュレータ２０Ｌにおける負帰還のループが閉ループ状態に戻る。
　次に、タイミングｔ１７において、制御部１６は、制御信号ＳＳＷ１Ｈを高レベルから低レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオン状態になり、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続され、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。
　次に、タイミングｔ１８において、制御部１６は、制御信号ＣＢ４に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号を、低レベルから高レベルに変化させる（図９（Ｂ））。これにより、ビット線選択部１２では、複数の選択回路１０４のそれぞれにおいて、制御信号ＣＢ４に基づいて複数のトランジスタＴＲ４のうちの１つがオン状態になる。これにより、電圧レギュレータ２０Ｈは、電圧選択部３０およびビット線選択部１２を介して、選択されたメモリセルＭＣに対応するビット線ＢＬを駆動するので、電圧レギュレータ２０Ｈから見た負荷が変化する。よって、タイミングｔ１８において電圧ＶＨに揺れが生じる。電圧レギュレータ２０Ｈでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＨの揺れを低減しつつ、電圧ＶＨの収束を早めることができる。
　このようにして、電圧レギュレータ２０Ｈは選択されたメモリセルＭＣに対応するビット線ＢＬに接続され、電圧レギュレータ２０Ｌは選択されたメモリセルＭＣに対応するワード線ＷＬに接続される。その結果、このタイミングｔ１８～ｔ２１の期間（書込期間Ｔ）において、選択されたメモリセルＭＣにはセット電流Ｉsetが流れ、このメモリセルＭＣはセットされる。
　次に、タイミングｔ１９において、制御部１６は、制御信号ＳＳＷ１Ｈを低レベルから高レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオフ状態になり、誤差アンプＡＭＰ１の出力電圧がトランジスタＭＰ１１のゲートに供給される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが閉ループ状態に戻る。
　次に、タイミングｔ２０において、制御部１６は、制御信号ＳＳＷ１Ｈを高レベルから低レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオン状態になり、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続され、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。
　次に、タイミングｔ２１において、制御部１６は、制御信号ＣＢ１に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＢ２に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＢ３に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、および制御信号ＣＢ４に含まれる複数のビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号を、高レベルから低レベルに変化させる（図９（Ａ），（Ｂ））。これにより、ビット線選択部１２では、選択回路１０１において、複数のトランジスタＴＲ１がオフ状態になり、複数の選択回路１０２のそれぞれにおいて、複数のトランジスタＴＲ２がオフ状態になり、複数の選択回路１０３のそれぞれにおいて、複数のトランジスタＴＲ３がオフ状態になり、複数の選択回路１０４のそれぞれにおいて、複数のトランジスタＴＲ４がオフ状態になる。これにより、電圧レギュレータ２０Ｈは、選択されたメモリセルＭＣに対応するビット線ＢＬと切断されるので、電圧レギュレータ２０Ｈから見た負荷が変化し、タイミングｔ２１において電圧ＶＨに揺れが生じる。電圧レギュレータ２０Ｈでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＨの揺れを低減しつつ、電圧ＶＨの収束を早めることができる。
　このようにして、半導体装置１では、書込期間Ｔが終了する。
　次に、タイミングｔ２２において、制御部１６は、制御信号ＳＳＷ１Ｈを低レベルから高レベルに変化させる（図９（Ｅ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１３がオフ状態になり、誤差アンプＡＭＰ１の出力電圧がトランジスタＭＰ１１のゲートに供給される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが閉ループ状態に戻る。
　次に、タイミングｔ２３において、制御部１６は、制御信号ＳＳＷ２を高レベルから低レベルに変化させる（図９（Ｇ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１４がオン状態になり、電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが互いに接続され、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。同様に、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２４がオン状態になり、接地ノードＮＶＳＳおよびトランジスタＭＮ２１のゲートが互いに接続され、電圧レギュレータ２０Ｌにおける負帰還のループがやや開ループ状態になる。
　次に、タイミングｔ２４において、制御部１６は、制御信号ＣＷ１に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＷ２に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、制御信号ＣＷ３に含まれる複数ビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号、および制御信号ＣＷ４に含まれる複数のビットの信号のうちの選択されたメモリセルＭＣに対応する１つの信号を、高レベルから低レベルに変化させる（図９（Ｃ））。これにより、ワード線選択部１３では、選択回路２０１において、複数のトランジスタＴＲ１がオフ状態になり、複数の選択回路２０２のそれぞれにおいて、複数のトランジスタＴＲ２がオフ状態になり、複数の選択回路２０３のそれぞれにおいて、複数のトランジスタＴＲ３がオフ状態になり、複数の選択回路２０４のそれぞれにおいて、複数のトランジスタＴＲ４がオフ状態になる。これにより、電圧レギュレータ２０Ｌは、選択されたメモリセルＭＣに対応するワード線ＷＬと切断されるので、電圧レギュレータ２０Ｌから見た負荷が変化し、タイミングｔ２４において電圧ＶＬに揺れが生じる。電圧レギュレータ２０Ｌでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＬの揺れを低減しつつ、電圧ＶＬの収束を早めることができる。
　次に、タイミングｔ２５において、制御部１６は、制御信号ＳＬＣＭを低レベルから高レベルに変化させる（図９（Ｄ））。これにより、電圧レギュレータ２０Ｈでは、誤差アンプＡＭＰ１の定電流源に流れる電流が減少するとともに、定電流源ＣＳ１に流れる電流が減少する。また、電圧レギュレータ２０Ｌでは、誤差アンプＡＭＰ２の定電流源に流れる電流が減少するとともに定電流源ＣＳ２に流れる電流が減少する。これにより、タイミングｔ２５において電圧ＶＨ，ＶＬに揺れが生じる。電圧レギュレータ２０Ｈ，２０Ｌでは、負帰還のループがやや開ループ状態になっているので、後述するように、電圧ＶＨ，ＶＬの揺れを低減しつつ、電圧ＶＨ，ＶＬの収束を早めることができる。
　次に、タイミングｔ２６において、制御部１６は、制御信号ＳＳＷ２を低レベルから高レベルに変化させる（図９（Ｇ））。これにより、電圧レギュレータ２０Ｈでは、トランジスタＭＰ１４がオフ状態になり、誤差アンプＡＭＰ１の出力電圧がトランジスタＭＰ１１のゲートに供給される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが閉ループ状態に戻る。同様に、電圧レギュレータ２０Ｌでは、トランジスタＭＮ２４がオフ状態になり、誤差アンプＡＭＰ２の出力電圧がトランジスタＭＮ２１のゲートに供給される。これにより、電圧レギュレータ２０Ｌにおける負帰還のループが閉ループ状態に戻る。
　以上、選択されたメモリセルＭＣをセットする動作を例に挙げて説明したが、選択されたメモリセルＭＣをリセットする動作についても同様であり、読出動作についても同様である。
　図１０は、図９に示したタイミングｔ１８付近における電圧レギュレータ２０Ｈの一動作例を表すシミュレーション結果であり、（Ａ）は制御信号ＣＢ４の波形を示し、（Ｂ）は制御信号ＳＳＷ１Ｈの波形を示し、（Ｃ）は電圧レギュレータ２０Ｈが出力する電圧ＶＨの波形を示す。
　半導体装置１では、制御信号ＣＢ４が低レベルから高レベルに変化するタイミングを含む期間において、制御信号ＳＳＷ１Ｈを低レベルに設定することにより、トランジスタＭＰ１３をオン状態にする（図１０（Ａ），（Ｂ））。これにより、電圧レギュレータ２０Ｈでは、電源電圧ＶＤＤが供給された電源ノードＮＶＤＤおよびトランジスタＭＰ１１のゲートが、ダイオード接続されたトランジスタＭＰ１２を介して互いに接続され、電圧レギュレータ２０Ｈにおける負帰還のループがやや開ループ状態になる。この状態において、制御信号ＣＢ４が低レベルから高レベルに変化すると、電圧レギュレータ２０Ｈの負荷が変化するので、電圧ＶＨは、波形Ｗ１に示したように揺れる（図１０（Ｃ））。この電圧ＶＨは、オーバーシュートが生じておらず、また、比較的短い時間で、元の電圧に収束する。
　仮に、電圧レギュレータ２０ＨにトランジスタＭＰ１２～ＭＰ１４を設けない場合には、電圧レギュレータ２０Ｈにおける負帰還のループは閉ループ状態を維持する。よって、制御信号ＣＢ４が低レベルから高レベルに変化し、電圧レギュレータ２０Ｈの負荷が変化すると、電圧ＶＨの過渡的な低下に基づいて電圧ＶＨを上昇させるように負帰還がかかるので、電圧ＶＨには、波形Ｗ２に示したように、大きなオーバーシュートが生じる。そして、電圧ＶＨは、長い時間をかけて元の電圧に収束する。このように電圧ＶＨに大きなオーバーシュートが生じた場合には、このような電圧ＶＨが印加されたビット線ＢＬに接続された、選択されたメモリセルＭＣ以外のメモリセルＭＣがセットされてしまうおそれがある。また、メモリセルＭＣに印加される電圧が耐圧を超え、メモリセルＭＣが破壊されてしまうおそれがある。また、このように収束時間が長い場合には、メモリアクセスのスループットが低下するおそれがある。なお、この例では、書込動作を例に挙げて説明したが、読出動作においても同様であり、例えば、選択されたメモリセルＭＣ以外のメモリセルＭＣの情報を読み出すおそれがある。
　一方、半導体装置１では、波形Ｗ１に示したように、電圧ＶＨにおけるオーバーシュートを抑えることができるので、選択されたメモリセルＭＣ以外のメモリセルＭＣがセットされるおそれを低減することができ、また、メモリセルＭＣが破壊されるおそれを低減することができる。また、収束時間を短くすることができるので、メモリアクセスのスループットを向上することができる。また、読出動作においても同様であり、例えば、選択されたメモリセルＭＣ以外のメモリセルＭＣの情報を読み出すおそれを低減することがある。
　以上、電圧レギュレータ２０ＨのトランジスタＭＰ１３の動作を例に挙げて説明したが、トランジスタＭＰ１４の動作についても同様である。トランジスタＭＰ１４がオン状態になると、電源電圧ＶＤＤが供給された電源ノードＮＶＤＤとトランジスタＭＰ１１のゲートとが互いに接続される。これにより、電圧レギュレータ２０Ｈにおける負帰還のループが、トランジスタＭＰ１３をオン状態した場合に比べて、より開ループ状態に近づく。この場合でも、電圧ＶＨにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができる。
　また、この例では電圧レギュレータ２０Ｈを例に挙げて説明したが、電圧レギュレータ２０Ｌについても同様である。例えば、トランジスタＭＮ２２がオン状態になると、接地電圧ＶＳＳが供給された接地ノードＮＶＳＳとトランジスタＭＮ２１のゲートとが互いに接続される。これにより、電圧レギュレータ２０Ｌにおける負帰還のループがやや開ループ状態になる。これにより、電圧ＶＬが大きく低下するアンダーシュートを抑えることができ、また収束時間を短くすることができる。また、例えば、トランジスタＭＮ２４がオン状態になると、接地電圧ＶＳＳが供給された接地ノードＮＶＳＳとトランジスタＭＮ２１のゲートとが互いに接続される。これにより、電圧レギュレータ２０Ｌにおける負帰還のループが、トランジスタＭＮ２２をオン状態した場合に比べて、より開ループ状態に近づく。この場合でも、電圧ＶＬにおけるアンダーシュートを抑えることができ、また収束時間を短くすることができる。
　このように、半導体装置１では、電圧レギュレータ２０ＨにトランジスタＭＰ１３を設け、このトランジスタＭＰ１３をオン状態にすることにより、トランジスタＭＰ１１のゲートの電圧を、トランジスタＭＰ１１の状態をオフ状態に向かわせるように調節するようにした。そして、制御部１６が半導体装置１の動作シーケンスを制御し、例えば負荷が変化するタイミングｔ１５を含むタイミングｔ１４～ｔ１６の期間、タイミングｔ１８を含むタイミングｔ１７～ｔ１９の期間、およびタイミングｔ２１を含むタイミングｔ２０～ｔ２１の期間において、トランジスタＭＰ１３をオン状態にした。これにより、半導体装置１では、負荷が変化するタイミングで、電圧ＶＨにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができるので、電圧ＶＨを安定させることができる。
　また、半導体装置１では、制御部１６が、消費電力を低減する動作から通常動作に切り替わるタイミングｔ１２を含むタイミングｔ１１～ｔ１３の期間において、トランジスタＭＰ１３をオン状態にした。これにより、半導体装置１では、動作が変化するタイミングで、電圧ＶＨにおけるオーバーシュートを抑えることができ、また収束時間を短くすることができるので、電圧ＶＨを安定させることができる。
　また、半導体装置１では、トランジスタＭＰ１２，ＭＰ１３を、電源ノードＮＶＤＤとトランジスタＭＰ１１のゲートとを結ぶ経路に設け、トランジスタＭＰ１２のゲートとドレインとを互いに接続するようにした。これにより、半導体装置１では、トランジスタＭＰ１３がオン状態になることにより、電圧レギュレータ２０Ｈにおける負帰還のループをやや開ループ状態にすることができるので、トランジスタＭＰ１３のゲートの電圧を適切に調節することができる。その結果、半導体装置１では、効果的に、電圧ＶＨにおけるオーバーシュートを抑えることができるとともに、収束時間を短くすることができるので、電圧ＶＨを効果的に安定させることができる。
　半導体装置１では、電圧レギュレータ２０ＬにトランジスタＭＮ２２を設け、このトランジスタＭＮ２２をオン状態にすることにより、トランジスタＭＮ２１のゲートの電圧を、トランジスタＭＮ２１の状態をオフ状態に向かわせるように調節するようにした。そして、制御部１６が半導体装置１の動作シーケンスを制御し、例えば負荷が変化するタイミングｔ１５を含むタイミングｔ１４～ｔ１６の期間において、トランジスタＭＮ２２をオン状態にした。これにより、半導体装置１では、負荷が変化するタイミングで、電圧ＶＬにおけるアンダーシュートを抑えることができ、また収束時間を短くすることができるので、電圧ＶＬを安定させることができる。
［効果］
　以上のように本実施の形態では、電圧レギュレータ２０ＨにトランジスタＭＰ１３を設け、このトランジスタＭＰ１３をオン状態にすることにより、トランジスタＭＰ１１のゲートの電圧を、トランジスタＭＰ１１の状態をオフ状態に向かわせるように調節するようにした。そして、制御部が半導体装置の動作シーケンスを制御し、例えば負荷が変化するタイミングを含む期間において、トランジスタＭＰ１３をオン状態にした。これにより、電圧ＶＨを安定させることができる。
　また、本実施の形態では、トランジスタＭＰ１２，ＭＰ１３を、電源ノードＮＶＤＤとトランジスタＭＰ１１のゲートとを結ぶ経路に設け、トランジスタＭＰ１２のゲートとドレインとを互いに接続するようにしたので、効果的に、電圧ＶＨを安定させることができる。
　また、本実施の形態では、電圧レギュレータ２０ＬにトランジスタＭＮ２２を設け、このトランジスタＭＮ２２をオン状態にすることにより、トランジスタＭＮ２１のゲートの電圧を、トランジスタＭＮ２１の状態をオフ状態に向かわせるように調節するようにした。そして、制御部が半導体装置の動作シーケンスを制御し、例えば負荷が変化するタイミングを含む期間において、トランジスタＭＮ２２をオン状態にした。これにより、電圧ＶＬを安定させることができる。
［変形例１］
　上記実施の形態では、電圧レギュレータ２０Ｈにおいて、トランジスタＭＰ１２を、電源電圧ＶＤＤが供給された電源ノードＮＶＤＤとトランジスタＭＰ１３との間に設けたが、これに限定されるものではない。これに代えて、例えば、図１１に示す電圧レギュレータ２０ＨＡのように、トランジスタＭＰ１２を、トランジスタＭＰ１３とトランジスタＭＰ１１のゲートとの間に設けてもよい。電圧レギュレータ２０Ｌについても同様であり、例えば、トランジスタＭＮ２３を、トランジスタＭＮ２２とトランジスタＭＮ２１のゲートとの間に設けてもよい。
［変形例２］
　上記実施の形態では、電圧レギュレータ２０Ｈにおいて、ダイオード接続されたトランジスタＭＰ１２を設けたが、これに限定されるものではない。これに代えて、例えば、図１２に示す電圧レギュレータ２０ＨＢのように、このトランジスタＭＰ１２に代えて、抵抗素子Ｒ１を設けてもよい。抵抗素子Ｒ１の一端は電源電圧ＶＤＤが供給された電源ノードＮＶＤＤに接続され、他端はトランジスタＭＰ１３のソースに接続される。電圧レギュレータ２０Ｌについても同様であり、例えば、トランジスタＭＮ２３に代えて、抵抗素子を設けてもよい。
［変形例３］
　上記実施の形態では、電圧レギュレータ２０Ｈにおいて、いわゆるソース接地アンプを用いて出力段を構成したが、これに限定されるものではない。これに代えて、図１３に示す電圧レギュレータ２０ＨＣのように、ソースフォロワを用いて出力段を構成してもよい。この電圧レギュレータ２０ＨＣは、誤差アンプＡＭＰ１と、トランジスタＭＮ３１と、インバータＩＶ３，ＩＶ４と、トランジスタＭＮ３２～ＭＮ３４とを有している。トランジスタＭＮ３１～ＭＮ３４は、Ｎ型のＭＯＳトランジスタである。
　誤差アンプＡＭＰ１の正入力端子には基準電圧ＶＲＥＦＨが供給され、負入力端子は電圧レギュレータ２０ＨＣの出力端子ＯＵＴＨに接続され、出力端子はトランジスタＭＮ３１のゲートおよびトランジスタＭＮ３２，ＭＮ３４のドレインに接続される。
　トランジスタＭＮ３１のゲートは誤差アンプＡＭＰ１の出力端子およびトランジスタＭＮ３２，ＭＮ３４のドレインに接続され、ドレインは電源電圧ＶＤＤが供給された電源ノードＮＶＤＤに接続され、ソースは電圧レギュレータ２０ＨＣの出力端子ＯＵＴＨに接続される。
　インバータＩＶ３の入力端子には制御信号ＳＳＷ１Ｌが供給され、出力端子はトランジスタＭＮ３２のゲートに接続される。インバータＩＶ４の入力端子には制御信号ＳＳＷ２が供給され、出力端子はトランジスタＭＮ３４のゲートに接続される。
　トランジスタＭＮ３２のゲートはインバータＩＶ３の出力端子に接続され、ドレインはトランジスタＭＮ３１のゲート、誤差アンプＡＭＰ１の出力端子、およびトランジスタＭＮ３４のドレインに接続され、ソースはトランジスタＭＮ３３のゲートおよびドレインに接続される。トランジスタＭＮ３３のゲートはトランジスタＭＮ３３のドレインおよびトランジスタＭＮ３２のソースに接続され、ドレインはトランジスタＭＮ３３のゲートおよびトランジスタＭＮ３２のソースに接続され、ソースは接地電圧ＶＳＳが供給された接地ノードＮＶＳＳに接続される。このように、トランジスタＭＮ３３は、いわゆるダイオード接続により、ゲートおよびドレインが互いに接続される。この構成により、トランジスタＭＮ３２が制御信号ＳＳＷ１Ｌに基づいてオン状態になることにより、接地ノードＮＶＳＳおよびトランジスタＭＮ３１のゲートが、ダイオード接続されたトランジスタＭＮ３３を介して互いに接続される。これにより、トランジスタＭＮ３２は、トランジスタＭＮ３１のゲートの電圧を、このトランジスタＭＮ３１をオフ状態に向かわせるように調節することができるようになっている。
　トランジスタＭＮ３４のゲートはインバータＩＶ４の出力端子に接続され、ドレインはトランジスタＭＮ３１のゲート、誤差アンプＡＭＰ１の出力端子、およびトランジスタＭＮ３２のドレインに接続され、ソースは接地ノードＮＶＳＳに接続される。この構成により、トランジスタＭＮ３４が制御信号ＳＳＷ２に基づいてオン状態になることにより、接地ノードＮＶＳＳおよびトランジスタＭＮ３１のゲートが接続される。これにより、トランジスタＭＮ３４は、トランジスタＭＮ３１のゲートの電圧を、このトランジスタＭＮ３１をオフ状態に向かわせるように調節することができるようになっている。
　以上では、本変形例を電圧レギュレータ２０Ｈに適用したが、これに限定されるものではなく、例えば、電圧レギュレータ２０Ｌに適用してもよい。
［変形例４］
　上記実施の形態では、電圧レギュレータ２０Ｈが生成する電圧ＶＨを誤差アンプＡＭＰ１の正入力端子に供給したが、これに限定されるものではない。これに代えて、例えば、図１４に示す電圧レギュレータ２０ＨＤのように、電圧ＶＨを分圧することにより生成された電圧を誤差アンプＡＭＰ１の正入力端子に供給してもよい。電圧レギュレータ２０ＨＤは、抵抗素子Ｒ２，Ｒ３を有している。抵抗素子Ｒ２の一端は電圧レギュレータ２０Ｈの出力端子ＯＵＴＨに接続され、他端は抵抗素子Ｒ３の一端および誤差アンプＡＭＰ１の正入力端子に接続される。抵抗素子Ｒ３の一端は抵抗素子Ｒ２の他端および誤差アンプＡＭＰ１の正入力端子に接続され、他端は接地電圧ＶＳＳが供給された接地ノードＮＶＳＳに接続される。誤差アンプＡＭＰ１の負入力端子には基準電圧ＶＲＥＦＨ１が供給される。誤差アンプＡＭＰ１は、抵抗素子Ｒ２，Ｒ３による分圧電圧および基準電圧ＶＲＥＦＨ１に基づいて、電圧レギュレータ２０Ｈの出力電圧である電圧ＶＨと基準電圧ＶＲＥＦＨ１との差に応じた誤差電圧を生成する。電圧レギュレータ２０Ｈは、負帰還動作を行うことにより電圧ＶＨを生成する。以上では、本変形例を電圧レギュレータ２０Ｈに適用したが、これに限定されるものではなく、例えば、電圧レギュレータ２０Ｌに適用してもよい。
［その他の変形例］
　また、これらの変形例のうちの２以上を組み合わせてもよい。
　以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態等では、負荷が変化するタイミングを含む期間において、トランジスタＭＰ１３をオン状態にしたが、これに限定されるものではない。これに代えて、例えば、負荷が変化するタイミングを含む期間において、トランジスタＭＰ１４をオン状態にしてもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、生成された電圧を安定させることができる。
（１）出力電圧と基準電圧との差に応じた誤差電圧を生成する誤差アンプと、
　前記誤差電圧が供給されたゲートと、前記出力電圧が出力されるドレインまたはソースとを有する駆動トランジスタと、
　オン状態になることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節する第１のスイッチと、
　前記出力電圧が供給される負荷回路と、
　前記負荷回路の動作シーケンスを制御するとともに、前記負荷回路の負荷が変化するタイミングを含む第１の期間において前記第１のスイッチをオン状態にする制御部と
　を備えた半導体装置。
（２）前記第１のスイッチは、所定の電圧が印加された電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第１の経路に設けられた
　前記（１）に記載の半導体装置。
（３）前記第１の経路に設けられ、ゲートと、前記ゲートに接続されたドレインと、ソースとを有するトランジスタをさらに備えた
　前記（２）に記載の半導体装置。
（４）前記第１のスイッチは、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する
　前記（２）に記載の半導体装置。
（５）前記電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第２の経路に設けられ、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する第２のスイッチをさらに備えた
　前記（３）または（４）に記載の半導体装置。
（６）前記第１の期間は、前記負荷回路の負荷が第１の負荷状態から前記第１の負荷状態よりも負荷が重い第２の負荷状態に変化するタイミングを含む
　前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記第１の期間は、前記負荷回路の負荷が第１の負荷状態よりも重い第２の負荷状態から、前記第１の負荷状態に変化するタイミングを含む
　前記（１）から（５）のいずれかに記載の半導体装置。
（８）前記誤差アンプは、第１の動作モードと、前記第１の動作モードよりも消費電力が低い第２の動作モードとを有し、
　前記制御部は、前記動作シーケンスに応じて前記誤差アンプの動作モードを前記第１の動作モードまたは前記第２の動作モードに設定するとともに、前記誤差アンプの前記動作モードが変化するタイミングを含む第２の期間において前記第１のスイッチをオン状態にする
　前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記負荷回路は、それぞれが、前記駆動トランジスタにより駆動されることが可能な記憶素子を有する複数の記憶セルを含む
　前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記負荷回路は、
　第１の方向に延伸し、それぞれが、前記複数の記憶セルのうちの１以上の記憶セルに接続された複数の第１の配線と、
　前記第１の方向と交差する第２の方向に延伸し、それぞれが、前記複数のメモリセルのうちの１以上の記憶セルに接続された複数の第２の配線と、
　前記複数の第１の配線のうちの１つを選択することにより、選択された第１の配線に前記出力電圧を供給する選択部と
　をさらに備え、
　前記制御部は、前記選択部の動作を制御し、
　前記第１の期間は、前記選択部が前記複数の第１の配線のうちの１つを選択するタイミングを含む
　前記（９）に記載の半導体装置。
（１１）出力電圧と基準電圧との差に応じた誤差電圧を生成することと、
　前記誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから前記出力電圧を出力することと、
　前記出力電圧が供給される負荷回路の動作シーケンスを制御することと、
　前記負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチをオン状態にすることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節することと
　を含む電圧制御方法。
　本出願は、日本国特許庁において２０２０年５月１１日に出願された日本特許出願番号２０２０－０８３３３７号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 　出力電圧と基準電圧との差に応じた誤差電圧を生成する誤差アンプと、
    　前記誤差電圧が供給されたゲートと、前記出力電圧が出力されるドレインまたはソースとを有する駆動トランジスタと、
    　オン状態になることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節する第１のスイッチと、
    　前記出力電圧が供給される負荷回路と、
    　前記負荷回路の動作シーケンスを制御するとともに、前記負荷回路の負荷が変化するタイミングを含む第１の期間において前記第１のスイッチをオン状態にする制御部と
    　を備えた半導体装置。
  2. 　前記第１のスイッチは、所定の電圧が印加された電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第１の経路に設けられた
    　請求項１に記載の半導体装置。
  3. 　前記第１の経路に設けられ、ゲートと、前記ゲートに接続されたドレインと、ソースとを有するトランジスタをさらに備えた
    　請求項２に記載の半導体装置。
  4. 　前記第１のスイッチは、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する
    　請求項２に記載の半導体装置。
  5. 　前記電圧ノードと前記駆動トランジスタの前記ゲートとを結ぶ第２の経路に設けられ、オン状態になることにより、前記電圧ノードと前記駆動トランジスタの前記ゲートとを接続する第２のスイッチをさらに備えた
    　請求項３に記載の半導体装置。
  6. 　前記第１の期間は、前記負荷回路の負荷が第１の負荷状態から前記第１の負荷状態よりも負荷が重い第２の負荷状態に変化するタイミングを含む
    　請求項１に記載の半導体装置。
  7. 　前記第１の期間は、前記負荷回路の負荷が第１の負荷状態よりも重い第２の負荷状態から、前記第１の負荷状態に変化するタイミングを含む
    　請求項１に記載の半導体装置。
  8. 　前記誤差アンプは、第１の動作モードと、前記第１の動作モードよりも消費電力が低い第２の動作モードとを有し、
    　前記制御部は、前記動作シーケンスに応じて前記誤差アンプの動作モードを前記第１の動作モードまたは前記第２の動作モードに設定するとともに、前記誤差アンプの前記動作モードが変化するタイミングを含む第２の期間において前記第１のスイッチをオン状態にする
    　請求項１に記載の半導体装置。
  9. 　前記負荷回路は、それぞれが、前記駆動トランジスタにより駆動されることが可能な記憶素子を有する複数のメモリセルを含む
    　請求項１に記載の半導体装置。
  10. 　前記負荷回路は、
    　第１の方向に延伸し、それぞれが、前記複数の記憶セルのうちの１以上の記憶セルに接続された複数の第１の配線と、
    　前記第１の方向と交差する第２の方向に延伸し、それぞれが、前記複数の記憶セルのうちの１以上の記憶セルに接続された複数の第２の配線と、
    　前記複数の第１の配線のうちの１つを選択することにより、選択された第１の配線に前記出力電圧を供給する選択部と
    　をさらに備え、
    　前記制御部は、前記選択部の動作を制御し、
    　前記第１の期間は、前記選択部が前記複数の第１の配線のうちの１つを選択するタイミングを含む
    　請求項９に記載の半導体装置。
  11. 　出力電圧と基準電圧との差に応じた誤差電圧を生成することと、
    　前記誤差電圧が供給されたゲートを有する駆動トランジスタのドレインまたはソースから前記出力電圧を出力することと、
    　前記出力電圧が供給される負荷回路の動作シーケンスを制御することと、
    　前記負荷回路の負荷が変化するタイミングを含む第１の期間において第１のスイッチをオン状態にすることにより、前記駆動トランジスタの前記ゲートの電圧を、前記駆動トランジスタの状態をオフ状態に向かわせるように調節することと
    　を含む電圧制御方法。
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