KR20170048665A - 동작 오류를 감소시키는 레벨 변환 회로 - Google Patents

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KR20170048665A
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Abstract

본 발명에 따른 레벨 변환 회로는 제 1 전압으로 구동되는 입력 신호를 수신하여 구동 고전압 단자를 통해 공급되는 제 2 전압으로 구동되는 출력 신호를 생성하는 레벨 변환부, 그리고 상기 구동 고전압 단자 및 상기 레벨 변환부 사이에 연결되어, 상기 구동 고전압 단자로부터 상기 레벨 변환부로 전달되는 전류 량을 제어하는 전류 조절부를 포함하되, 상기 전류 조절부는, 상기 구동 고전압 단자와 상기 레벨 변환부 사이에 연결되며, 상기 레벨 변환부의 제 1 노드에 전달되는 제 1 전류를 제어하는 제 1 전류 조절 트랜지스터, 그리고 상기 구동 고전압 단자와 상기 레벨 변화부 사이에 연결되며, 상기 레벨 변환부의 제 2 노드에 전달되는 제 2 전류를 제어하는 제 2 전류 조절 트랜지스터를 포함하고, 상기 제 1 및 제 2 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 된다.

Description

동작 오류를 감소시키는 레벨 변환 회로{LEVEL SHIFTING CIRCUIT REDUCING MALFUCTION}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 동작 오류를 감소시키는 레벨 변환 회로에 관한 것이다.
모바일 시장의 증대에 따라 다양한 동작 조건들이 요구되고 있다. 예를 들면, 모바일 장치에 특히 요구되는 조건은 제한된 용량의 배터리를 이용하여 동작 성능이 적정하게 장시간 유지되어야 한다는 것이다. 이를 만족시키기 위한 여러 가지의 에너지 절약 기법들이 제안되어 오고 있다. 그러한 기법들 중 하나는 모바일 장치를 구성하는 기능 블록들에 블록 단위로 다른 전압들을 공급하는 것이다. 이 경우, 고성능이 요구되는 기능 블록에는 높은 전압이 인가되는 반면에, 저성능이 요구되는 블록에는 낮은 전압이 인가된다.
레벨 변환 회로는 입력 전압을 수신하여 입력 전압과 다른 출력 전압을 공급할 수 있다. 따라서, 레벨 변환 회로를 이용하면 전자 회로 장치 내의 다양한 기능 블록들에서 요구하는 다양한 전압들을 공급할 수 있다.
본 발명의 목적은 구동 고전압과 구동 저전압의 차이에 관계없이 동작 오류를 감소시키는 레벨 변환 회로를 제공하는 데 있다.
본 발명에 따른 레벨 변환 회로는 제 1 전압으로 구동되는 입력 신호를 수신하여 구동 고전압 단자를 통해 공급되는 제 2 전압으로 구동되는 출력 신호를 생성하는 레벨 변환부, 그리고 상기 구동 고전압 단자 및 상기 레벨 변환부 사이에 연결되어, 상기 구동 고전압 단자로부터 상기 레벨 변환부로 전달되는 전류 량을 제어하는 전류 조절부를 포함하되, 상기 전류 조절부는, 상기 구동 고전압 단자와 상기 레벨 변환부 사이에 연결되며, 상기 레벨 변환부의 제 1 노드에 전달되는 제 1 전류를 제어하는 제 1 전류 조절 트랜지스터, 그리고 상기 구동 고전압 단자와 상기 레벨 변화부 사이에 연결되며, 상기 레벨 변환부의 제 2 노드에 전달되는 제 2 전류를 제어하는 제 2 전류 조절 트랜지스터를 포함하고, 상기 제 1 및 제 2 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 된다.
본 발명에 따른 레벨 변환 회로는 접지 단자에 일단이 연결되고 제 1 노드에 타단이 연결되며, 입력 신호에 따라 턴 온 되는 제 1 트랜지스터, 상기 접지 단자에 일단이 연결되고 상기 입력 신호에 대응하는 출력 신호를 출력하는 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 2 트랜지스터, 상기 제 1 노드에 일단이 연결되고 제 2 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 1 전류 조절 트랜지스터, 상기 출력 단자에 일단이 연결되고 제 3 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 2 전류 조절 트랜지스터, 상기 제 2 노드에 일단이 연결되고 제 4 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 3 트랜지스터, 상기 제 3 노드에 일단이 연결되고 제 5 노드에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 4 트랜지스터, 상기 제 4 노드에 일단이 연결되고 구동 고전압 단자에 타단이 연결되며, 상기 제 3 노드의 전압 레벨에 따라 턴 온 되는 제 5 트랜지스터, 그리고 상기 제 5 노드에 일단이 연결되고 상기 구동 고전압 단자에 타단이 연결되며, 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터를 포함하되, 상기 출력 신호는 상기 구동 고전압에 기초하여 전압 레벨이 결정된다.
본 발명에 따른 레벨 변환 회로는 접지 단자에 일단이 연결되고 제 1 노드에 타단이 연결되며, 입력 신호에 따라 턴 온 되는 제 1 트랜지스터, 상기 접지 단자에 일단이 연결되고 상기 입력 신호에 대응하는 출력 신호를 출력하는 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 2 트랜지스터, 상기 제 1 노드에 일단이 연결되고 제 2 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 3 트랜지스터, 상기 출력 단자에 일단이 연결되고 제 3 노드에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 4 트랜지스터, 상기 제 2 노드에 일단이 연결되고 제 4 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 1 전류 조절 트랜지스터, 상기 제 3 노드에 일단이 연결되고 제 5 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 2 전류 조절 트랜지스터, 상기 제 4 노드에 일단이 연결되고 구동 고전압 단자에 타단이 연결되며, 상기 출력 신호에 따라 턴 온 되는 제 5 트랜지스터, 그리고 상기 제 5 노드에 일단이 연결되고 상기 구동 고전압 단자에 타단이 연결되며, 상기 제 1 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터를 포함하되, 상기 출력 신호는 상기 구동 고전압에 기초하여 전압 레벨이 결정된다.
본 발명의 실시 예에 따르면, 전류 조절 회로를 통해 풀 업 트랜지스터에 흐르는 전류를 감소시켜 구동 고전압과 구동 저전압의 차이에 관계없이 동작 오류를 감소시키는 레벨 변환 회로를 제공할 수 있다.
도 1은 일반적인 레벨 변환 회로를 보여주는 회로도이다.
도 2는 본 발명의 실시 예에 따른 레벨 변환 회로를 보여주는 회로도이다.
도 3은 본 발명의 다른 실시 예에 따른 레벨 변환 회로를 보여주는 회로도이다.
도 4 내지 도 11은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로를 보여주는 회로도이다.
도 12는 본 발명에 따른 레벨 변환 회로가 사용되는 불 휘발성 메모리 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 레벨 변환 회로가 본 발명의 특징 및 기능을 설명하기 위한 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 일반적인 레벨 변환 회로를 보여주는 회로도이다. 도 1을 참조하면, 레벨 변환 회로(10)는 P형 트랜지스터들(PM1, PM2, PM3, PM4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(10)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다.
N형 트랜지스터들(NM1, NM2) 각각의 일단은 접지 단자에 연결될 수 있다. 입력 신호(Vin)는 제 1 NMOS 트랜지스터(NM1)의 게이트에 입력될 수 있다. 반전 입력 신호(Vinb)는 제 2 NMOS 트랜지스터(NM2)의 게이트에 입력될 수 있다. 인버터(INV)는 입력 신호(Vin)를 반전하여 반전 입력 신호(Vinb)를 생성할 수 있다. 인버터(INV)는 구동 저전압(VDDL)으로 구동될 수 있다. 제 1 NMOS 트랜지스터(NM1)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 2 NMOS 트랜지스터(NM2)의 타단은 출력 신호(Vout) 단자에 연결될 수 있다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 타단은 출력 신호(Vout) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다.
레벨 변환 회로(10)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 예를 들어, 입력 신호(Vin)가 하이 레벨(high level)인 경우, 제 1 NMOS 트랜지스터(NM1)는 턴 온(turn on) 되고, 제 3 PMOS 트랜지스터(PM3)는 턴 오프(turn off) 된다. 따라서, 제 1 노드(N1)의 전압 레벨은 로우 레벨로 유지된다. 반전 입력 신호(Vinb)가 로우 레벨(low level)인 경우(즉, 입력 신호(Vin)가 하이 레벨인 경우), 제 2 NMOS 트랜지스터(NM2)는 턴 오프(turn off) 되고, 제 4 PMOS 트랜지스터(PM4)는 턴 온 된다. 이때 제 1 노드(N1)의 전압 레벨은 제 1 NMOS 트랜지스터(NM1)를 통해 로우 레벨이 되고, 제 2 PMOS 트랜지스터(PM2)는 턴 온 된다. 출력 신호(Vout)는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)를 통해 하이 레벨이 되고, 제 1 PMOS 트랜지스터(PM1)는 턴 오프 된다. 따라서, 출력 신호(Vout)는 구동 고전압(VDDH)에 의해 입력 신호(Vin)보다 높은 레벨로 변환된다. 구동 고전압(VDDH)은 구동 저전압(VDDL)보다 높은 전압 레벨을 가진다.
레벨 변환 회로(10)는 로우 레벨의 입력 신호(Vin)를 수신하여 로우 레벨의 출력 신호(Vout)를 출력할 수 있다. 예를 들어, 입력 신호(Vin)가 로우 레벨(low level)인 경우, 제 1 NMOS 트랜지스터(NM1)는 턴 오프 되고, 제 3 PMOS 트랜지스터(PM3)는 턴 온 된다. 반전 입력 신호(Vinb)가 하이 레벨인 경우(즉, 입력 신호(Vin)가 로우 레벨인 경우), 제 2 NMOS 트랜지스터(NM2)는 턴 온 되고, 제 4 PMOS 트랜지스터(PM4)는 턴 오프 된다. 이때 출력 신호(Vout)는 제 2 NMOS 트랜지스터(NM2)를 통해 로우 레벨이 되고, 제 1 PMOS 트랜지스터(PM1)는 턴 온 된다. 제 1 노드(N1)의 전압 레벨은 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)를 통해 하이 레벨이 되고, 제 2 PMOS 트랜지스터(PM2)는 턴 오프 된다. 따라서, 출력 신호(Vout)는 로우 레벨로 유지된다.
그런데, 구동 저전압(VDDL) 및 구동 고전압(VDDH) 사이의 차이가 증가하면, 레벨 변환 회로(10)에 문제가 발생할 수 있다. 예를 들면, 이상의 트랜지스터들(NM1, NM2, PM1, PM2, PM3, PM4)은 순간적으로 턴 온 또는 턴 오프 되지 않는다. 게이트에 인가되는 전압이 증가하여 문턱 전압보다 높아지는 경우, NMOS 트랜지스터들(NM1, NM2)은 점진적으로 오픈(open) 되고, NMOS 트랜지스터들(NM1, NM2)에 흐르는 전류량은 점차 증가한다. 또한, 게이트에 인가되는 전압이 감소하여 문턱 전압보다 낮아지는 경우, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)은 점진적으로 오픈(open) 되고, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)에 흐르는 전류량은 점차 증가한다.
반대로, 게이트에 인가되는 전압이 감소하여 문턱 전압보다 낮아지는 경우, NMOS 트랜지스터들(NM1, NM2)은 점진적으로 클로즈(close) 되고, NMOS 트랜지스터들(NM1, NM2)에 흐르는 전류량은 점차 감소한다. 또한, 게이트에 인가되는 전압이 증가하여 문턱 전압보다 높아지는 경우, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)은 점진적으로 클로즈(close) 되고, PMOS 트랜지스터들(PM1, PM2, PM3, PM4)에 흐르는 전류량은 점차 감소한다.
또한, 각 트랜지스터에 흐르는 전류량이 증가하면, 트랜지스터의 채널은 강하게 열려서, 트랜지스터의 채널은 닫기 어려워진다.
따라서, 구동 저전압(VDDL) 및 구동 고전압(VDDH) 사이의 차이가 증가하면, PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류가 증가할 수 있다. PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류가 증가하면, PMOS 트랜지스터들(PM1~PM4)은 클로즈(close) 되지 않을 수 있다. PMOS 트랜지스터들(PM1~PM4)이 정해진 타이밍에 턴 오프 되지 않으면, 출력 신호(Vout)의 레벨이 천이되지 않을 수 있다. 따라서, PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류는 조절될 필요가 있다.
도 2는 본 발명의 실시 예에 따른 레벨 변환 회로(100)를 보여주는 회로도이다. 도 2를 참조하면, 레벨 변환 회로(100)는 P형 트랜지스터들(PM1~PM4, MP1, MP2) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(100)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(100)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
레벨 변환 회로(100)는 전류 조절 회로(110)를 포함할 수 있다. 예를 들면, 전류 조절 회로(110)는 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2)을 포함할 수 있다. 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2) 각각의 게이트는 접지 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 타단은 제 4 노드(N4)에 연결될 수 있다.
또한, 제 1 PMOS 트랜지스터(PM1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 제 1 전류 조절 트랜지스터(MP1)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 제 2 전류 조절 트랜지스터(MP2)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(110)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(100)는 도 1의 레벨 변환 회로(10)에 비하여 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(100)의 오동작은 방지될 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 레벨 변환 회로(200)를 보여주는 회로도이다. 도 3을 참조하면, 레벨 변환 회로(200)는 P형 트랜지스터들(PM1~PM4, MP1~MP4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(200)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(200)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
레벨 변환 회로(200)는 전류 조절 회로(210)를 포함할 수 있다. 예를 들면, 전류 조절 회로(210)는 제 1 내지 제 4 전류 조절 트랜지스터들(MP1~MP4)을 포함할 수 있다. 제 3 및 제 4 전류 조절 트랜지스터들(MP3, MP4) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1) 및 제 3 전류 조절 트랜지스터(MP3) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2) 및 제 4 전류 조절 트랜지스터(MP4) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 전류 조절 회로(210)에 포함된 PMOS 트랜지스터들 각각의 게이트는 접지 단자에 연결될 수 있다.
또한, 제 1 PMOS 트랜지스터(PM1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(210)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(200)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(200)의 오동작은 방지될 수 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(300)를 보여주는 회로도이다. 도 4를 참조하면, 레벨 변환 회로(300)는 P형 트랜지스터들(PM1~PM4, MP1, MP2) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(300)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(300)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 제 2 노드(N2)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 3 노드(N3)에 연결될 수 있다.
레벨 변환 회로(300)는 전류 조절 회로(310)를 포함할 수 있다. 예를 들면, 전류 조절 회로(310)는 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2)을 포함할 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2) 각각의 게이트는 접지 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 타단은 출력 신호(Vout) 단자에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 전류 조절 트랜지스터(MP1)는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 전류 조절 트랜지스터(MP2)는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(310)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(300)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(300)의 오동작은 방지될 수 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(400)를 보여주는 회로도이다. 도 5를 참조하면, 레벨 변환 회로(400)는 P형 트랜지스터들(PM1~PM4, MP1~MP4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(400)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(400)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 제 2 노드(N2)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 3 노드(N3)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다.
레벨 변환 회로(400)는 전류 조절 회로(410)를 포함할 수 있다. 예를 들면, 전류 조절 회로(410)는 제 1 내지 제 4 전류 조절 트랜지스터들(MP1~MP4)을 포함할 수 있다. 제 3 전류 조절 트랜지스터(MP3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 4 전류 조절 트랜지스터(MP4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 1 노드(N1)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(M2)의 일단은 출력 신호(Vout) 단자에 연결될 수 있다. 제 3 전류 조절 트랜지스터(MP3) 및 제 1 전류 조절 트랜지스터(MP1) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 4 전류 조절 트랜지스터(MP4) 및 제 2 전류 조절 트랜지스터(MP2) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 전류 조절 회로(410)에 포함된 PMOS 트랜지스터들 각각의 게이트는 접지 단자에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(210)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(400)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(400)의 오동작은 방지될 수 있다.
도 6은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(500)를 보여주는 회로도이다. 도 6을 참조하면, 레벨 변환 회로(500)는 P형 트랜지스터들(PM1~PM4, MP1, MP2) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(500)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(500)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
레벨 변환 회로(500)는 전류 조절 회로(510)를 포함할 수 있다. 예를 들면, 전류 조절 회로(510)는 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2)을 포함할 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2) 각각의 게이트는 접지 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 타단은 제 2 노드(N2)에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 제 1 전류 조절 트랜지스터(MP1)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 제 2 전류 조절 트랜지스터(MP2)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(310)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(500)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(500)의 오동작은 방지될 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(600)를 보여주는 회로도이다. 도 7을 참조하면, 레벨 변환 회로(600)는 P형 트랜지스터들(PM1~PM4, MP1~MP4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(600)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(600)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다.
레벨 변환 회로(600)는 전류 조절 회로(610)를 포함할 수 있다. 예를 들면, 전류 조절 회로(610)는 제 1 내지 제 4전류 조절 트랜지스터들(MP1~MP4)을 포함할 수 있다. 제 3 전류 조절 트랜지스터(MP3)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 4 전류 조절 트랜지스터(MP4)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP15)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(M2)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1) 및 제 3 전류 조절 트랜지스터(MP3) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 2 전류 조절 트랜지스터(PM2) 및 제 4 전류 조절 트랜지스터(MP4) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 전류 조절 회로(610)에 포함된 PMOS 트랜지스터들 각각의 게이트는 접지 단자에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다. 전류 조절 회로(610)에 포함된 PMOS 트랜지스터들은 게이트가 접지 단자에 연결되어 있으므로 항상 턴 온 되어 있다.
본 발명에 따른 레벨 변환 회로(600)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(600)의 오동작은 방지될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(700)를 보여주는 회로도이다. 도 8을 참조하면, 레벨 변환 회로(700)는 P형 트랜지스터들(PM1~PM4, MP1, MP2) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(700)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(700)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
레벨 변환 회로(700)는 전류 조절 회로(710)를 포함할 수 있다. 예를 들면, 전류 조절 회로(710)는 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2)을 포함할 수 있다. 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 타단은 제 4 노드(N4)에 연결될 수 있다.
제 1 PMOS 트랜지스터(PM1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
제 3 PMOS 트랜지스터(PM3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 타단은 출력 신호(Vout) 노드에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 제 1 전류 조절 트랜지스터(MP1)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 제 2 전류 조절 트랜지스터(MP2)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다.
전류 조절 회로(710)에 포함된 전류 조절 트랜지스터들은 입력 신호(Vin)에 따라 턴 온 또는 턴 오프 된다. 예를 들면, 입력 신호(Vin)가 로우 레벨인 경우, 제 1 전류 조절 트랜지스터(MP1)는 턴 온 되고, 제 2 전류 조절 트랜지스터(MP2)는 턴 오프 된다. 입력 신호(Vin)가 하이 레벨인 경우, 제 1 전류 조절 트랜지스터(MP1)는 턴 오프 되고, 제 2 전류 조절 트랜지스터(MP2)는 턴 온 된다. 따라서, 전류 조절 회로(710)에 포함된 전류 조절 트랜지스터들은 항상 턴 온 되어 있는 경우보다 더 적은 전력을 소모한다.
본 발명에 따른 레벨 변환 회로(700)는 도 1의 레벨 변환 회로(10)에 비하여 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(700)의 오동작은 방지될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(800)를 보여주는 회로도이다. 도 9를 참조하면, 레벨 변환 회로(800)는 P형 트랜지스터들(PM1~PM4, MP1~MP4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(800)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(800)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
레벨 변환 회로(800)는 전류 조절 회로(810)를 포함할 수 있다. 예를 들면, 전류 조절 회로(810)는 제 1 내지 제 4 전류 조절 트랜지스터들(MP1~MP4)을 포함할 수 있다. 제 3 및 제 4 전류 조절 트랜지스터들(MP3, MP4) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1) 및 제 3 전류 조절 트랜지스터(MP3) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2) 및 제 4 전류 조절 트랜지스터(MP4) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들 각각의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들 각각의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다.
제 1 PMOS 트랜지스터(PM1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
제 3 PMOS 트랜지스터(PM3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 타단은 출력 신호(Vout) 노드에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 복수의 PMOS 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다.
전류 조절 회로(810)에 포함된 PMOS 트랜지스터들은 입력 신호(Vin)에 따라 턴 온 또는 턴 오프 된다. 예를 들면, 입력 신호(Vin)가 로우 레벨인 경우, 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들은 턴 온 되고, 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들은 턴 오프 된다. 입력 신호(Vin)가 하이 레벨인 경우, 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들은 턴 오프 되고, 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들은 턴 온 된다. 따라서, 전류 조절 회로(810)에 포함된 PMOS 트랜지스터들은 항상 턴 온 되어 있는 경우보다 더 적은 전력을 소모한다.
본 발명에 따른 레벨 변환 회로(800)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(800)의 오동작은 방지될 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(900)를 보여주는 회로도이다. 도 10을 참조하면, 레벨 변환 회로(900)는 P형 트랜지스터들(PM1~PM4, MP1, MP2) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(900)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(900)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다.
제 3 PMOS 트랜지스터(PM3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 타단은 출력 신호(Vout) 노드에 연결될 수 있다.
레벨 변환 회로(900)는 전류 조절 회로(910)를 포함할 수 있다. 예를 들면, 전류 조절 회로(910)는 제 1 및 제 2 전류 조절 트랜지스터들(MP1, MP2)을 포함할 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 타단은 제 3 노드(N3)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 타단은 제 2 노드(N2)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 제 1 전류 조절 트랜지스터(MP1)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 제 2 전류 조절 트랜지스터(MP2)와 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)만 연결되어 있는 경우보다 감소한다.
전류 조절 회로(910)에 포함된 전류 조절 트랜지스터들은 입력 신호(Vin)에 따라 턴 온 또는 턴 오프 된다. 예를 들면, 입력 신호(Vin)가 로우 레벨인 경우, 제 1 전류 조절 트랜지스터(MP1)는 턴 온 되고, 제 2 전류 조절 트랜지스터(MP2)는 턴 오프 된다. 입력 신호(Vin)가 하이 레벨인 경우, 제 1 전류 조절 트랜지스터(MP1)는 턴 오프 되고, 제 2 전류 조절 트랜지스터(MP2)는 턴 온 된다. 따라서, 전류 조절 회로(910)에 포함된 전류 조절 트랜지스터들은 항상 턴 온 되어 있는 경우보다 더 적은 전력을 소모한다.
본 발명에 따른 레벨 변환 회로(900)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(900)의 오동작은 방지될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 레벨 변환 회로(1000)를 보여주는 회로도이다. 도 13을 참조하면, 레벨 변환 회로(1000)는 P형 트랜지스터들(PM1~PM4, MP1~MP4) 및 N형 트랜지스터들(NM1, NM2)을 포함할 수 있다. 하지만, 트랜지스터들의 타입은 이것에 한정되지 않는다. 레벨 변환 회로(1000)는 입력 신호(Vin)의 전압 레벨을 증폭하여 출력 신호(Vout)를 출력할 수 있다. 레벨 변환 회로(1000)의 레벨 변환 동작은 도 1의 레벨 변환 회로(10)의 레벨 변환 동작과 동일 또는 유사할 수 있다. 따라서, 동일 또는 유사한 부분의 설명은 생략한다.
제 1 및 제 2 PMOS 트랜지스터들(PM1, PM2) 각각의 일단은 구동 고전압(VDDH) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 게이트는 출력 신호(Vout) 단자에 연결될 수 있다. 제 1 PMOS 트랜지스터(PM1)의 타단은 제 5 노드(N5)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 게이트는 제 1 노드(N1)에 연결될 수 있다. 제 2 PMOS 트랜지스터(PM2)의 타단은 제 4 노드(N4)에 연결될 수 있다.
제 3 PMOS 트랜지스터(PM3)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 3 PMOS 트랜지스터(PM3)의 타단은 제 1 노드(N1)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다. 제 4 PMOS 트랜지스터(PM4)의 타단은 출력 신호(Vout) 노드에 연결될 수 있다.
레벨 변환 회로(1000)는 전류 조절 회로(1010)를 포함할 수 있다. 예를 들면, 전류 조절 회로(1010)는 제 1 내지 제 4 전류 조절 트랜지스터들(MP1~MP4)을 포함할 수 있다. 제 3 전류 조절 트랜지스터(MP3)의 일단은 제 5 노드(N5)에 연결될 수 있다. 제 4 전류 조절 트랜지스터(MP4)의 일단은 제 4 노드(N4)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1)의 일단은 제 3 노드(N3)에 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2)의 일단은 제 2 노드(N2)에 연결될 수 있다. 제 1 전류 조절 트랜지스터(MP1) 및 제 3 전류 조절 트랜지스터(MP3) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 2 전류 조절 트랜지스터(MP2) 및 제 4 전류 조절 트랜지스터(MP4) 사이에는 복수의 PMOS 트랜지스터들이 직렬로 연결될 수 있다. 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들 각각의 게이트는 입력 신호(Vin) 단자에 연결될 수 있다. 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들 각각의 게이트는 반전 입력 신호(Vinb) 단자에 연결될 수 있다.
구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에서, 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)는 복수의 전류 조절 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 제 1 노드(N1) 사이에 흐르는 전류는 제 1 및 제 3 PMOS 트랜지스터(PM1, PM3)만 연결되어 있는 경우보다 감소한다. 또한, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에서, 제 2 및 제 4 PMOS 트랜지스터(PM2, PM4)는 복수의 전류 조절 트랜지스터들과 직렬로 연결된다. 따라서, 구동 고전압(VDDH) 단자 및 출력 신호(Vout) 단자 사이에 흐르는 전류는 제 2 및 제 4 PMOS 트랜지스터(PM2)만 연결되어 있는 경우보다 감소한다.
전류 조절 회로(1010)에 포함된 전류 조절 트랜지스터들은 입력 신호(Vin)에 따라 턴 온 또는 턴 오프 된다. 예를 들면, 입력 신호(Vin)가 로우 레벨인 경우, 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들은 턴 온 되고, 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들은 턴 오프 된다. 입력 신호(Vin)가 하이 레벨인 경우, 제 1 및 제 3 전류 조절 트랜지스터들(MP1, MP3) 사이의 트랜지스터들은 턴 오프 되고, 제 2 및 제 4 전류 조절 트랜지스터들(MP2, MP4) 사이의 트랜지스터들은 턴 온 된다. 따라서, 전류 조절 회로(1010)에 포함된 PMOS 트랜지스터들은 항상 턴 온 되어 있는 경우보다 더 적은 전력을 소모한다.
본 발명에 따른 레벨 변환 회로(1000)는 도 1의 레벨 변환 회로(10)보다 제 1 내지 제 4 PMOS 트랜지스터들(PM1~PM4)에 흐르는 전류량이 감소할 수 있다. 따라서, 구동 고전압(VDDH) 및 구동 저전압(VDDL)의 차이가 증가하여도, 레벨 변환 회로(1000)의 오동작은 방지될 수 있다.
도 12는 본 발명에 따른 레벨 변환 회로가 사용되는 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 12를 참조하면, 불 휘발성 메모리 장치(2000)는 메모리 셀 어레이(2100), 어드레스 디코더(2200), 입출력 회로(2300), 그리고 제어 로직(2400)를 포함한다.
메모리 셀 어레이(2100)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(2200)에 연결되고, 비트 라인들(BL)을 통해 입출력 회로(2300)에 연결된다. 메모리 셀 어레이(2100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직인 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(2200)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(2100)에 연결된다. 어드레스 디코더(2200)는 제어 로직(2400)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(2200)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(2200)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(2200)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(2200)는 제어 로직(2400)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(2200)는 레벨 변환 회로(2210)를 포함할 수 있다. 레벨 변환 회로(2210)는 제어 로직(2400)으로부터 수신된 다양한 전압들을 이용하여 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 동작에 따라 필요한 전압들로 변환할 수 있다. 레벨 변환 회로(2210)는 도 2 내지 도 11에서 설명된 본 발명에 따른 레벨 변환 회로일 수 있다. 따라서, 레벨 변환 회로(2210)에 공급되는 전압들의 차이에 관계없이, 레벨 변환 회로(2210)는 정상적인 동작을 수행할 수 있다.
입출력 회로(2300)는 비트 라인들(BL)을 통해 메모리 셀 어레이(2100)에 연결되고, 외부와 데이터(Data)를 교환한다. 입출력 회로(2300)는 제어 로직(2400)의 제어에 응답하여 동작한다.
예시적으로, 입출력 회로(2300)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(2100)에 기입한다. 입출력 회로(2300)는 메모리 셀 어레이(2100)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 입출력 회로(2300)는 메모리 셀 어레이(2100)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(2100)의 제 2 저장 영역에 기입한다. 예를 들면, 입출력 회로(2300)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 입출력 회로(2300)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 입출력 회로(2300)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직(2400)는 어드레스 디코더(2200)와 입출력 회로(2300)에 연결된다. 제어 로직(2400)는 불 휘발성 메모리 장치(2000)의 제반 동작을 제어하도록 구성된다. 제어 로직(2400)는 불 휘발성 메모리 장치(2000)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직(2400)는 외부로부터 전달되는 커맨드(CMD)에 응답하여 동작한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 100, 200, 300, 400, 500, 600, 700, 800, 900, 1000 : 레벨 변환 회로
110, 210, 310, 410, 510, 610, 710, 810, 910, 1010 : 전류 조절 회로
2000 : 불 휘발성 메모리 장치
2100 : 메모리 셀 어레이
2200 : 어드레스 디코더
2210 : 레벨 변환 회로
2300 : 입출력 회로
2400 : 제어 로직

Claims (17)

  1. 제 1 전압으로 구동되는 입력 신호를 수신하여 구동 고전압 단자를 통해 공급되는 제 2 전압으로 구동되는 출력 신호를 생성하는 레벨 변환부; 그리고
    상기 구동 고전압 단자 및 상기 레벨 변환부 사이에 연결되어, 상기 구동 고전압 단자로부터 상기 레벨 변환부로 전달되는 전류 량을 제어하는 전류 조절부를 포함하되,
    상기 전류 조절부는,
    상기 구동 고전압 단자와 상기 레벨 변환부 사이에 연결되며, 상기 레벨 변환부의 제 1 노드에 전달되는 제 1 전류를 제어하는 제 1 전류 조절 트랜지스터; 그리고
    상기 구동 고전압 단자와 상기 레벨 변화부 사이에 연결되며, 상기 레벨 변환부의 제 2 노드에 전달되는 제 2 전류를 제어하는 제 2 전류 조절 트랜지스터를 포함하고,
    상기 제 1 및 제 2 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 되는 레벨 변환 회로.
  2. 제 1 항에 있어서,
    상기 레벨 변환부는:
    접지 단자에 일단이 연결되고 제 3 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 1 트랜지스터;
    상기 접지 단자에 일단이 연결되고 상기 출력 신호를 출력하는 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 2 트랜지스터;
    상기 제 1노드에 일단이 연결되고 제 4 노드에 타단이 연결되며, 상기 출력 신호에 따라 턴 온 되는 제 3 트랜지스터;
    상기 제 2 노드에 일단이 연결되고 제 5 노드에 타단이 연결되며, 상기 제 3 노드의 전압 레벨에 따라 턴 온 되는 제 4 트랜지스터;
    상기 제 4 노드에 일단이 연결되고 상기 제 3 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 5 트랜지스터; 그리고
    상기 제 5 노드에 일단이 연결되고 상기 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 6 트랜지스터를 포함하는 레벨 변환 회로.
  3. 제 1 항에 있어서,
    상기 전류 조절부는:
    상기 제 1 전류 조절 트랜지스터 및 상기 구동 고전압 단자 사이에 직렬로 연결되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 2 전류 조절 트랜지스터 및 상기 구동 고전압 단자 사이에 직렬로 연결되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하고,
    상기 제 3 및 제 4 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 되는 레벨 변환 회로.
  4. 제 1 항에 있어서,
    상기 구동 고전압 단자 및 상기 제 1 전류 조절 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호에 따라 턴 온 되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 구동 고전압 단자 및 상기 제 2 전류 조절 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하는 레벨 변환 회로.
  5. 제 2 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 5 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호에 따라 턴 온 되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 4 트랜지스터 및 상기 제 6 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하는 레벨 변환 회로.
  6. 제 2 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 게이트 단자에 제 1 레벨의 전압이 인가된 경우에 턴 온 되고,
    상기 제 3 내지 제 6 트랜지스터 및 제 1및 제 2 전류 조절 트랜지스터는 게이트 단자에 상기 제 1 레벨과 다른 제 2 레벨의 전압이 인가된 경우에 턴 온 되는 레벨 변환 회로.
  7. 제 2 항에 있어서,
    상기 제 1 트랜지스터가 턴 온 되는 경우, 상기 제 4 및 제 6 트랜지스터는 턴 온 되고,
    상기 제 2 트랜지스터가 턴 온 되는 경우, 상기 제 3 및 제 5 트랜지스터는 턴 온 되는 레벨 변환 회로.
  8. 제 2 항에 있어서,
    상기 제 1 전압으로 구동되며, 상기 입력 신호를 수신하여 반전시키는 인버터를 더 포함하는 레벨 변환 회로.
  9. 접지 단자에 일단이 연결되고 제 1 노드에 타단이 연결되며, 입력 신호에 따라 턴 온 되는 제 1 트랜지스터;
    상기 접지 단자에 일단이 연결되고 상기 입력 신호에 대응하는 출력 신호를 출력하는 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 2 트랜지스터;
    상기 제 1 노드에 일단이 연결되고 제 2 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 1 전류 조절 트랜지스터;
    상기 출력 단자에 일단이 연결되고 제 3 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 2 전류 조절 트랜지스터;
    상기 제 2 노드에 일단이 연결되고 제 4 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 3 트랜지스터;
    상기 제 3 노드에 일단이 연결되고 제 5 노드에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 4 트랜지스터;
    상기 제 4 노드에 일단이 연결되고 구동 고전압 단자에 타단이 연결되며, 상기 제 3 노드의 전압 레벨에 따라 턴 온 되는 제 5 트랜지스터; 그리고
    상기 제 5 노드에 일단이 연결되고 상기 구동 고전압 단자에 타단이 연결되며, 상기 제 2 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터를 포함하되,
    상기 출력 신호는 상기 구동 고전압에 기초하여 전압 레벨이 결정되는 레벨 변환 회로.
  10. 제 9 항에 있어서,
    상기 제 2 노드 및 상기 제 1 전류 조절 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 3 노드 및 상기 제 2 전류 조절 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하고,
    상기 제 3 및 제 4 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 되는 레벨 변환 회로.
  11. 제 9 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 5 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호에 따라 턴 온 되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 4 트랜지스터 및 상기 제 6 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하는 레벨 변환 회로.
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 게이트 단자에 제 1 레벨의 전압이 인가된 경우에 턴 온 되고,
    상기 제 3 내지 제 6 트랜지스터 및 상기 제 1 및 제 2 전류 조절 트랜지스터는 게이트 단자에 상기 제 1 레벨과 다른 제 2 레벨의 전압이 인가된 경우에 턴 온 되는 레벨 변환 회로.
  13. 접지 단자에 일단이 연결되고 제 1 노드에 타단이 연결되며, 입력 신호에 따라 턴 온 되는 제 1 트랜지스터;
    상기 접지 단자에 일단이 연결되고 상기 입력 신호에 대응하는 출력 신호를 출력하는 출력 단자에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 2 트랜지스터;
    상기 제 1 노드에 일단이 연결되고 제 2 노드에 타단이 연결되며, 상기 입력 신호에 따라 턴 온 되는 제 3 트랜지스터;
    상기 출력 단자에 일단이 연결되고 제 3 노드에 타단이 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 제 4 트랜지스터;
    상기 제 2 노드에 일단이 연결되고 제 4 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 1 전류 조절 트랜지스터;
    상기 제 3 노드에 일단이 연결되고 제 5 노드에 타단이 연결되며, 상기 입력 신호에 관계없이 턴 온 되는 제 2 전류 조절 트랜지스터;
    상기 제 4 노드에 일단이 연결되고 구동 고전압 단자에 타단이 연결되며, 상기 출력 신호에 따라 턴 온 되는 제 5 트랜지스터; 그리고
    상기 제 5 노드에 일단이 연결되고 상기 구동 고전압 단자에 타단이 연결되며, 상기 제 1 노드의 전압 레벨에 따라 턴 온 되는 제 6 트랜지스터를 포함하되,
    상기 출력 신호는 상기 구동 고전압에 기초하여 전압 레벨이 결정되는 레벨 변환 회로.
  14. 제 13 항에 있어서,
    상기 제 1 전류 조절 트랜지스터 및 상기 제 5 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 2 전류 조절 트랜지스터 및 상기 제 6 트랜지스터 사이에 직렬로 연결되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하고,
    상기 제 3 및 제 4 전류 조절 트랜지스터들은 상기 입력 신호와 관계없이 턴 온 되는 레벨 변환 회로.
  15. 제 13 항에 있어서,
    상기 구동 고전압 단자 및 상기 제 5 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호에 따라 턴 온 되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 구동 고전압 단자 및 상기 제 6 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하는 레벨 변환 회로.
  16. 제 13 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 1 전류 조절 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호에 따라 턴 온 되는 적어도 하나의 제 3 전류 조절 트랜지스터; 그리고
    상기 제 4 트랜지스터 및 상기 제 2 전류 조절 트랜지스터 사이에 직렬로 연결되며, 상기 입력 신호의 반전 신호에 따라 턴 온 되는 적어도 하나의 제 4 전류 조절 트랜지스터를 더 포함하는 레벨 변환 회로.
  17. 제 13 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 게이트 단자에 제 1 레벨의 전압이 인가된 경우에 턴 온 되고,
    상기 제 3 내지 제 6 트랜지스터 및 상기 제 1 및 제 2 전류 조절 트랜지스터는 게이트 단자에 상기 제 1 레벨과 다른 제 2 레벨의 전압이 인가된 경우에 턴 온 되는 레벨 변환 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102432460B1 (ko) 2015-10-26 2022-08-17 삼성전자주식회사 동작 오류를 감소시키는 레벨 변환 회로
US10630293B2 (en) * 2017-03-31 2020-04-21 Adanced Micro Devices, Inc. High speed transmitter
US10719572B2 (en) 2018-07-03 2020-07-21 Servicenow, Inc. Resource management for objects within a web application

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09214314A (ja) * 1996-01-31 1997-08-15 Toshiba Corp ドライバ回路装置
JP2004221865A (ja) * 2003-01-14 2004-08-05 Toppan Printing Co Ltd レベルシフト回路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5627485A (en) * 1995-06-26 1997-05-06 Micron Technology, Inc. Voltage-independent super voltage detection circuit
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP2001160296A (ja) 1999-12-01 2001-06-12 Toshiba Corp 電圧レベル変換回路及びこれを用いた半導体記憶装置
US6734705B2 (en) 2001-08-29 2004-05-11 Texas Instruments Incorporated Technique for improving propagation delay of low voltage to high voltage level shifters
JP2004260242A (ja) * 2003-02-24 2004-09-16 Toshiba Corp 電圧レベルシフタ
KR100762679B1 (ko) 2006-02-09 2007-10-01 삼성에스디아이 주식회사 레벨 쉬프터
KR100711516B1 (ko) 2006-02-14 2007-04-27 한양대학교 산학협력단 저전력 및 소면적의 용량 결합형 레벨 시프트 회로
US7310012B2 (en) 2006-04-19 2007-12-18 Faraday Technology Corp. Voltage level shifter apparatus
KR101196711B1 (ko) 2006-06-05 2012-11-07 삼성디스플레이 주식회사 레벨 쉬프트 회로 및 이를 탑재한 표시장치
US7679418B2 (en) 2007-04-27 2010-03-16 Mosaid Technologies Incorporated Voltage level shifter and buffer using same
TWI390377B (zh) 2008-01-28 2013-03-21 Faraday Tech Corp 準位切換器
KR101159679B1 (ko) 2010-09-08 2012-06-26 에스케이하이닉스 주식회사 레벨 쉬프터
CN101969305B (zh) * 2010-11-09 2012-09-05 威盛电子股份有限公司 电位转换电路
JP2012134690A (ja) * 2010-12-21 2012-07-12 Mitsumi Electric Co Ltd レベルシフト回路およびスイッチング電源装置
WO2013042639A1 (ja) 2011-09-21 2013-03-28 日本電気株式会社 コンテンツ配信システム、キャッシュサーバおよびコンテンツ配信方法
KR101387266B1 (ko) 2012-09-05 2014-04-18 엘에스산전 주식회사 레벨 쉬프트 디바이스
KR101420538B1 (ko) 2012-12-27 2014-07-16 삼성전기주식회사 게이트 드라이버
TWI533611B (zh) * 2014-06-18 2016-05-11 奕力科技股份有限公司 電流限制準位調整電路
KR102432460B1 (ko) 2015-10-26 2022-08-17 삼성전자주식회사 동작 오류를 감소시키는 레벨 변환 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09214314A (ja) * 1996-01-31 1997-08-15 Toshiba Corp ドライバ回路装置
JP2004221865A (ja) * 2003-01-14 2004-08-05 Toppan Printing Co Ltd レベルシフト回路

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