KR101159679B1 - 레벨 쉬프터 - Google Patents

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Abstract

본 발명의 실시예는 레벨 쉬프터에 관한 것으로, 전압 레벨을 전환 시키는 레벨 쉬프트 회로에 관한 기술이다. 이러한 본 발명의 실시예는 입력신호를 제 1전압 레벨로 구동하여 제 1노드에 출력하는 입력 구동부, 제 1전압, 제 1전압과 상이한 레벨을 갖는 제 2전압에 따라 제 1노드의 출력 전압 레벨을 쉬프팅하여 제 2노드에 출력하는 증폭부; 및 제 2노드의 출력 전압을 제 2전압 레벨로 구동하여 출력신호를 출력하는 출력 구동부를 포함하고, 증폭부는 입력신호가 하이 레벨일 경우 플로팅 상태가 되고, 입력신호가 로우 레벨인 경우 턴 온 상태가 되어 제 2노드를 풀다운 구동하는 구동 소자들을 포함한다.

Description

레벨 쉬프터{Level shifter}
본 발명의 실시예는 레벨 쉬프터에 관한 것으로, 더욱 상세하게는 전압 레벨을 전환 시키는 레벨 쉬프트 회로에 관한 것이다.
일반적으로 레벨 쉬프터(Level shifter)는 서로 다른 전원전압을 사용하는 회로 사이에서 인터페이스 역할을 수행하여 낮은 전압을 높은 전압 레벨로 쉬프팅 한다.
예를 들어, 반도체 메모리 장치의 워드라인 드라이버(word line driver)는 외부에서 공급되는 전원전압 VDD 보다 높은 전압 VPP를 사용하게 된다.
그런데, 워드라인 드라이버를 구동하기 위한 전압은 전원전압 VDD와 접지전압 VSS 사이의 레벨에서 스윙(swing)을 하게 된다.
반면에, 워드라인 드라이버는 펌핑전압 VPP과 접지전압 VSS 사이의 레벨에서 스윙하게 된다.
그러므로, 두 회로, 즉 워드라인 구동부와 워드라인 드라이버 사이에 레벨 컨버젼 없이 곧바로 두 회로를 연결할 경우, 펌핑전압 VPP를 전원전압으로 사용하는 워드라인 드라이버에서 누설전류가 흐를 수 있다.
이 때문에 반드시 레벨 쉬프터를 사용하여 두 회로를 연결하게 된다.
도 1은 종래의 기술에 따른 레벨 쉬프터의 회로도이다.
종래 기술에 따른 레벨 쉬프터는 입력 구동부(10), 증폭부(20) 및 출력 구동부(30)를 포함한다.
여기서, 입력 구동부(10)는 인버터 IV1를 포함한다. 인버터 IV1는 전압 V1에 의해 구동되어 입력신호 Vin를 반전 구동하여 출력한다. 이때, 인버터 IV1는 전압 V1과 접지전압 레벨 사이에서 동작하게 된다.
그리고, 증폭부(20)는 복수의 PMOS트랜지스터 P1,P2와, 복수의 NMOS트랜지스터 N1,N2를 포함한다.
여기서, PMOS트랜지스터 P1,P2는 게이트 단자가 크로스 커플드 연결되며, 전압 V2 인가단과 노드 ND1,ND2 사이에 각각 연결된다.
그리고, NMOS트랜지스터 N1는 노드 ND1와 인버터 IV1의 출력단 사이에 연결되어 게이트 단자를 통해 전압 V1이 인가된다. 그리고, NMOS트랜지스터 N2는 노드 ND2와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다.
증폭부(20)는 전압 V2과 접지전압 레벨 사이에서 레벨 쉬프팅 동작을 수행하게 된다.
또한, 출력 구동부(30)는 인버터 IV2를 포함한다. 인버터 IV2는 전압 V2에 의해 구동되어 증폭부(20)의 출력을 반전 구동하여 출력신호 Vout를 출력한다. 이때, 인버터 IV2는 전압 V2과 접지전압 레벨 사이에서 동작하게 된다.
여기서, 전압 V1은 전압 V2 보다 낮은 레벨이다. 예를 들어, 전압 V1은 반도체 메모리 장치의 외부에서 공급되는 전압일 수 있고, 전압 V2는 전원전압 V1 보다 높은 전압인 펌핑전압 VPP 일 수 있다.
종래 기술에서는 전압 V1과 접지전압 레벨 사이에서 구동되는 입력신호 Vin를, 전원전압 V2과 접지전압 레벨 사이에서 구동되는 출력신호 Vout로 레벨 쉬프팅 시키기 위해 증폭부(20)가 동작하게 된다.
도 1과 같은 회로의 증폭부(20)에서 전압 V1 보다 전압 V2가 높은 전압 레벨을 가질 경우, NMOS트랜지스터 N2는 브레이크다운 특성에 문제가 없도록 게이트 옥사이드가 두꺼운 트랜지스터를 사용하게 된다.
두꺼운 옥사이드 특성을 갖는 NMOS트랜지스터 N2는 문턱전압(Vt)이 높다. 이에 따라, 만약 전원전압 VDD가 낮은 레벨로 인가되어 전압 V1의 전압 레벨이 낮은 경우 NMOS트랜지스터 N2가 정상 동작을 하기 어려워진다.
예를 들어, 일반적인 NMOS트랜지스터의 로직 문턱전압(Vt)이 0.6V라고 가정한다. NMOS트랜지스터 N2의 문턱전압(Vt)이 1.2V로 설정된 경우, 전압 V1이 낮은 레벨로 인가되면 NMOS트랜지스터 N2의 문턱전압(Vt)이 로직 문턱전압(Vt) 레벨보다 높기 때문에 NMOS트랜지스터 N2가 정상적으로 동작할 수 없게 된다.
즉, 전원전압 VDD이 낮은 레벨로 인가되는 경우 전압 V1의 레벨이 낮아지게 되어 메모리 장치나 로직 회로의 동작 마진이 줄어들게 된다. 이러한 경우 블록(Block) 내에서 동작 특성이 저하되어 기능성 패일(Function fail)이 발생하게 되는 문제점이 있다.
이러한 문제점을 해결하기 위해 문턱전압(Vt)이 낮은 옥사이드 트랜지스터를 사용하게 될 경우 높은 V2 전압 레벨에 의해 게이트 옥사이드가 터져버리게 되는 문제점이 발생하게 된다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 증폭부에 포함된 트랜지스터의 구조를 개선하여 전원전압이 낮은 레벨로 인가될 경우에도 트랜지스터를 정상적으로 턴 온 시킬 수 있도록 한다.
둘째, 증폭부에 높은 구동전압이 인가되는 경우에도 얇은 옥사이드 특성을 갖는 트랜지스터를 사용할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 레벨 쉬프터는, 입력신호를 제 1전압 레벨로 구동하여 제 1노드에 출력하는 입력 구동부; 제 1전압, 제 1전압과 상이한 레벨을 갖는 제 2전압에 따라 제 1노드의 출력 전압 레벨을 쉬프팅하여 제 2노드에 출력하고, 입력신호가 하이 레벨일 경우 플로팅 상태가 되고, 입력신호가 로우 레벨인 경우 턴 온 상태가 되어 제 2노드를 풀다운 구동하는 구동 소자들을 포함하는 증폭부; 및 제 2노드의 출력 전압을 제 2전압 레벨로 구동하여 출력신호를 출력하는 출력 구동부를 포함하고, 증폭부는 입력신호에 따라 제어되어 제 1전압을 선택적으로 출력하는 제 1구동소자; 입력 구동부의 출력에 따라 선택적으로 풀다운 구동되는 제 3구동소자; 및 제 1구동소자의 출력에 따라 제어되어 제 3구동소자의 전압의 제 2노드에 선택적으로 공급하는 제 2구동소자를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 증폭부에 포함된 트랜지스터의 구조를 개선하여 전원전압이 낮은 레벨로 인가될 경우에도 트랜지스터를 정상적으로 턴 온 시킬 수 있도록 한다.
둘째, 증폭부에 높은 구동전압이 인가되는 경우에도 얇은 옥사이드 특성을 갖는 트랜지스터를 사용할 수 있도록 하여 기능성 패일을 방지하고 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 레벨 쉬프터에 관한 회로도.
도 2는 본 발명의 실시예에 따른 레벨 쉬프터에 관한 회로도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 레벨 쉬프터의 회로도이다.
본 발명의 실시예에 따른 레벨 쉬프터는 입력 구동부(100), 증폭부(200) 및 출력 구동부(300)를 포함한다.
여기서, 입력 구동부(100)는 인버터 IV3를 포함한다. 인버터 IV3는 전압 V1에 의해 구동되어 입력신호 Vin를 반전 구동하여 출력한다. 이때, 인버터 IV3는 전압 V1과 접지전압 레벨 사이에서 동작하게 된다.
그리고, 증폭부(200)는 복수의 PMOS트랜지스터 P3~P5와, 복수의 NMOS트랜지스터 N5~N7를 포함한다.
여기서, PMOS트랜지스터 P3,P4는 게이트 단자가 크로스 커플드 연결되며, 전압 V2 인가단과 노드 ND3,ND4 사이에 각각 연결된다.
그리고, NMOS트랜지스터 N5는 노드 ND3와 인버터 IV3의 출력단 사이에 연결되어 게이트 단자를 통해 전압 V1이 인가된다.
그리고, PMOS트랜지스터 P5는 전압 V1 인가단과 NMOS트랜지스터 N6의 게이트 단자 사이에 연결되어 게이트 단자를 통해 입력신호 Vin가 인가된다.
또한, NMOS트랜지스터 N6는 노드 ND4와 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P5의 드레인 단자와 연결된다. 그리고, NMOS트랜지스터 N7는 NMOS트랜지스터 N6와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV3의 출력이 인가된다.
여기서, 입력신호 Vin와 인버터 IV3에 의해 동작이 제어되는 PMOS트랜지스터 P5와 NMOS트랜지스터 N6,N7는 얇은 옥사이드 특성을 가지며, 낮은 문턱전압(Vt)을 갖는다.
그리고, PMOS트랜지스터 P5는 전압 V1을 선택적으로 공급하기 위한 제 1구동소자에 해당한다. 그리고, NMOS트랜지스터 N6는 PMOS트랜지스터 P5의 출력에 의해 선택적으로 플로팅 상태가 되는 제 2구동소자에 해당한다. 그리고, NMOS트랜지스터 N7는 인버터 IV3에 의해 반전된 입력신호 Vin에 의해 선택적으로 턴 온 되는 제 3구동소자에 해당한다.
증폭부(200)는 전압 V2과 접지전압 레벨 사이에서 레벨 쉬프팅 동작을 수행하게 된다.
또한, 출력 구동부(300)는 인버터 IV4를 포함한다. 인버터 IV4는 전압 V2에 의해 구동되어 증폭부(200)의 출력을 반전 구동하여 출력신호 Vout를 출력한다. 이때, 인버터 IV4는 전압 V2과 접지전압 레벨 사이에서 동작하게 된다.
여기서, 전압 V1은 전압 V2 보다 낮은 레벨이다. 예를 들어, 전압 V1은 반도체 메모리 장치의 외부에서 공급되는 전압일 수 있고, 전압 V2는 전원전압 V1 보다 높은 전압인 펌핑전압 VPP 일 수 있다.
본 발명의 실시예에서는 전압 V1과 접지전압 레벨 사이에서 구동되는 입력신호 Vin를, 전압 V2과 접지전압 레벨 사이에서 구동되는 출력신호 Vout로 레벨 쉬프팅 시키기 위해 레벨 쉬프터가 동작하게 된다.
이러한 구성을 갖는 본 발명의 실시예의 동작 과정을 설명하면 다음과 같다.
먼저, 입력신호 Vin가 하이 레벨인 경우 인버터 IV3의 출력은 로우 레벨이 된다. NMOS트랜지스터 N5는 항상 턴 온 상태이므로, 인버터 IV3의 출력이 로우 레벨이 되면 PMOS트랜지스터 P4가 턴 온 된다. 그러면, 노드 ND4가 전압 V2에 의해 하이 레벨이 된다. 그리고, 인버터 IV4에 의해 출력신호 Vout가 로우 레벨이 된다.
이때, 입력신호 Vin가 하이 레벨인 경우 PMOS트랜지스터 P5가 턴 오프 된다. 그리고, NMOS 트랜지스터 N6가 턴 오프 되어 NMOS트랜지스터 N6의 게이트 단자가 플로팅 상태가 된다. 그리고, NMOS트랜지스터 N7는 인버터 IV3의 출력에 의해 턴 오프 상태가 된다.
반면에, 입력신호 Vin가 로우 레벨인 경우 인버터 IV3의 출력은 하이 레벨이 된다. NMOS트랜지스터 N5는 항상 턴 온 상태이므로, 인버터 IV3의 출력이 로우 레벨이 되면 PMOS트랜지스터 P4가 턴 오프 된다.
이때, 입력신호 Vin가 로우 레벨인 경우 PMOS트랜지스터 P5가 턴 온 된다. 그리고, PMOS트랜지스터 P5가 턴 온 되면, 전압 V1에 따라 NMOS트랜지스터 N6가 턴 온 된다. 그리고, NMOS트랜지스터 N7는 인버터 IV3의 출력에 의해 턴 온 상태가 된다.
NMOS트랜지스터 N6와, NMOS트랜지스터 N7가 턴 온 되면, 노드 ND4가 로우 레벨이 되어 노드 ND4를 접지전압 레벨로 풀다운 구동한다. 그러면, PMOS트랜지스터 P3가 턴 온 되어 노드 ND3가 전압 V2에 의해 하이 레벨이 된다. 그리고, 인버터 IV4에 의해 출력신호 Vout가 하이 레벨이 된다.
이때, NMOS트랜지스터 N6와, NMOS트랜지스터 N7가 동시에 턴 온 되면, NMOS트랜지스터 N6와, NMOS트랜지스터 N7의 저항비에 의해 각 단자의 전위가 결정된다. 여기서, NMOS트랜지스터 N6는 NMOS 트랜지스터 N7 보다 큰 트랜지스터 사이즈를 갖는다.
그러므로, NNOS트랜지스터 N6에 걸릴 수 있는 최대 전압은 V2-V1이 되고, NMOS트랜지스터 N7에 걸릴 수 있는 최대 전압은 (V1-V2)×R1/(R1+R2)이 된다. 여기서, 저항 R1은 NMOS트랜지스터 N7의 저항을 나타내고, R2는 NMOS트랜지스터 N6의 저항을 나타낸다.
이에 따라, 트랜지스터 N6,N7에 높은 전압이 걸리지 않도록 한다. 이러한 경우 NMOS트랜지스터 N6와, NMOS트랜지스터 N7를 얇은 옥사이드 특성을 갖고 낮은 문턱 전압을 갖는 트랜지스터로 사용할 수 있게 된다.
이러한 본 발명의 실시예는 전원전압 VDD이 낮은 전압 레벨로 인가될 경우 노드 ND4가 하이 레벨이 된다. 이때, 노드 ND4에 높은 전압 V2가 인가되면 PMOS트랜지스터 P5가 턴 오프 되어 NMOS트랜지스터 N6의 게이트 단자를 플로팅 상태로 만든다. 이에 따라, 노드 ND4에 높은 전압 V2가 인가되는 경우에도 얇은 게이트 옥사이드 특성을 갖는 NMOS트랜지스터 N6가 파되 되는 것을 방지할 수 있게 된다.

Claims (10)

  1. 입력신호를 제 1전압 레벨로 구동하여 제 1노드에 출력하는 입력 구동부;
    상기 제 1전압, 상기 제 1전압과 상이한 레벨을 갖는 제 2전압에 따라 상기 제 1노드의 출력 전압 레벨을 쉬프팅하여 제 2노드에 출력하고, 상기 입력신호가 하이 레벨일 경우 플로팅 상태가 되고, 상기 입력신호가 로우 레벨인 경우 턴 온 상태가 되어 상기 제 2노드를 풀다운 구동하는 구동 소자들을 포함하는 증폭부; 및
    상기 제 2노드의 출력 전압을 상기 제 2전압 레벨로 구동하여 출력신호를 출력하는 출력 구동부를 포함하고,
    상기 증폭부는
    상기 입력신호에 따라 제어되어 상기 제 1전압을 선택적으로 출력하는 제 1구동소자;
    상기 입력 구동부의 출력에 따라 선택적으로 풀다운 구동되는 제 3구동소자; 및
    상기 제 1구동소자의 출력에 따라 제어되어 상기 제 3구동소자의 전압의 상기 제 2노드에 선택적으로 공급하는 제 2구동소자를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 제 2전압은 상기 제 1전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 레벨 쉬프터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 입력 구동부는 상기 제 1전압에 따라 상기 입력신호를 반전하여 상기 제 1노드에 출력하는 제 1인버터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 증폭부는
    상기 제 2전압의 인가단과 상기 제 1노드, 상기 제 2노드 사이에 연결되어 게이트 단자가 크로스 커플드 연결된 제 1PMOS트랜지스터, 제 2PMOS트랜지스터; 및
    상기 제 1PMOS트랜지스터와 상기 제 1노드 사이에 연결되어 게이트 단자를 통해 상기 제 1전압이 인가되는 제 1NMOS트랜지스터를 더 포함하는 것을 특징으로 하는 레벨 쉬프터.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 제 1구동소자는 상기 제 1전압의 인가단과 상기 제 2구동소자의 게이트 단자 사이에 연결되어 게이트 단자를 통해 상기 입력신호가 인가되는 제 3PMOS트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 제 2구동소자는 상기 제 2노드와 상기 제 3구동소자 사이에 연결되어 게이트 단자가 상기 제 1구동소자의 출력단에 연결된 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 제 3구동소자는 상기 제 2구동소자와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 입력 구동부의 출력이 인가되는 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 제 2구동소자는 상기 제 3구동소자보다 큰 사이즈를 갖는 것을 특징으로 하는 레벨 쉬프터.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서, 상기 출력 구동부는 상기 제 2전압에 따라 상기 제 2노드의 출력신호를 반전하는 제 2인버터를 포함하는 것을 특징으로 하는 레벨 쉬프터.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019076A (ko) * 1995-09-06 1997-04-30 김주용 전압레벨 변환기
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KR20100078400A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 고속 차동 레벨 쉬프터 및 이를 포함하는 부트스트랩 드라이버

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970019076A (ko) * 1995-09-06 1997-04-30 김주용 전압레벨 변환기
JP2009296407A (ja) 2008-06-06 2009-12-17 Sanyo Electric Co Ltd レベルシフト回路
KR20100078400A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 고속 차동 레벨 쉬프터 및 이를 포함하는 부트스트랩 드라이버

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