TWI388124B - 準位位移電路 - Google Patents

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Description

準位位移電路
本發明係關於一種半導體積體電路，尤指一種可快速切換電壓準位之準位位移電路。
按，典型的半導體積體電路包含有數量龐大且具有不同功能之電路單元，此些電路單元係具有不同之操作電壓。為提供不同之操作電壓給各電路單元，準位位移電路即被用來接收一具有第一電壓準位V1之輸入訊號，並輸出一具有第二電壓準位V2之輸出訊號。第一(a)圖與第一(b)圖為一般準位位移電路之電路圖，如圖所示：此二種準位位移電路均含有二PMOS電晶體以及二NMOS電晶體，僅其連接方式不相同。
第一(a)圖之準位位移電路包含有一第一PMOS電晶體P1、一第二PMOS電晶體P2、一第一NMOS電晶體N1以及一第二NMOS電晶體N2。第一PMOS電晶體P1與第一NMOS電晶體N1串聯，第二PMOS電晶體P2與第二NMOS電晶體N2串聯。第一PMOS電晶體P1之閘極係連接於節點B，第二PMOS電晶體P2以及第二NMOS電晶體N2亦與節點B連接。第二PMOS電晶體P2之閘極係連接於節點A，第一PMOS電晶體P1以及第一NMOS電晶體N1亦與節點A連接。第一NMOS電晶體N1之閘極係連接一電壓(V1與V2之較小者)，用以將第一NMOS電晶體N1導通。第二NMOS電晶體N2之源極係連接一第三電壓準位Vss(即為接地)。第一NMOS電晶體N1之汲極與第二NMOS電晶體N2之閘極係連接一具有第一電壓準位V1(高準位)或第三電壓準位Vss(低準位)之輸入訊號；第一PMOS電晶體P1之源極與第二PMOS電晶體P2之源極於為第二電壓準位V2之電源供應端。於節點B，為第二電壓準位V2(高準位)或第三電壓準位Vss(低準位)之輸出訊號即被產生，且輸出訊號之邏輯狀態為輸入訊號之反相。當輸入訊號為第一電壓準位V1之高準位時，輸出訊號即為第三電壓準位Vss之低準位(零電壓)。當輸入訊號為第三電壓準位Vss之低準位(零電壓)時，輸出訊號即為第二電壓準位V2之高準位。
起初，輸入訊號為第一電壓準位V1之高準位且輸出訊號為第三電壓準位Vss之低準位，當輸入訊號轉變為第三電壓準位Vss之低準位時，節點A會因為第一NMOS電晶體N1被導通的關係而接收第三電壓準位Vss。第三電壓準位Vss亦被傳送至第二NMOS電晶體N2之閘極，並將其關閉。然而，閘極接收第三電壓準位Vss之第二PMOS電晶體P2會被導通，並逐步將節點B之電壓準位拉昇至第二電壓準位V2。在節點B之電壓準位被拉昇後，第一PMOS電晶體P1會被關閉而使節點A之電壓準位保持於第三電壓準位Vss。因此，輸入訊號由高邏輯準位轉變成低邏輯準位時，自節點B輸出之輸出訊號會於經過一段時間的延遲後才達到第二電壓準位V2。
同理，當輸入訊號由低準位轉變為第一電壓準位V1之高準位時，節點A會因為第一NMOS電晶體N1被導通的關係而接收第一電壓準位V1。第一電壓準位V1亦被傳送至第二NMOS電晶體N2之閘極，並將其導通，並逐步將節點B之電壓準位由第二電壓準位下拉至第三電壓準位Vss。在節點B之電壓準位被下拉後，第一PMOS電晶體P1會被導通而使節點A之電壓準位轉變為第二電壓準位V2。因此，輸入訊號由低邏輯準位轉變成高邏輯準位時，自節點B輸出之輸出訊號會於經過一段時間的延遲後才達到第三電壓準位Vss。
此外，當第二NMOS電晶體N2經由為第一電壓準位V1之輸入訊號而導通時，第二PMOS電晶體P2尚未完成關閉的動作。如此一來，為第二電壓準位V2之電源供應端的漏電流將會流至第三電壓準位Vss端(即接地端)。
第一(b)圖之準位位移電路包含有一第一PMOS電晶體P1、一第二PMOS電晶體P2、一第一NMOS電晶體N1、一第二NMOS電晶體N2以及一反相器I1。第一PMOS電晶體P1與第一NMOS電晶體N1串聯，第二PMOS電晶體P2與第二NMOS電晶體N2串聯。第一PMOS電晶體P1之閘極係連接於節點B，第二PMOS電晶體P2以及第二NMOS電晶體N2亦與節點B連接。第二PMOS電晶體P2之閘極係連接於節點A，第一PMOS電晶體P1以及第一NMOS電晶體N1亦與節點A連接。第一NMOS電晶體N1之源極以及第二NMOS電晶體N2之源極係連接一第三電壓準位Vss(即為接地)。具有第一電壓準位V1之輸入訊號係被提供至第二NMOS電晶體N2之閘極。具有第一電壓準位V1之輸入訊號係經由反相器I1而被反相，且被反相之輸入訊號係被提供至第一NMOS電晶體N1之閘極。第一PMOS電晶體P1之源極與第二PMOS電晶體P2之源極於為第二電壓準位V2之電源供應端。於節點B，為第二電壓準位V2之輸出訊號即被產生，且輸出訊號之邏輯狀態為輸入訊號之反相。當輸入訊號為第一電壓準位V1之高準位時，輸出訊號即為第三電壓準位Vss之低準位(零電壓)。當輸入訊號為第三電壓準位Vss之低準位(零電壓)時，輸出訊號即為第二電壓準位V2之高準位。此類的準位位移器與第1a圖中的操作方式非常類似，因此，亦會造成輸出訊號達到第二電壓準位時間上的延遲以及漏電流的產生。
第二圖為一般準位位移電路之輸出訊號達到第二電壓準位V2的時間延遲波形圖，如圖所示：於輸入電壓由第一電壓準位V1之高準位轉變為接地電壓之低準位後，輸出訊號約在80ns(奈秒)後才達到第二電壓準位V2。
第三(a)圖與第三(b)圖之準位位移電路額外增加了一個或二個NMOS電晶體來縮短延遲時間以及降低漏電流。第三NMOS電晶體N3係與第一(a)圖與第一(b)圖所揭露準位位移電路之第二PMOS電晶體P2並聯，用以協助使節點B之電壓準位更快速被拉昇到第二電壓準位V2。此外，第四NMOS電晶體N4係與第一(a)圖與第一(b)圖所揭露準位位移電路之第一PMOS電晶體P1並聯，用以協助使節點A之電壓準位更快速被拉昇到第二電壓準位V2。
第三(a)圖中之第三NMOS電晶體N3係受控於一具有第一電壓準位V1之控制訊號。第三NMOS電晶體N3之汲極連接於第二PMOS電晶體P2之源極，其源極係連接於第二PMOS電晶體P2之汲極，而其閘極則經由反相器I1而接收具有第一電壓準位V1之輸入訊號。當輸入訊號由高準位之第一電壓準位V1轉變成為低準位之第三電壓準位Vss時，第三NMOS電晶體N3之閘極在接收到第一電壓準位V1時就會導通，並協助節點B較快速的被拉昇到第二電壓準位V2，此舉較一般的準位位移電路快速。
第三(b)圖中之第三NMOS電晶體N3與第四NMOS電晶體N4係受控於一具有第一電壓準位V1之控制訊號。第三NMOS電晶體N3連接方式與操作方式與上述相同，四NMOS電晶體N4之汲極連接於第一PMOS電晶體P1之源極，其源極係連接於第一PMOS電晶體P1之汲極，而其閘極則接收具有第一電壓準位V1之輸入訊號。當輸入訊號由低準位之第三電壓準位Vss轉變成為高準位之第一電壓準位V1時，第四NMOS電晶體N4之閘極在接收到第一電壓準位V1時就會導通，並協助節點A較快速的被拉昇到第二電壓準位V2，此舉較一般的準位位移電路快速。
第四圖為第三(a)圖與第三(b)圖準位位移電路之輸出訊號達到第二電壓準位V2的時間延遲波形圖，如圖所示：於輸入電壓由第一電壓準位V1之高準位轉變為接地電壓之低準位後，輸出訊號約在20ns(奈秒)後才達到第二電壓準位V2。
美國公告第7145363號專利揭露一種類似於第三(a)圖與第三(b)圖中的準位位移電路，然而，此些準位位移電路均無法有效解決延遲時間與漏電流的問題。對上述的準位位移電路來說，由於第二電壓準位V2為高準位，第二PMOS晶體P2的臨限電壓要夠高才得以避免損壞。如此，第二PMOS晶體P2的的驅動力量就會降低，且其時間延遲亦會較長。又，因為傳輸至第三NMOS電晶體N3之控制訊號的電壓準位不夠高的關係，縮短時間延遲的效果也非常有限。因此，如何讓準位位移電路能確實縮短時間延遲，實為一具有意義的思考方向。
由是，本發明之主要目的，即在於提供一種準位位移電路，可達到縮短時間延遲以及降低漏電流之功效者。
為達上述目的，本發明之技術實現如下：一種準位位移電路，主要包含一電壓轉換電路、一電壓拉昇電路以及一控制訊號產生電路。該電壓轉換電路係接收一具有一第一電壓準位之輸入訊號並輸出一具有一第二電壓準位之輸出訊號。該電壓拉昇電路係與該電壓轉換電路耦接，並可根據一控制訊號將該準位位移電路之一輸出端點電壓迅速拉昇至該第二電壓準位。該控制訊號產生電路係接收該輸入訊號並提供該控制訊號至該電壓拉昇電路，且該控制訊號產生電路包含有三顆電晶體。
本發明之準位位移電路增進輸出訊號電壓的切換速度，以降低時間延遲與漏電流的情況。本發明之準位位移電路係將具第一電壓準位V1之輸入訊號轉換為具第二電壓準位V2之輸出訊號，且輸入訊號轉與輸出訊之邏輯準位恰為相反。因此，當輸入訊號高準位之第一電壓準位V1轉變為低位準之第三電壓準位Vss時，輸出訊號則會由低位準之第三電壓準位Vss轉變至第二電壓準位V2，且大幅降低時間延遲與漏電流的情況發生。本發明之準位位移電路包含有一控制訊號產生電路，用以接收輸入訊號並對一輔助拉昇電晶體提供一控制訊號。為迅速拉昇輸出節點之電壓準位，控制訊號之電壓準位可能高於第一電壓準位。本發明之準位位移電路可為第一階電壓轉換之準位位移器或第二階電壓轉換之準位位移器。於第一階電壓轉換之準位位移器中，控制訊號係由控制訊號產生電路來產生；於第二階電壓轉換之準位位移器中，控制訊號係由第一階電壓轉換電路來產生。
第五圖為本發明準位位移電路之實施電路圖，如圖所示：該準位位移電路500包含一電壓轉換電路510與一電壓拉昇電路520。電壓轉換電路510包含一第一拉昇電晶體(第一PMOS電晶體P1)、一第二拉昇電晶體(第二PMOS電晶體P2)、一第一下拉電晶體(第一NMOS電晶體N1)以及一第二下拉電晶體(第二NMOS電晶體N2)。
第一PMOS電晶體P1與第一NMOS電晶體N1串聯於節點A，第二PMOS電晶體P2與第二NMOS電晶體N2串聯於節點B。第一PMOS電晶體P1之閘極係連接於節點B，第二PMOS電晶體P2之閘極係連接於節點A。第一PMOS電晶體P1與第二PMOS電晶體P2之源極與具有第二電壓準位V2之電源供應端連接，第一NMOS電晶體N1之閘極係連接一電壓(V1與V2之較小者)，用以將第一NMOS電晶體N1導通。第二NMOS電晶體N2之源極係連接一第三電壓準位Vss(即為接地或零電壓)。第一NMOS電晶體N1之汲極與第二NMOS電晶體N2之閘極係連接一具有第一電壓準位V1(高準位)或第三電壓準位Vss(低準位)之輸入訊號，而具有第二電壓準位V2(高準位)或第三電壓準位Vss(低準位)之輸出訊號則於第二PMOS電晶體P2與第二NMOS電晶體N2間之節點B產生。輸出訊號與輸入訊號之邏輯準位恰為相反。當輸入訊號為第一電壓準位V1之高準位時，輸出訊號即為第三電壓準位Vss之低準位(零電壓)。當輸入訊號為第三電壓準位Vss之低準位(零電壓)時，輸出訊號即為第二電壓準位V2之高準位。當必要時，可增加一反相器來使輸入訊號與輸出訊號具有相同之邏輯準位。若輸入訊號初始狀態為第一電壓準位V1之高準位時，輸出訊號即為第三電壓準位Vss之低準位(零電壓)。當輸入訊號轉變為第三電壓準位Vss之低準位(零電壓)時，節點A則會因為第一NMOS電晶體導通的原因而接收第三電壓準位Vss；第三電壓準位Vss亦會被傳輸至第二NMOS電晶體之閘極，並將其關閉。此外，第二PMOS電晶體P2之閘極於接收到第三電壓準位Vss後，就會被導通，以將接點B之電壓準位拉昇至第二電壓準位V2。於節點B之電壓準位被拉昇後，第一PMOS電晶體P1就會被關閉，使節點A之電壓準位保持於第三電壓準位Vss。
同理，當輸入訊號轉變為第一電壓準位V1之高準位時，節點A則會因為第一NMOS電晶體導通的原因而接收第一電壓準位V1；第一電壓準位V1亦會被傳輸至第二NMOS電晶體之閘極，並將其導通，此時，節點B之電壓準位則會由第二電壓準位V2被下拉至第三電壓準位Vss。此外，第二PMOS電晶體P2之閘極於接收到第一電壓準位V1後，就會被關閉。於節點B之電壓準位被下拉後，第一PMOS電晶體P1就會被導通，使節點A之電壓準位被拉昇至於第二電壓準位V2。
在本發明之另一實施例中(圖未示)，電壓轉換電路510更包含一反相器，且NMOS電晶體N1與N2之連接方式並不相同，來形成電壓轉換。第一NMOS電晶體N1與第二NMOS電晶體N2之源極係連接於第三電壓準位Vss。輸入訊號係傳輸至第二NMOS電晶體N2之閘極，於反相器將輸入訊號反相後，反相之輸入訊號將會被傳輸至第一NMOS電晶體N1之閘極。
於第五圖中，電壓拉昇電路520包含一輔助拉昇電晶體(第三NMOS電晶體N3)，其汲極與具有第二電壓準位V2之電源供應端以及第二PMOS電晶體P2之源極連接，其源極則與節點B以及第二PMOS電晶體P2之汲極連接，而其閘極則接收一具有電壓準位Vcs1之第一控制訊號。電壓準位Vcs1係高於第一電壓準位V1且與輸入訊號之邏輯準位相反，電壓準位Vcs1愈高，則第三NMOS電晶體N3會愈快被導通，以迅速的將節點B之電壓準位拉昇至第二電壓準位V2。如此一來，時間延遲與漏電流將會大幅降低。在本發明之又一實施例中(圖未示)，電壓拉昇電路520更包含一第二拉昇電晶體，第二拉昇電晶體之汲極與具有第二電壓準位V2之電源供應端以及第一PMOS電晶體P1之源極連接，其源極則與節點A以及第一PMOS電晶體P1之汲極連接，而其閘極則接收一具有電壓準位Vcs2之第二控制訊號。電壓準位Vcs2係高於第一電壓準位V1且與輸入訊號之邏輯準位相同，電壓準位Vcs2愈高，則第二拉昇電晶體會愈快被導通，以迅速的將節點A之電壓準位拉昇至第二電壓準位V2。如此一來，時間延遲與漏電流將會大幅降低。
具有電壓準位Vcs1之第一控制訊號與電壓準位Vcs2之第二控制訊號係由控制訊號產生電路530所產生。第六圖為第五圖中控制訊號產生電路之實施例圖，如圖所示：該控制訊號產生電路530包含有NMOS電晶體Ncs1、Ncs2、Ncs3以及反相器Ics1、Ics2、Ics3。NMOS電晶體Ncs1之汲極與具有第一電壓準位V1之電源供應端連接，其源極則與NMOS電晶體Ncs3之汲極以及NMOS電晶體Ncs2之閘極連接於節點C，而其閘極則經由反相器Ics1接收一反相輸入訊號。NMOS電晶體Ncs2之源極與汲極係連接為一體，並接收經由反相器Ics2接收反相輸入訊號。NMOS電晶體Ncs2可被當作一電容，用以提供耦接電壓準位Vx。NMOS電晶體Ncs3之閘極經由反相器Ics1、Ics3接收輸入訊號，其原及連接於第三電壓準位Vss之低準位(接地電壓或零電壓)。第一控制訊號會被迅速的拉昇至Vcs1=V1-Vth(Ncs1)+Vx的準位，而電壓Vx係高於Vth(Ncs1，即臨限電壓)，故第一控制訊號之電壓準位會高於第一電壓準位V1。更精確的說，為迅速拉昇節點B之電壓準位，第一控制訊號Vcs1之電壓準位減去第三NMOS電晶體N3之臨限電壓就必須大於第二電壓準位V2減去第二PMOS電晶體P2之臨限電壓，即。只有當控制訊號具有足夠高的電壓準位時，才得以使輔助拉昇電晶體的驅動能力強過於第二PMOS電晶體P2，以降低時間延遲與漏電流。
當本發明之準位位移電路被使用於NAND型快閃記憶體中時，第一電壓準位V1約為2.5V(Vcc)，第二電壓準位V2會於程式化時從2.5V被拉昇至約20V，第二PMOS電晶體P2之臨限電壓約為2V，第三NMOS電晶體N3之臨限電壓約為0.7V，NMOS電晶體Ncs1之臨限電壓為0.7V，電壓Vx約為1.7V。因此，第一控制訊號之電壓準位為3.5V，係高於第一電壓準位V1之2.5V。
第六圖之控制訊號產生電路中，反相器Ics1係為一般的反相器，但反相器Ics2、Ics3則具有拉昇慢而下拉快之特性，此特性乃因其均具有弱的PMOS電晶體以及強的NMOS電晶體而造成。當輸入訊號之準位由高位準轉變成低位準時，反相器Ics1之輸出則由低位準迅速的轉成高位準；反相器Ics3之輸出則由高位準迅速的轉成低位準。因此，NMOS電晶體Ncs3會被迅速的關閉，且NMOS電晶體Ncs1會被迅速的導通，以將節點C之電壓準位迅速的拉昇至V1-Vth(Ncs1)。之後，反相器Ucs2之輸出則會被拉昇，以將節點C第一控制訊號之電壓準位拉昇至Vcs1=V1-Vth(Ncs1)+Vx的準位。
反相器Ics2、Ics3可由第十圖中之三個串接反相器配合一NMOS電晶體來取代，即反相器Ics2可被第四反相器、第五反相器、第六反相器以及NMOS電晶體Ncs4取代。第四反相器、第五反相器與第六反相器係串聯，第五反相器具有拉昇快而下拉慢之特性。NMOS電晶體Ncs4之閘極與第五反相器之輸出端連接，其源極與汲極則連接於第三電壓準位Vss(接地電壓)。反相器Ics3可被第七反相器、第八反相器、第九反相器以及NMOS電晶體Ncs5取代。第七反相器、第八反相器與第九反相器係串聯，第八反相器具有拉昇快而下拉慢之特性。NMOS電晶體Ncs5之閘極與第八反相器之輸出端連接，其源極與汲極則連接於第三電壓準位Vss(接地電壓)。
第七圖為第五圖中準位位移電路之波形圖，如圖所示：在輸入訊號由高準位之第一電壓準位V1轉變成低準位時，因為節點C之控制訊號電壓準位夠高，僅花1ns的時間，輸出訊號即達到第二電壓準位V2，大幅降低時間延遲與漏電流的現象。
第八圖為本發明第二階準位位移電路之實施電路圖，如圖所示：該準位位移電路包含一第一階電壓轉換電路810、一第二階電壓轉換電路820以及一電壓拉昇電路830。第一階電壓轉換電路810接收具有第一電壓準位V1之輸入訊號，並輸出一具有中等準位Vmw之中間訊號，第二階電壓轉換電路820則接收該中間訊號，並輸出一具有第二電壓準位V2之輸出訊號。電壓拉昇電路830包含一第一輔助拉昇電晶體(NMOS電晶體N3)，其閘極係接收具有電壓準位Vmw之中間訊號(控制訊號)，以迅速拉昇節點B至第二電壓準位V2。於一實施例中，為使節點B之電壓準位被迅速拉昇，電壓Vmw之準位會被設定為高於第一電壓準位V1(2.5V)之約3.5V，此外，中間訊號之準位與輸入訊號恰為相反，故時間延遲與漏電流可被大幅降低。
第一階電壓轉換電路810更包含一第三拉昇電晶體(第三PMOS電晶體P3)、一第四拉昇電晶體(第四PMOS電晶體P4)、一第三下拉電晶體(第五NMOS電晶體N5)以及一第四下拉電晶體(第六NMOS電晶體N6)。第三PMOS電晶體P3與第四PMOS電晶體P4之源極係連接至具有電壓準位Vmw之電源供應端，第一階電壓轉換電路810輸出一具有中等準位Vmw且與輸入訊號準位相反之中間訊號。此外，第八圖中之第一階電壓轉換電路810與第五圖中之電壓轉換電路510非常相似。
該第二階電壓轉換電路820包含一第一拉昇電晶體(第一PMOS電晶體P1)、一第二拉昇電晶體(第二PMOS電晶體P2)、一第一下拉電晶體(第一NMOS電晶體N1)以及一第二下拉電晶體(第二NMOS電晶體N2)以及一以電壓Vmw為電源之反相器I1。中間訊號經由反相器I1被反相，反相之中間訊號則被傳輸至第一NMOS電晶體N1之源極以及第二NMOS電晶體N2之閘極。此外，第八圖中之第二階電壓轉換電路820與第五圖中之電壓轉換電路510非常相似。
第九圖為本發明第二階準位位移電路之另一實施電路圖，如圖所示：該準位位移電路包含一第一階電壓轉換電路910、一第二階電壓轉換電路920以及一電壓拉昇電路930。第一階電壓轉換電路910接收具有第一電壓準位V1之輸入訊號，並輸出一具有中等準位Vmw之中間訊號，第二階電壓轉換電路920則接收該中間訊號，並輸出一具有第二電壓準位V2之輸出訊號。電壓拉昇電路930包含一第一輔助拉昇電晶體(NMOS電晶體N3)以及一第二輔助拉昇電晶體(NMOS電晶體N4)。NMOS電晶體N3之閘極係接收具有電壓準位Vmw之中間訊號(控制訊號)，以迅速拉昇節點B至第二電壓準位V2。於一實施例中，為使節點B之電壓準位被迅速拉昇，電壓Vmw之準位會被設定為高於第一電壓準位V1(2.5V)之約3.5V，此外，中間訊號之準位與輸入訊號恰為相反。NMOS電晶體N4之閘極係接收具有電壓準位Vmw之中間訊號(控制訊號)，以迅速拉昇節點A至第二電壓準位V2。因此，時間延遲與漏電流可被大幅降低。
第九圖中之一階電壓轉換電路910與第八圖中之一階電壓轉換電路810的操作方式相當類似。該第二階電壓轉換電路920包含一第一拉昇電晶體(第一PMOS電晶體P1)、一第二拉昇電晶體(第二PMOS電晶體P2)、一第一下拉電晶體(第一NMOS電晶體N1)以及一第二下拉電晶體(第二NMOS電晶體N2)以及一以電壓Vmw為電源之反相器I1。第一NMOS電晶體N1與第二NMOS電晶體N2之源極係與第三電壓準位Vss(接地電壓)連接。第一NMOS電晶體N1之閘極接收該中間訊號，而中間訊號經由反相器I1被反相，反相之中間訊號則被傳輸至第二NMOS電晶體N2之閘極。此外，第九圖中之第二階電壓轉換電路920與第八圖中之第二階電壓轉換電路820非常相似。第八圖與第九圖中準位位移電路之操作波形圖則非常類似第七圖中之波形圖。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
500．．．準位位移電路
510．．．電壓轉換電路
520．．．電壓拉昇電路
530．．．控制訊號產生電路
N1-N6．．．NMOS電晶體
Ncs1-Ncs3．．．NMOS電晶體
P1-P4．．．PMOS電晶體
I1-I2．．．反相器
Ics1-Ics3．．．反相器
第一(a)圖與第二(b)圖為習用準位位移電路之電路圖。
第二圖為習用準位位移電路之波形圖。
第三(a)圖與第三(b)圖為另一習用準位位移電路之電路圖。
第四圖為另一習用準位位移電路之波形圖。
第五圖為本發明準位位移電路之實施電路圖。
第六圖為第五圖中控制訊號產生電路之實施例圖。
第七圖為第五圖中準位位移電路之波形圖。
第八圖為本發明第二階準位位移電路之實施電路圖。
第九圖為本發明第二階準位位移電路之另一實施電路圖。
第十圖為第六圖中第二反相器與第三反相器之實施電路圖。
500．．．準位位移電路
510．．．電壓轉換電路
520．．．電壓拉昇電路
530．．．控制訊號產生電路
N1-N3．．．NMOS電晶體
P1,P2．．．PMOS電晶體

Claims (22)

  1. 一種準位位移電路，係包含：一電壓轉換電路，係接收一具有一第一電壓準位之輸入訊號，並輸出一具有一第二電壓準位之輸出訊號；一電壓拉昇電路，係與該電壓轉換電路耦接，並根據一控制訊號將該準位位移電路之一輸出端點電壓迅速拉昇至該第二電壓準位；以及一控制訊號產生電路，係接收該輸入訊號並提供該控制訊號至該電壓拉昇電路，且該控制訊號產生電路包含有三顆電晶體；其中，該電壓轉換電路更包含一第一拉昇電晶體、一第二拉昇電晶體、一第一下拉電晶體以及一第二下拉電晶體，該第一拉昇電晶體與該第二拉昇電晶體之一第一端與一具有該第二電壓準位之電源供應端連接，該第一拉昇電晶體之一第二端與該第一下拉電晶體之一第一端連接於一第一節點，該第二拉昇電晶體之一第二端與該第二下拉電晶體之一第一端連接於該準位位移電路之輸出節點，該第一拉昇電晶體之一第三端係連接於該第二節點，且該第二拉昇電晶體之一第三端係連接於該第一節點；其中，該第一下拉電晶體以及該第二下拉電晶體之一第二端與一第三電壓連接，該第一下拉電晶體之一第三端係接收該輸入訊號之一反相訊號，該第二下拉電晶體之一第三端係接收該輸入訊號。
  2. 根據請求項1之準位位移電路，其中，該第一拉昇電晶體與該第二下拉電晶體之一第二端係與該輸入訊號連接，且該第一下拉電晶體之一第三端係與一電壓連接，且該電壓係將該第一下拉電晶體導通。
  3. 根據請求項1之準位位移電路，其中，該第一拉昇電晶體為一P型電晶體，該第二拉昇電晶體為一P型電晶體，該第一下拉電晶體為一N型電晶體，該第二下拉電晶體為一N型電晶體。
  4. 根據請求項1之準位位移電路，其中，該電壓拉昇電路更包含一連接於具有該第二電壓準位之該電源供應端與該第二節點間之第一輔助拉昇電晶體，且該第一輔助拉昇電晶體為一N型電晶體，其閘極係接收該輸入訊號。
  5. 根據請求項4之準位位移電路，其中，該電壓拉昇電路更包含一連接於具有該第二電壓準位之該電源供應端與該第一節點間之第二輔助拉昇電晶體，且該第二輔助拉昇電晶體為一N型電晶體，其閘極係接收該輸入訊號之一反相訊號。
  6. 根據請求項1之準位位移電路，其中，該控制訊號之電壓準位高於該第一電壓準位。
  7. 根據請求項1之準位位移電路，其中，該控制訊號產生電路包含之該三顆電晶體係分別為第一N型電晶體、第二N型電晶體以及第三N型電晶體。
  8. 根據請求項7之準位位移電路，其中，該第一N型電晶體之汲極與一具有該第一電壓準位之一電源供應端連接，其閘極接收一第一訊號，其源極與該第一輔助拉昇電晶體之閘極、該第一N型電晶體之閘極以及該第三N型電晶體之汲極連接；該第二N型電晶體之汲極與源極係均接收一第二訊號；該第三N型電晶體之閘極接收一第三訊號，其源極係與一第三電壓連接。
  9. 根據請求項8之準位位移電路，更包含一第一反相器、一第二反相器以及一第三反相器；該第二反相器接收該輸入訊號以產生該第一訊號；該第二反相器接收該輸入訊號以產生該第二訊號；該第三反相器接收該第一訊號以產生該第三訊號。
  10. 根據請求項9之準位位移電路，其中，該第二反相器與該第三反相器具有拉昇慢而下拉快之特性。
  11. 根據請求項9之準位位移電路，其中，該第二反相器包含一第四反相器、一第五反相器、一第六反相器以及一第四N型電晶體，且該第四反相器、該第五反相器與該第六反相器串聯；該第五反相器具有拉昇快而下拉慢之特性；該第四N型電晶體之閘極與該第五反相器之輸出端連接，其源極與汲極與該第三電壓連接。
  12. 根據請求項9之準位位移電路，其中，該第三反相器包含一第七反相器、一第八反相器、一第九反相器以及一第五N型電晶體，且該第七反相器、該第八反相器與該第九反相器串聯；該第八反相器具有拉昇快而下拉慢之特性；該第五N型電晶體之閘極與該第八反相器之輸出端連接，其源極與汲極與該第三電壓連接。
  13. 一種準位位移電路，係包含：一第一階電壓轉換電路，係接收一具有一第一電壓準位之輸入訊號，並輸出一具有一中等準位之中間訊號；一第二階電壓轉換電路，係接收該中間訊號，並輸出一具有一第二電壓準位之輸出訊號；以及一電壓拉昇電路，係與該第二階電壓轉換電路耦接，並根據一具有該中等準位之控制訊號將該準位位移電路之一輸出端點電壓迅速拉昇至該第二電壓準位；其中，該第二階電壓轉換電路包含一第一拉昇電晶體、一第二拉昇電晶體、一第一下拉電晶體以及一第二下拉電晶體，該第一拉昇電晶體與該第二拉昇電晶體之一第一端與一具有該第二電壓準位之電源供應端連接，該第一拉昇電晶體之一第二端 與該第一下拉電晶體之一第一端連接於一第一節點，該第二拉昇電晶體之一第二端與該第二下拉電晶體之一第一端連接於一為該準位位移電路輸出節點之第二節點，該第一拉昇電晶體之一第三端係連接於該第二節點，且該第二拉昇電晶體之一第三端係連接於該第一節點；其中，該第二下拉電晶體之一第二端係與一第三電壓連接，該第一下拉電晶體之一第二端以及該第二下拉電晶體之一第三端係接收該中間訊號之一反相訊號，且該第一下拉電晶體之一第三端與一電壓連接，且該電壓係將該第一下拉電晶體導通。
  14. 根據請求項13之準位位移電路，其中，該控制訊號為該中間訊號。
  15. 根據請求項13之準位位移電路，其中，該第二階電壓轉換電路更包含一反相器。
  16. 根據請求項13之準位位移電路，其中，該第一下拉電晶體第一下拉電晶體以及該第二下拉電晶體之一第二端與一第三電壓連接，該第一下拉電晶體之一第三端係接收該中間訊號，該第二下拉電晶體之一第三端係接收該中間訊號之一反相訊號。
  17. 根據請求項13之準位位移電路，其中，該第一拉昇電晶體為一P型電晶體，該第二拉昇電晶體為一P型電晶體，該第一下拉電晶體為一N型電晶體，該第二下拉電晶體為一N型電晶體。
  18. 根據請求項13之準位位移電路，其中，該電壓拉昇電路更包含一連接於具有該第二電壓準位之該電源供應端與該第二節點間之第一輔助拉昇電晶體，且該第二輔助拉昇電晶體為一N型電晶體，其閘極係接收該中間訊號。
  19. 根據請求項18之準位位移電路，其中，該電壓拉昇電路更包含一連接於具有該第二電壓準位之該電源供應端與該第一節點 間之第二輔助拉昇電晶體，且該第二輔助拉昇電晶體為一N型電晶體，其閘極係接收該中間訊號之一反相訊號。
  20. 根據請求項13之準位位移電路，其中，該第一階電壓轉換電路包含一第三拉昇電晶體、一第四拉昇電晶體、一第三下拉電晶體以及一第四下拉電晶體；該第三拉昇電晶體與該第四拉昇電晶體之一第一端係與一具有該中等準位之電源供應端連接；該第三拉昇電晶體之一第二端與該第三下拉電晶體之第一端連接於一第三節點；該第四拉昇電晶體之一第二端與該第四下拉電晶體之第一端連接於一第四節點；該第三拉昇電晶體之一第三端與該第四拉昇電晶體之第三端連接於該第三節點。
  21. 根據請求項20之準位位移電路，其中，該第三下拉電晶體與該第四下拉電晶體之一第二端與一第三電壓連接；該第三下拉電晶體之一第三端係接收該輸入訊號；該第四下拉電晶體之一第三端係接收該輸入訊號。
  22. 根據請求項20之準位位移電路，其中，該第四下拉電晶體之一第二端與一第三電壓連接；該第三下拉電晶體之一第二端係接收該輸入訊號；該第三下拉電晶體之一第三端與一電壓連接，且該電壓係將該第三下拉電晶體導通。
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