JP3863301B2 - レベルシフター及びこれを用いた半導体メモリ装置 - Google Patents

レベルシフター及びこれを用いた半導体メモリ装置 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、レベルシフター(levelshifter)に係り、特に種々の電圧差を有する信号を入力して、これを所定のレベルを有する信号に変換するレベルシフター及びこれを用いた半導体メモリ装置に関する。
【０００２】
【従来の技術】
レベルシフターは、入力信号レベルを変換して出力する回路図であって、例えばCMOSレベルの信号をTTLレベルの信号に変換して出力したり、TTLレベルの信号をCMOSレベルの信号に変換して出力したりする回路をいう。しかし、従来のレベルシフターは１つのレベルの信号を別の１つのレベルの信号に変換させる機能を有するが、様々なレベルの信号を入力して所定レベルの信号に変換する機能は有しない。
【０００３】
このようなレベルシフターは、半導体メモリ装置と外部装置とのインターフェースのために用いられている。即ち、従来の半導体メモリ装置は、外部から入力する信号のレベルが装置内部の動作電圧レベルと異なっている場合に、これらの信号を内部電圧レベルの信号に変換させるためにレベルシフターを具備している。このようなレベルシフターは、多くの場合、センス増幅器から構成され、これらのセンス増幅器がそれぞれの信号入力端に連結されている。そして、このようなレベルシフターは、入力されるデータ信号、アドレス信号、制御信号、及びクロック信号のレベルを内部電圧レベルに変換する。しかし、センス増幅器は外部から入力する信号のレベルの差が１つのレベルに固定されている場合は、これらの信号の電圧差を正確に増幅して出力することができるが、外部から入力される信号のレベルが多様である場合は、これらの信号の電圧差を正確に増幅して出力することができないという短所がある。これは、一般に、増幅器は、設計の際に、ある特定レベルの電圧差を増幅して出力するように構成されるためである。従って、従来の半導体メモリ装置は、外部から入力する信号の電圧差が一定である場合にのみ、これを正確に増幅して内部電圧レベルに変換することができる。
【０００４】
図１２は、従来のレベルシフターの回路図である。図１２に示すレベルシフターは、電源電圧VDDが印加されるソースを有するPMOSトランジスタP2、反転信号XDIBが印加されるゲートとPMOSトランジスタP2のドレインに連結されるソースとを有するPMOSトランジスタP1、PMOSトランジスタP2のドレインに連結されるソースと信号XD1が印加されるゲートと出力端子DOに連結されるドレインとを有するPMOSトランジスタP3、PMOSトランジスタP1のドレインに共通に連結されるドレイン及びゲートと接地電圧に連結されるソースとを有するNMOSトランジスタN1、並びにPMOSトランジスタP3のドレインに連結されるドレインとNMOSトランジスタN1及びPMOSトランジスタP2のゲートに連結されるゲートと接地電圧に連結されたソースとを有するNMOSトランジスタN2から構成されている。
【０００５】
図１２に示したレベルシフターの構成は、センス増幅器の構成であって、入力される信号XD1及び反転信号XDIBがそれぞれ0V,3.3Vで、電源電圧VDDが3.3Vである場合は、PMOSトランジスタP3がPMOSトランジスタP1よりも電流駆動能力が高くなり、出力電圧DOを3.3Vにする。そして、入力する信号XD1及び反転信号XDIBがそれぞれ3.3V、0Vで、電源電圧VDDが3.3Vである場合は、PMOSトランジスタP1がPMOSトランジスタP3よりも電流駆動能力が高くなり、出力信号DOを0Vにする。即ち、図１２に示したレベルシフターは、入力される信号レベル差が3.3Vである場合は、その信号レベルの差を増幅して正確に0V又は3.3Vの出力信号DIを発生するが、入力される信号のレベル差が該電圧差よりも小さいか又は大きい場合は、それを正確に増幅して出力信号DOを発生することができない。
【０００６】
図１３は、図１２に示したようなレベルシフターを用いた半導体メモリ装置のブロック図である。この半導体メモリ装置は、アドレス入力バッファ10、データ入力バッファ12、制御信号入力バッファ14、クロック信号入力バッファ16、制御信号発生回路18、パルス発生回路20、メモりセルアレイ22、行アドレスデコーダー24、ライトドライバ26、列アドレスデコーダー28、センス増幅器30、及びデータ出力バッファ32から構成されている。
【０００７】
図１３の構成において、アドレス入力バッファ10、データ入力バッファ12、制御信号入力バッファ14、及びクロック信号入力バッファ16は、レベルシフターを用いて構成されている。即ち、アドレス入力バッファ10はｘ個のレベルシフター、データ入力バッファ12はｙ個のレベルシフター、制御信号入力バッファ14はｋ個のレベルシフター、データ出力バッファ32はｚ個のレベルシフターでそれぞれ構成されている。
【０００８】
アドレス入力バッファ10はｘ個のアドレス信号をそれぞれバッファリング、即ち、外部から入力される信号のレベルを内部電圧レベルに変換して出力する。データ入力バッファ12、制御信号入力バッファ14、及びクロック信号入力バッファ16は、それぞれｙ個のデータ入力信号、ｋ個の制御信号、クロック信号をバッファリングして出力する。クロック信号入力バッファ16は、クロック信号及び反転クロック信号が外部から直接入力される場合は、内部でクロック信号を反転することにより反転クロック信号を発生する代わりに、外部から印加されるクロック信号及び反転クロック信号を直接バッファリングする。
【０００９】
制御信号発生回路18は、制御信号入力バッファ14によりバッファリングされた制御信号を用いて制御信号ICを発生する。この制御信号ICは、ライト及びリード動作の実行のときに、ライトドライバ26、センス増幅器30及びデータ出力バッファ32を制御するために用いられる。そして、パルス発生回路20は、クロック信号入力バッファ16によりバッファリングされたクロック信号を入力して、内部電圧レベルを有する内部クロック信号ICKを発生する。メモりセルアレイ22は、ビットライン対から伝送されるデータをセルに保持し、セルに保持されたデータをビットライ対に伝送する。行アドレスデコーダー24、アドレス入力バッファ10によりバッファリングされた行アドレスをデコーディングしてワードライン選択信号WL1,WL2,...WLnを発生する。ライトドライバ26は、データ入力バッファ12によりバッファリングされたデータをデータライン対DL,DLBに伝送する。センス増幅器30は、データライン対に伝送されたデータを増幅する。データ出力バッファ32は、センス増幅器30により増幅されたデータをバッファリングしてｚ個の出力データXDOzを外部に出力する。
【００１０】
図１３に示すような従来の半導体メモリ装置では、センス増幅器構造を有するレベルシフターを用いて入力バッファを構成して、所定のレベル差を有する入力信号だけを増幅して内部電圧レベルを有する信号に変換する。
【００１１】
即ち、図１３に示すような従来の半導体メモリ装置では、外部から入力する信号のローレベルがOV、ハイレベルが1.5Vで、内部電源電圧のローレベルが0V、ハイレベルが3.3Vであれば、外部から入力する信号のレベル差を増幅して内部電圧レベルの信号に変換して出力することができる。
【００１２】
【発明が解決しようとする課題】
然るに、外部から入力する信号のローレベルが0V、ハイレベルが1.5Vで、内部電圧のローレベルが0V、ハイレベルが2.5Vであれば、外部から入力する信号のレベル差を正確に増幅して内部電圧レベルを出力することができないという問題点があった。
【００１３】
そこで、従来の半導体メモリ装置は、外部の別の装置から入力される信号のレベル差が変化すると、センス増幅器がその変化したレベル差を正確に増幅して内部電圧を発生することができなかった。
【００１４】
このため、従来の半導体メモリ装置は、種々のレベル差を有する入力信号を増幅して内部電圧レベルに変換するために、外部から入力される信号の電圧レベルの差に応じて正確な内部電圧レベルの信号を発生するために多様に設計されたセンス増幅器を具備し、更に、外部から入力される電圧レベルの差に応じて多様なセンス増幅器の中の一つだけを動作させるようにスイッチング手段を具備しなばならず、その回路構成が複雑になるという問題点がある。
【００１５】
例えば、従来の同期式半導体メモリ装置のクロック信号発生回路は、外部クロック信号及び反転クロック信号が入力されると、該クロック信号の電圧差を増幅してハイレベル及びローレベルのクロック信号を発生し、その増幅されたハイレベルのクロック信号及びローレベルのクロック信号の差を増幅して、その増幅された信号をクロック発生回路に出力する。従って、クロック発生回路は、最後に増幅された信号を用いて内部クロック信号を発生する。しかし、外部から入力するクロック信号のレベルが様々であると、センス増幅器が正確に動作してこれらの様々なレベルの入力クロック信号を増幅することは難しい。即ち、センス増幅器が、低電圧TTL(LVTTL:LowVoltage Transistor Transistor Logic)レベルの0V(ローレベル)から3.3V(ハイレベル）に遷移するクロック信号を増幅して内部電圧を発生するように構成されているとすると、該センス増幅器は、高速TTL(HSTL:HighSp-eed Transistor Logic)レベルの0V(ローレベル）から1.5V(ハイレベル)に遷移するクロック信号が入力される場合は、これらのレベルの差を正確に増幅して内部電圧を発生することができないという問題点があった。また、このような問題点を解決するために、種々の入力クロック信号のレベル差を正確に増幅するセンス増幅器をそれぞれ別途に構成する場合、回路構成が複雑になるという問題点があった。
【００１６】
【本発明を解決するための手段】
本発明の目的は、種々のレベル差を有する入力信号を入力して所定レベルを有する信号に変換することができるレベルシフター及びこれを用いた半導体メモリ装置を提供することにある。
【００１７】
前記目的を達成するため本発明のレベルシフターの一実施例は、入力信号及び反転入力信号をそれぞれ入力して、前記入力信号及び反転入力信号のハイレベルは下降させ、ローレベルは上昇させて第１及び第２出力信号を出力する第１及び第２レベル上下降手段と、前記第１及び第２上下降手段の第１及び第２出力信号のレベル差を増幅して所定レベルの第３出力信号を発生するセンス増幅手段とを具備することを特徴とする。
【００１８】
前記目的を達成するため本発明のレベルシフターの他の実施例は、入力信号を入力して、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて第１出力信号を発生するレベル上下降手段と、基準電圧レベルと前記レベル上下降手段の第１出力信号とのレベル差を増幅して所定レベルの第２出力信号を発生するセンス増幅手段とを具備することを特徴とする。
【００１９】
また、本発明に係るレベルシフターを用いた半導体メモリ装置の一実施例は、複数個の信号入力端子を具備した半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれが前記一つのレベルシフター又は別の一つのレベルシフターを具備することを特等とする。
【００２０】
また、本発明に係るレベルシフターを用いた半導体メモリ装置の他の実施例は、複数個の信号入力端子及び複数個の信号出力端子を具備した半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれが前記一つのレベルシフターを具備し、前記複数個の信号出力端子のそれぞれが前記装置から出力される第３出力信号及び前記反転第３出力信号をそれぞれ入力して、前記第３出力信号のハイレベルは下降させ、ローレベルは上昇させて第４及び第５出力信号を発生する第３及び第４レベル上下降手段と、前記第３及び第４レベル上下降手段のそれぞれが第４及び第５出力信号のレベル差を増幅して所定レベルの第６出力信号を発生するセンス増幅手段とを具備することを特徴とする。
【００２１】
また、本発明に係るレベルシフターを用いた半導体メモリ装置の更に他の実施例は、複数個の信号入力端子及び複数個の信号出力端子を具備した半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれが前記別の一つのレベルシフターを具備し、前記複数個の信号出力端子のそれぞれが前記装置から出力される第２出力信号のハイレベルは下降させ、ローレベルは上昇させて第３出力信号を発生する第２レベル上下降手段と、第２基準電圧レベル及び前記第２レベル上下降手段から出力される第３出力信号のレベル差を増幅して所定レベルの第４出力信号を発生するセンス増幅手段とを具備することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について説明する。
【００２３】
図１は、本発明の好適な実施の形態に係るレベルシフターの構成を示す構成図である。このレベルシフターは、インバーター40、レベル上下降部42,44、及びセンス増幅器46で構成されている。
【００２４】
インバーター40は信号XDIを反転して反転信号XDIBを発生する。レベル上下降部42,44は、それぞれインバーター40の反転出力信号XDIB、信号XDIがハイレベルである場合は、信号XDIのハイレベルよりもレベルを下降させ、ローレベルである場合は、信号XDIのローレベルよりもレベルを上昇させた信号DIBU,DIDを発生する。センス増幅器46は信号DIBU,DIDの差を増幅して出力信号DIを発生する。
【００２５】
図１に示したレベル上下降部42,44は、入力信号XDIのハイレベルとローレベルの差が様々である場合においても、この信号のレベル差を略一定のレベル差を有する信号に変換する機能を有する。そして、センス増幅器46は、所定のレベル差を有する信号を入力し増幅して信号DIを発生する。
【００２６】
図２は、本発明の好適な実施の形態に係るレベルシフターの構成を示す回路図である。図２に示すように、レベル上下降部42はNMOSトランジスタN3,N4とPMOSトランジスタP4,P5で構成され、レベル上下降部44はNMOSトランジスタN5,N6とPMOSトランジスタP6,P7で構成され、センス増幅器46は図１２に示したレベルシフターと同様に構成されている。
【００２７】
なお、センス増幅器46を構成するトランジスタには、図１２に示したレベルシフターと同様の符号を付している。しかし、レベル上下降部42,44は、構成は同様であるが、レベル上下降部42は反転信号XDIBのレベルを変換するものであり、レベル上下降部44は信号XDIのレベルを変換するものであるため、これらを構成するトランジスタには、図１２に示したレベルシフターと異なる符号を付している。
【００２８】
レベル上下降部42は、反転信号XDIBが印加されるゲートと入力信号XDIの電源電圧VDDIが印加されるドレインを有するNMOSトランジスタN3、反転信号XDIBが印加されるゲートと内部電源電圧VDDが印加されるドレインとNMOSトランジスタN3のソース並びに出力信号DIBU発生端子に連結されたソースを有するNMOSトランジスタN4、NMOSトランジスタN3のソースに連結されたソースと反転信号XDIBが印加されるゲートと接地電圧に連結されたドレインを有するPMOSトランジスタP4、及びNMOSトランジスタN4のソースに連結されたソースと反転信号XDIBが印加されるゲートと接地電圧に連結されたドレインを有するPMOSトランジスタP5で構成されている。
【００２９】
図２のレベル上下降部42,44を構成するNMOSトランジスタN3,N4,N5,N6のバルク（基板）上には接地電圧が印加され、PMOSトランジスタP4,P5,P6,P7のバルク（基板）上には内部電源電圧VDDが印加される。
【００３０】
図３乃至図５は、図２に示したレベルシフターの動作を説明する他、実験により得たレベル変換値を示している。
【００３１】
図３を用いて、図２に示した本発明の好適な実施の形態に係るレベルシフターの動作を説明する。
【００３２】
図３は、入力信号XDIのハイレベルが3.3Vで、ローレベルが0Vで、内部電源電圧VDDが3.3Vである場合の動作を示している。この場合、図２のレベル上下降部42,44の電源電圧VDDに3.3Vが印加され、入力電源電圧VDDIに3.3Vが印加される。この場合のレベル上下降部42の動作を次の数式に基づいて説明する。
【００３３】
一般に、MOSトランジスタの閾値電圧Vthは次式により表現される。
【００３４】
Ｖ th ＝Ｖ tho ＋γ（（φ＋｜Ｖ BS ｜） 1/2 ）−φ 1/2
上式において、VthoはVBSが０であるときの閾値電圧を、γはバルク閾値パラメータ(bulkthreshold parameter)を、φは表面電位(strong inversion surface potential)を、VBSはバルク−ソース電圧をそれぞれ示す。
【００３５】
図２のレベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに3.3Vが印加されると、PMOSトランジスタP4,P5はオフし、NMOSトランジスタN3,N4はオンする。これにより、NMOSトランジスタN3,N4により発生される電圧が出力信号DIBUに出力される。出力電圧DIBUには、3.3VからNMOSトランジスタN4の閾値電圧を引いた電圧が現れる。閾値電圧は上式により決定され、約1.8V程度である。従って、出力電圧DIBUのハイレベルは約1.7V程度となる。
【００３６】
一方、レベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印加されると、NMOSトランジスタN3,N4はオフし、PMOSトランジスタP4,P5はオンして出力電圧DIBUが低下する。ところが、このとき、出力電圧は完全に0Vにはならず、PMOSトランジスタP4,P5の閾値電圧まで低下して出力電圧DIBUは約1.2Vになる。
【００３７】
図４は、入力信号Dのハイレベルが1.5Vで、ローレベルが0Vで、内部電源電圧VDDが2.5Vである場合の動作を示している。この場合、図２のレベル上下降部42,44の電源電圧VDDに2.5Vが印加され、入力電源電圧VDDIに1.5Vが印加される。以下、この場合のレベル上下降部42の動作を説明する。
【００３８】
図２のレベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに1.5Vが印加されると、PMOSトランジスタP4,P5はオフし、NMOSトランジスタN3,N4がオンする。これにより、出力電圧DIBUには、1.5VからNMOSトランジスタN4の閾値電圧を引いた電圧が現れる。閾値電圧は上式により決定され、約0.6V程度である。従って、出力電圧DIBUのハイレベルは約0.9V程度になる。
【００３９】
一方、レベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印加されると、NMOSトランジスタN3,N4はオフし、PMOSトランジスタP4,P5はオンして出力電圧DIBUが低下する。ところが、このとき、出力電圧は完全に0Vにはならず、PMOSトランジスタP4,P5の閾値電圧まで低下して出力電圧DIBUは約0.65Vになる。
【００４０】
図５は、入力信号Dのハイレベルが0.8Vで、ローレベルが0Vで、内部電源電圧VDDが1.5Vである場合の動作を示している。この場合、図２のレベル上下降部42,44の電源電圧VDDに1.5Vが印加され、入力電源電圧VDDIに0.8Vが印加される。以下、この場合のレベル上下降部42の動作を説明する。
【００４１】
図２のレベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに0.8Vが印加されると、PMOSトランジスタP4,P5はオフし、NMOSトランジスタN3,N4がオンする。これのより、出力電圧DIBUには、0.8VからNMOSトランジスタN4の閾値電圧を引いた電圧が現れる。閾値電圧は上式により決定され、約0.2V程度である。従って、出力電圧DIBUのハイレベルは約0.6Vになる。
【００４２】
一方、レベル上下降部42のPMOSトランジスタP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印加されると、NMOSトランジスタN3,N4はオフし、PMOSトランジスタP4,P5はオンして出力電圧DIBUが低下する。ところが、このとき、出力電圧は完全に0Vにはならず、PMOSトランジスタP4,P5の閾値電圧まで低下して出力電圧DIBUは約0.35Vになる。
【００４３】
上述のように、図２に示したレベル上下降部42,44に入力信号を印加するとローレベルの信号はレベルが高くなり、ハイレベルの信号はレベルが低くなる。
【００４４】
レベル上下降部44の動作はレベル上下降部42の動作と同様であるため、その説明を省略する。
【００４５】
なお、本発明の好適な実施の形態に係るレベル上下降部の動作説明を図３、４、５を用いて３つの場合についてのみ説明したが、他のレベルの入力信号が印加される場合も同様に動作して信号のレベルを変換することができる。
【００４６】
以上のように、レベル上下降部42,44の動作により、様々な入力レベル差を有する信号が、ある程度一定のレベル差を有する信号に変換して出力される。そして、センス増幅器46が動作することにより、これらのレベル差を増幅して内部電圧レベルの信号が出力される。
【００４７】
図６は、本発明の他の実施の形態に係るレベルシフターの構成を示すブロック図である。このレベルシフターは、レベル上下降部44及びセンス増幅器46で構成されている。図６に示した構成は、図１に示したインバーター40及びレベル上下降部42を取り除き、信号DIBUの代わりに基準電圧Vrefを入力する構成である。なお、図６ではレベル上下降部及びセンス増幅器に図１と同一の符号を付した。
【００４８】
図７は、図６に示したレベルシフターの実施例を示す回路図である。このレベルシフターは、レベル上下降部44及びセンス増幅器46の構成は図１に示したレベル上下降部44及びセンス増幅器46の構成と同様であり、同一の符号が付されている。
【００４９】
レベル上下降部の動作は上述の通りである。センス増幅器46は、基準電圧Vrefとレベル上下降部44の出力信号DIDの電圧差を増幅して内部電圧レベルの出力信号DIを発生する。センス増幅器46に印加される基準電圧Vrefのレベルは、例えば図３、４、５に示したレベルシフトされたハイレベルとローレベルとの中間レベルに設定すればよい。
【００５０】
図８は、図２又は図６に示したレベルシフターを用いた半導体メモリ装置の一実施例の構成を示すブロック図である。この半導体メモリ装置は、図１３に示したブロック図の構成と同様である。但し、アドレス入力バッファ50、データ入力バッファ52、制御信号入力バッファ54及びクロック信号入力バッファ56の構成が図１３に示したバッファと異なった構成を有するため、図１３と異なる符号が付されている。
【００５１】
図９は、図２又は図６に示したレベルシフターを用いた半導体メモリ装置の他の実施例の構成を示すブロック図である。この半導体メモリ装置は、図８に示したブロック図の構成に出力バッファ60を追加したものである。
【００５２】
出力バッファ60は、データ出力バッファ32からの信号を入力して出力側の外部装置の内部電圧レベルの信号に変換して出力信号XDOを発生する。出力信号XDOのレベルは、例えば、この半導体メモリ装置からの信号を入力する出力側の外部装置の内部電圧レベルに変換される。
【００５３】
図８及び図９において、クロック信号入力バッファ56は、クロック信号及び反転クロック信号が外部からそれぞれ入力される場合は、図１及び図２に示したレベルシフターの構成においてインバーター40は不要である。即ち、この場合、外部から入力される反転クロック信号をレベル上下降部42に直接入力すればよい。
【００５４】
図１０は、図９に示した出力バッファの一実施例の構成を示す回路図である。この出力バッファは、図２に示したレベルシフターの構成と同様である。図１０において、NMOSトランジスタN1,N2,N3,N4,N5,N6及びPMOSトランジスタP1,P2,P3,P4,P5,P6,P7は、図２に示したトランジスタと同一の符号を用いて表示し、図２の信号XDI,XDIB,DIBU,DID,DIは信号DO,DOB,DOBU,DOD,XDOで表示し、入力電源電圧VDDIは内部電源電圧VDDで、内部電源電圧VDDは出力電源電圧VDDQで表示している。
【００５５】
図１０に示したレベル上下降部は図２に示したレベル上下降部と同様に動作する。即ち、内部電圧レベルVDDが多様に変更されても、出力側の外部装置の内部電圧レベルVDDQに変換して出力することができる。
【００５６】
図１１は、図９に示した出力バッファの他の実施例の構成を示す回路図であって、この出力バッファは、図７に示したレベルシフターの構成と同様である。図１１において、NMOSトランジスタN1,N2,N5,N6、及びPMOSトランジスタP1,P2,P3,P6,P7は図２に示したトランジスタと同一の符号を用いて表示し、図７の信号XD1,DID,DIは信号DO,DOD,XDOで表示し、入力電源電圧VDDIは内部電源電圧VDDで、内部電源電圧VDDは出力電源電圧VDDQで表示している。
【００５７】
図１１に示したレベル上下降部は、図７に示したレベル上下降部の動作と同様である。即ち、内部電圧レベルVDDが多様に変更されても、出力側の外部装置の内部電圧レベルVDDQに変換して出力することができる。
【００５８】
従って、図８に示した半導体メモリ装置は、入力される電圧レベルが多様に変化しても装置の内部電圧レベルに安定に変換することができる。また、図９に示した半導体メモリ装置は、入力される電圧レベルが多様に変化されても装置の内部電圧レベルに安定に変換することができ、装置の内部電圧レベルが出力側に連結される外部装置の内部電圧レベルと異なる場合であっても出力側に連結される外部装置の内部電圧レベルに変換して出力することができる。
【００５９】
従って、システムを構成する場合に、本発明の好適な実施の形態に係る半導体メモリ装置を用いると、装置間のレベルインターフェースの設計が容易である。
【００６０】
【発明の効果】
本発明のレベルシフターによれば、多様なレベル差を有する入力信号を入力して所定のレベル差を有する信号に変換して出力することができる。
【００６１】
また、このレベルシフターを用いた半導体メモリ装置によれば、外部装置から入力される様々なレベル差を有する信号を内部電圧レベルに変換することができ、様々な内部電源電圧を出力側の外部装置の内部電圧レベルに変換して出力することもできる。従って、外部装置とのインターフェースの設計が容易である。
【００６２】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るレベルシフターのブロック図である。
【図２】図１に示したレベルシフターの実施例を示す回路図である。
【図３】レベルシフターの動作を説明するための図である。
【図４】レベルシフターの動作を説明するための図である。
【図５】レベルシフターの動作を説明するための図である。
【図６】本発明の他の実施の形態に係るレベルシフターのブロック図である。
【図７】図６に示したレベルシフターの実施例を示す回路図である。
【図８】本発明の好適な実施の形態に係るレベルシフターを用いた半導体メモリ装置の一実施例のブロック図である。
【図９】本発明の好適な実施の形態に係るレベルシフターを用いた半導体メモリ装置の他の実施例のブロック図である。
【図１０】図９に示した出力バッファの回路図である。
【図１１】図９に示した出力バッファの他の実施例の回路図である。
【図１２】従来のレベルシフターの回路図である。
【図１３】図１２に示したレベルシフターを用いた半導体メモリ装置のブロック図である。

Claims (58)

  1. 入力信号及び反転入力信号をそれぞれ入力して、前記入力信号及び反転入力信号のハイレベルは下降させ、ローレベルは上昇させて第１及び第２出力信号を出力する第１及び第２レベル上下降手段と、
    前記第１及び第２レベル上下降手段の第１及び第２出力信号のレベル差を増幅して一定レベルの第３出力信号を発生するセンス増幅手段と、を具備することを特徴とするレベルシフター。
  2. 前記第１レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第１手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第２手段と、を具備することを特徴とする請求項１に記載のレベルシフター。
  3. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応答して前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応答して前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項２に記載のレベルシフター。
  4. 前記第１プルアップ手段は、
    前記入力信号が印加されるゲートと、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加されるドレインと、
    第１出力電圧発生端子に連結されたソースとを有する第１NMOSトランジスタを具備することを特徴とする請求項３に記載のレベルシフター。
  5. 前記第１プルダウン手段は、
    前記入力信号が印加されるゲートと、
    前記第１出力電圧発生端子に連結されたソースと、
    接地電圧に連結されたドレインとを有する第１PMOSトランジスタを具備することを特徴とする請求項３に記載のレベルシフター。
  6. 前記第２手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項２に記載のレベルシフター。
  7. 前記第２プルアップ手段は、
    前記入力信号を入力するゲートと、前記第３出力信号のハイレベル電圧に相当する電圧が電源電圧として印加されるドレインと、
    前記第１出力電圧発生端子に連結されたソースとを有する第２NMOSトランジスタを具備することを特徴とする請求項６に記載のレベルシフター。
  8. 前記第２プルダウン手段は、
    前記入力信号を入力するゲートと、第１出力信号発生端子に連結されたソースと、
    接地電圧に連結されたドレインとを有する第２PMOSトランジスタを具備することを特徴とする請求項６に記載のレベルシフター。
  9. 前記第２レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第３手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第４手段と、を具備することを特徴とする請求項１に記載のレベルシフター。
  10. 前記第３手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルダウン手段と、を具備することを特徴とする請求項９に記載のレベルシフター。
  11. 前記第３プルアップ手段は、
    前記反転入力信号を入力するゲートと、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧に印加されるドレインと、
    第２出力電圧発生端子に連結されたソースとを有する第３NMOSトランジスタを具備することを特徴とする請求項１０に記載のレベルシフター。
  12. 前記第３プルダウン手段は、
    前記反転入力信号を入力するゲートと、
    前記第２出力電圧発生端子に連結されたソースと、
    接地電圧に連結されたドレインとを有する第３PMOSトランジスタを具備することを特徴とする請求項１０に記載のレベルシフター。
  13. 前記第４手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルダウン手段と、を具備することを特徴とする請求項９に記載のレベルシフター。
  14. 前記第４プルアップ手段は、
    前記反転入力信号を入力するゲートと、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加されるドレインと、
    前記第２出力電圧発生端子に連結されたソースとを有する第４NMOSトランジスタを具備することを特徴とする請求項１３に記載のレベルシフター。
  15. 前記第４プルダウン手段は、
    前記反転入力信号を入力するゲートと、
    前記第２出力信号発生端子に連結されたソースと、
    接地電圧に連結されたドレインとを有する第４PMOSトランジスタを具備することを特徴とする請求項１３に記載のレベルシフター。
  16. 複数個の信号入力端子を具備した半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれは、
    外部から入力される信号及び該信号の反転信号を入力して前記入力信号及び反転入力信号のハイレベルは下降させ、ローレベルは上昇させて第１及び第２出力信号を出力する第１及び第２レベル上下降手段と、
    前記第１及び第２レベル上下降手段の第１及び第２出力信号のレベル差を増幅して一定のレベルの第３出力信号を発生するセンス増幅手段と、を具備することを特徴とする半導体メモリ装置。
  17. 前記半導体メモリ装置は、クロック信号及び反転クロック信号をそれぞれ外部から入力する装置であって、
    前記外部から入力されるクロック信号及び外部から入力される反転クロック信号を前記第１及び第２レベル上下降手段に入力することを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第３出力信号のハイレベルの電圧は、前記半導体メモリ装置の内部電源電圧であることを特徴とする請求項１６に記載の半導体メモリ装置。
  19. 前記第１レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第１手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加されて、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第２手段と、を具備することを特徴とする請求項１６に記載の半導体メモリ装置。
  20. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項１９に記載の半導体メモリ装置。
  21. 前記第２手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧に印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項１９に記載の半導体メモリ装置。
  22. 前記第２レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第３手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第４手段と、を具備することを特徴とする請求項１６に記載の半導体メモリ装置。
  23. 前記第３手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧に印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルダウン手段と、を具備することを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第４手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルダウン手段と、を具備することを特徴とする請求項２２に記載の半導体メモリ装置。
  25. 複数個の信号入力端子及び複数個の信号出力端子を具備した半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれは、
    外部から入力される信号及び該信号の反転信号をそれぞれ入力して前記入力信号及び反転入力信号のハイレベルは下降させ、ローレベルは上昇させて第１及び第２出力信号を発生する第１及び第２レベル上下降手段と、
    前記第１及び第２レベル上下降手段の第１及び第２出力信号のレベル差を増幅して一定のレベルの第３出力信号を発生するセンス増幅手段と、を備え、
    前記複数個の信号出力端子のそれぞれは、
    前記装置から出力される第３出力信号及び前記反転第３出力信号をそれぞれ入力して前記第３出力信号のハイレベルは下降させ、ローレベルは上昇させて第４及び第５出力信号を発生する第３及び第４レベル上下降手段と、
    前記第３及び第４レベル上下降手段の第４及び第５出力信号のレベル差を増幅して一定のレベルの第６出力信号を発生するセンス増幅手段と、を備えたことを特徴とする半導体メモリ装置。
  26. 前記半導体メモリ装置は、クロック信号及び反転クロック信号をそれぞれ外部から入力する装置であって、
    前記外部から入力されるクロック信号及び外部から入力される反転クロック信号を前記第１及び第２レベル上下降手段に入力することを特徴とする請求項２５に記載の半導体メモリ装置。
  27. 前記第３出力信号のハイレベルの電圧は、前記半導体メモリ装置の内部電源電圧であることを特徴とする請求項２５に記載の半導体メモリ装置。
  28. 前記第１レベル上下降手段は、
    前記入力信号のハイレベルの電圧が電源電圧に印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第１手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第２手段と、を具備することを特徴とする請求項２５に記載の半導体メモリ装置。
  29. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項２８に記載の半導体メモリ装置。
  30. 前記第２手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧に印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項２８に記載の半導体メモリ装置。
  31. 前記第２レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第３手段と、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記反転入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第２出力信号を出力する第４手段と、を具備することを特徴とする請求項２５に記載の半導体メモリ装置。
  32. 前記第３手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第３プルアップ手段と、を具備することを特徴とする請求項３１に記載の半導体メモリ装置。
  33. 前記第４手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルアップ手段と、
    接地電圧に連結され、前記ローレベルの反転入力信号に応じて前記第２出力信号を発生する第４プルダウン手段と、を具備することを特徴とする請求項３１に記載の半導体メモリ装置。
  34. 前記第３レベル上下降手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第４出力信号を出力する第５手段と、
    前記第６出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第４出力信号を出力する第６手段と、を具備することを特徴とする請求項２５に記載の半導体メモリ装置。
  35. 前記第５手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの第３出力信号に応じて前記第４出力信号を発生する第５プルアップ手段と、
    接地電圧に連結され、前記ローレベルの第３出力信号に応じて前記第４出力信号を発生する第５プルダウン手段と、を具備することを特徴とする請求項３４に記載の半導体メモリ装置。
  36. 前記第６手段は、
    前記第６出力信号のハイレベルの電圧に相当する電圧が電源電圧に印加され、前記ハイレベルの入力信号に応じて前記第５出力信号を発生する第６プルアップ手段と、
    接地電圧に連結され、前記ローレベルの第６出力信号に応じて前記第５出力信号を発生する第６プルダウン手段と、を具備することを特徴とする請求項３４に記載の半導体メモリ装置。
  37. 前記第４レベル上下降手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記第３反転出力信号のハイレベルは下降させ、ローレベルは上昇させて前記第５出力信号を出力する第７手段と、
    前記第６出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記第３反転出力信号のハイレベルは下降させ、ローレベルは上昇させて前記第５出力信号を出力する第８手段と、を具備することを特徴とする請求項２５に記載の半導体メモリ装置。
  38. 前記第７手段は、
    前記第３出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの第３反転出力信号に応じて前記第５出力信号を発生する第７プルアップ手段と、
    接地電圧に連結され、前記ローレベルの第３反転出力信号に応じて前記第５出力信号を発生する第７プルダウン手段と、を具備することを特徴とする請求項３７に記載の半導体メモリ装置。
  39. 前記第８手段は、
    前記第６出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの第３反転出力信号に応じて前記第５出力信号を発生する第８プルアップ手段と、
    接地電圧に連結され、前記ローレベルの第３反転出力信号に応じて前記第５出力信号を発生する第８プルダウン手段と、を具備することを特徴とする請求項３７に記載の半導体メモリ装置。
  40. 入力信号を入力して前記入力信号のハイレベルは下降させ、ローレベルは上昇させて第１出力信号を発生するレベル上下降手段と、
    基準電圧レベルと前記レベル上下降手段の第１出力信号とのレベル差を増幅して一定のレベルの第２出力信号を発生するセンス増幅手段と、を具備することを特徴とするレベルシフター。
  41. 前記レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を発生する第１手段と、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を発生する第２手段と、を具備することを特徴とする請求項４０に記載のレベルシフター。
  42. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧に印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応答して前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項４１に記載のレベルシフター。
  43. 前記第２手段は、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項４１に記載のレベルシフター。
  44. 複数個の信号入力端子を具備した半導体メモリ装置であって、
    前記複数個の信号入力端子のそれぞれは、
    入力信号を入力して前記入力信号のハイレベルは下降させ、ローレベルは上昇させて第１出力信号を発生するレベル上下降手段と、
    基準電圧レベルと前記レベル上下降手段の第１出力信号とのレベル差を増幅して一定のレベルの第２出力信号を発生するセンス増幅手段と、を具備することを特徴とする半導体メモリ装置。
  45. 前記半導体メモリ装置は、クロック信号及び反転クロック信号をそれぞれ外部から入力する装置であって、
    前記外部から入力されるクロック信号及び外部から入力される反転クロック信号を前記レベル上下降手段に入力することを特徴とする請求項４４に記載の半導体メモリ装置。
  46. 前記第２出力信号のハイレベルの電圧は、前記半導体メモリ装置の内部電源電圧であることを特徴とする請求項４４に記載の半導体メモリ装置。
  47. 前記レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第１手段と、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加されて、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第２手段と、を具備することを特徴とする請求項４４に記載の半導体メモリ装置。
  48. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項４７に記載の半導体メモリ装置。
  49. 前記第２手段は、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項４７に記載の半導体メモリ装置。
  50. 複数個の信号入力端子及び複数個の信号出力端子を備えた半導体メモリ装置であって、前記複数個の信号入力端子のそれぞれは、
    入力信号を入力して前記入力信号のハイレベルは下降させ、ローレベルは上昇させて第１出力信号を発生する第１レベル上下降手段と、
    第１基準電圧レベルと前記第１レベル上下降手段との出力信号のレベル差を増幅して一定のレベルの第２出力信号を発生する第１センス増幅手段と、を具備し、
    前記複数個の信号出力端子のそれぞれは、
    前記装置から出力される第２出力信号のハイレベルは下降させ、ローレベルは上昇させて第３出力信号を発生する第２レベル上下降手段と、
    第２基準電圧レベルと前記第２レベル上下降手段から出力される第３出力信号とのレベル差を増幅して一定のレベルの第４出力信号を発生する第２センス増幅手段と、を具備することを特徴とする半導体メモリ装置。
  51. 前記半導体メモリ装置は、クロック信号並びに反転クロック信号をぞれぞれ外部から入力する装置であって、
    前記外部から入力されるクロック信号並びに外部から入力される反転クロック信号を前記第１レベル上下降手段に入力することを特徴とする請求項５０に記載の半導体メモリ装置。
  52. 前記第２出力信号のハイレベルの電圧は、前記半導体メモリ装置の内部電源電圧であることを特徴とする請求項５０に記載の半導体メモリ装置。
  53. 前記第１レベル上下降手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第１手段と、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第１出力信号を出力する第２手段と、を具備することを特徴とする請求項５０に記載の半導体メモリ装置。
  54. 前記第１手段は、
    前記入力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第１プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第１プルダウン手段と、を具備することを特徴とする請求項５３に記載の半導体メモリ装置。
  55. 前記第２手段は、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第１出力信号を発生する第２プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第１出力信号を発生する第２プルダウン手段と、を具備することを特徴とする請求項５３に記載の半導体メモリ装置。
  56. 前記第２レベル上下降手段は、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第３出力信号を出力する第３手段と、
    前記第４出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記入力信号のハイレベルは下降させ、ローレベルは上昇させて前記第３出力信号を出力する第４手段と、を具備することを特徴とする請求項５０に記載の半導体メモリ装置。
  57. 前記第３手段は、
    前記第２出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第３出力信号を発生する第３プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第３出力信号を発生する第３プルダウン手段と、を具備することを特徴とする請求項５６に記載の半導体メモリ装置。
  58. 前記第４手段は、
    前記第４出力信号のハイレベルの電圧に相当する電圧が電源電圧として印加され、前記ハイレベルの入力信号に応じて前記第４出力信号を発生する第４プルアップ手段と、
    接地電圧に連結され、前記ローレベルの入力信号に応じて前記第４出力信号を発生する第４プルダウン手段と、を具備することを特徴とする請求項５６に記載の半導体メモリ装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281890A (ja) * 2002-03-25 2003-10-03 Mitsubishi Electric Corp 同期型半導体記憶装置
DE10215546B4 (de) * 2002-04-09 2004-02-26 Infineon Technologies Ag Schaltungsanordnung zur Umsetzung von Logiksignalpegeln
JP2006196061A (ja) * 2005-01-12 2006-07-27 Toshiba Corp 電圧切換回路、及びこれを用いた半導体記憶装置
US7554843B1 (en) * 2005-11-04 2009-06-30 Alta Analog, Inc. Serial bus incorporating high voltage programming signals
KR100780769B1 (ko) * 2006-06-29 2007-11-30 주식회사 하이닉스반도체 듀얼 패스 레벨 시프터회로
KR100862690B1 (ko) * 2007-02-12 2008-10-10 (주)제이디에이테크놀로지 레벨 쉬프터
US7567097B2 (en) * 2007-09-29 2009-07-28 Hewlett-Packard Development Company, L.P. Pre-driver circuit and appparatus using same
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US9755644B2 (en) * 2015-09-30 2017-09-05 Lapis Semiconductor Co., Ltd. Interface circuit
CN107276553B (zh) * 2016-04-06 2019-01-11 综合器件技术公司 具有宽输入电压范围的单端信号限幅器
US10008260B1 (en) * 2017-04-18 2018-06-26 Arm Limited Clock generation circuitry for memory applications
TWI737299B (zh) * 2019-07-08 2021-08-21 台灣積體電路製造股份有限公司 緩衝電路與緩衝方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4618785A (en) * 1984-09-06 1986-10-21 Thomson Components - Mostek Corporation CMOS sense amplifier with level shifter
JPS62270098A (ja) * 1986-05-19 1987-11-24 Toshiba Corp 半導体センス回路
US5113097A (en) * 1990-01-25 1992-05-12 David Sarnoff Research Center, Inc. CMOS level shifter circuit
KR970001345B1 (ko) * 1993-07-28 1997-02-05 삼성전자 주식회사 레벨 쉬프터
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US5585764A (en) * 1995-06-13 1996-12-17 Advanced Micro Devices, Inc. High-speed voltage controlled oscillator which is insensitive to changes in power supply voltage
DE69721724T2 (de) * 1997-02-28 2004-03-25 Stmicroelectronics S.R.L., Agrate Brianza Spannungspegelumsetzungsverfahren, insbesondere für nichtflüchtigen Speicher
US5896045A (en) * 1997-05-05 1999-04-20 Siegel; Joshua Static pulsed cross-coupled level shifter and method therefor

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