JP2000049587A - レベルシフター及びこれを用いた半導体メモリ装置 - Google Patents

レベルシフター及びこれを用いた半導体メモリ装置

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JP2000049587A JP10272190A JP27219098A JP2000049587A JP 2000049587 A JP2000049587 A JP 2000049587A JP 10272190 A JP10272190 A JP 10272190A JP 27219098 A JP27219098 A JP 27219098A JP 2000049587 A JP2000049587 A JP 2000049587A
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Abstract

(57)【要約】 【課題】種々のレベル差を有する入力信号を入力して、
これを所定レベルを有する信号に変換するレベルシフタ
ー及びこれを用いた半導体メモリ装置を提供する。 【解決手段】このレベルシフターは、入力信号XDI及び
その反転入力信号XDIBをそれぞれ入力して、入力信号XD
I及び反転入力信号XDIBのハイレベルは下降させ、ロー
レベルは上昇させて第１及び第２出力信号を出力する第
１及び第２レベル上下降部42,44と、第１及び第２上下
降部42,44の第１及び第２出力信号DIBU,DIDのレベル差
を増幅して所定レベルの第３出力信号DIを発生するセン
ス増幅器46で構成され、これを適用した半導体メモリ装
置は、複数個の信号入力端子及び複数個の信号出力端子
のそれぞれにレベルシフターを連結してなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、レベルシフター(l
evel shifter)に係り、特に種々の電圧差を有する信号
を入力して、これを所定のレベルを有する信号に変換す
るレベルシフター及びこれを用いた半導体メモリ装置に
関する。
【０００２】
【従来の技術】レベルシフターは、入力信号レベルを変
換して出力する回路図であって、例えばCMOSレベルの信
号をTTLレベルの信号に変換して出力したり、TTLレベル
の信号をCMOSレベルの信号に変換して出力したりする回
路をいう。しかし、従来のレベルシフターは１つのレベ
ルの信号を別の１つのレベルの信号に変換させる機能を
有するが、様々なレベルの信号を入力して所定レベルの
信号に変換する機能は有しない。
【０００３】このようなレベルシフターは、半導体メモ
リ装置と外部装置とのインターフェースのために用いら
れている。即ち、従来の半導体メモリ装置は、外部から
入力する信号のレベルが装置内部の動作電圧レベルと異
なっている場合に、これらの信号を内部電圧レベルの信
号に変換させるためにレベルシフターを具備している。
このようなレベルシフターは、多くの場合、センス増幅
器から構成され、これらのセンス増幅器がそれぞれの信
号入力端に連結されている。そして、このようなレベル
シフターは、入力されるデータ信号、アドレス信号、制
御信号、及びクロック信号のレベルを内部電圧レベルに
変換する。しかし、センス増幅器は外部から入力する信
号のレベルの差が１つのレベルに固定されている場合
は、これらの信号の電圧差を正確に増幅して出力するこ
とができるが、外部から入力される信号のレベルが多様
である場合は、これらの信号の電圧差を正確に増幅して
出力することができないという短所がある。これは、一
般に、増幅器は、設計の際に、ある特定レベルの電圧差
を増幅して出力するように構成されるためである。従っ
て、従来の半導体メモリ装置は、外部から入力する信号
の電圧差が一定である場合にのみ、これを正確に増幅し
て内部電圧レベルに変換することができる。
【０００４】図１２は、従来のレベルシフターの回路図
である。図１２に示すレベルシフターは、電源電圧VDD
が印可されるソースを有するPMOSトランジスタP2、反転
信号XDIBが印可されるゲートとPMOSトランジスタP2のド
レインに連結されるソースとを有するPMOSトランジスタ
P1、PMOSトランジスタP2のドレインに連結されるソース
と信号XD1が印可されるゲートと出力端子DOに連結され
るドレインとを有するPMOSトランジスタP3、PMOSトラン
ジスタP1のドレインに共通に連結されるドレイン及びゲ
ートと接地電圧に連結されるソースとを有するNMOSトラ
ンジスタN1、並びにPMOSトランジスタP3のドレインに連
結されるドレインとNMOSトランジスタN1及びPMOSトラン
ジスタP2のゲートに連結されるゲートと接地電圧に連結
されたソースとを有するNMOSトランジスタN2から構成さ
れている。
【０００５】図１２に示したレベルシフターの構成は、
センス増幅器の構成であって、入力される信号XD1及び
反転信号XDIBがそれぞれ0V,3.3Vで、電源電圧VDDが3.3V
である場合は、PMOSトランジスタP3がPMOSトランジスタ
P1よりも電流駆動能力が高くなり、出力電圧DOを3.3Vに
する。そして、入力する信号XD1及び反転信号XDIBがそ
れぞれ3.3V、0Vで、電源電圧VDDが3.3Vである場合は、P
MOSトランジスタP1がPMOSトランジスタP3よりも電流駆
動能力が高くなり、出力信号DOを0Vにする。即ち、図１
２に示したレベルシフターは、入力される信号レベル差
が3.3Vである場合は、その信号レベルの差を増幅して正
確に0V又は3.3Vの出力信号DIを発生するが、入力される
信号のレベル差が該電圧差よりも小さいか又は大きい場
合は、それを正確に増幅して出力信号DOを発生すること
ができない。
【０００６】図１３は、図１２に示したようなレベルシ
フターを用いた半導体メモリ装置のブロック図である。
この半導体メモリ装置は、アドレス入力バッファ10、デ
ータ入力バッファ12、制御信号入力バッファ14、クロッ
ク信号入力バッファ16、制御信号発生回路18、パルス発
生回路20、メモりセルアレイ22、行アドレスデコーダー
24、ライトドライバ26、列アドレスデコーダー28、セン
ス増幅器30、及びデータ出力バッファ32から構成されて
いる。
【０００７】図１３の構成において、アドレス入力バッ
ファ10、データ入力バッファ12、制御信号入力バッファ
14、及びクロック信号入力バッファ16は、レベルシフタ
ーを用いて構成されている。即ち、アドレス入力バッフ
ァ10はｘ個のレベルシフター、データ入力バッファ12は
ｙ個のレベルシフター、制御信号入力バッファ14はｋ個
のレベルシフター、データ出力バッファ32はｚ個のレベ
ルシフターでそれぞれ構成されている。
【０００８】アドレス入力バッファ10はｘ個のアドレス
信号をそれぞれバッファリング、即ち、外部から入力さ
れる信号のレベルを内部電圧レベルに変換して出力す
る。データ入力バッファ12、制御信号入力バッファ14、
及びクロック信号入力バッファ16は、それぞれｙ個のデ
ータ入力信号、ｋ個の制御信号、クロック信号をバッフ
ァリングして出力する。クロック信号入力バッファ16
は、クロック信号及び反転クロック信号が外部から直接
入力される場合は、内部でクロック信号を反転すること
により反転クロック信号を発生する代わりに、外部から
印可されるクロック信号及び反転クロック信号を直接バ
ッファリングする。
【０００９】制御信号発生回路18は、制御信号入力バッ
ファ14によりバッファリングされた制御信号を用いて制
御信号ICを発生する。この制御信号ICは、ライト及びリ
ード動作の実行のときに、ライトドライバ26、センス増
幅器30及びデータ出力バッファ32を制御するために用い
られる。そして、パルス発生回路20は、クロック信号入
力バッファ16によりバッファリングされたクロック信号
を入力して、内部電圧レベルを有する内部クロック信号
ICKを発生する。メモりセルアレイ22は、ビットライン
対から伝送されるデータをセルに保持し、セルに保持さ
れたデータをビットライ対に伝送する。行アドレスデコ
ーダー24、アドレス入力バッファ10によりバッファリン
グされた行アドレスをデコーディングしてワードライン
選択信号WL1,WL2,...WLnを発生する。ライトドライバ26
は、データ入力バッファ12によりバッファリングされた
データをデータライン対DL,DLBに伝送する。センス増幅
器30は、データライン対に伝送されたデータを増幅す
る。データ出力バッファ32は、センス増幅器30により増
幅されたデータをバッファリングしてｚ個の出力データ
XDOzを外部に出力する。
【００１０】図１３に示すような従来の半導体メモリ装
置では、センス増幅器構造を有するレベルシフターを用
いて入力バッファを構成して、所定のレベル差を有する
入力信号だけを増幅して内部電圧レベルを有する信号に
変換する。
【００１１】即ち、図１３に示すような従来の半導体メ
モリ装置では、外部から入力する信号のローレベルがO
V、ハイレベルが1.5Vで、内部電源電圧のローレベルが0
V、ハイレベルが3.3Vであれば、外部から入力する信号
のレベル差を増幅して内部電圧レベルの信号に変換して
出力することができる。
【００１２】
【発明が解決しようとする課題】然るに、外部から入力
する信号のローレベルが0V、ハイレベルが1.5Vで、内部
電圧のローレベルが0V、ハイレベルが2.5Vであれば、外
部から入力する信号のレベル差を正確に増幅して内部電
圧レベルを出力することができないという問題点があっ
た。
【００１３】そこで、従来の半導体メモリ装置は、外部
の別の装置から入力される信号のレベル差が変化する
と、センス増幅器がその変化したレベル差を正確に増幅
して内部電圧を発生することができなかった。
【００１４】このため、従来の半導体メモリ装置は、種
々のレベル差を有する入力信号を増幅して内部電圧レベ
ルに変換するために、外部から入力される信号の電圧レ
ベルの差に応じて正確な内部電圧レベルの信号を発生す
るために多様に設計されたセンス増幅器を具備し、更
に、外部から入力される電圧レベルの差に応じて多様な
センス増幅器の中の一つだけを動作させるようにスイッ
チング手段を具備しなばならず、その回路構成が複雑に
なるという問題点がある。
【００１５】例えば、従来の同期式半導体メモリ装置の
クロック信号発生回路は、外部クロック信号及び反転ク
ロック信号が入力されると、該クロック信号の電圧差を
増幅してハイレベル及びローレベルのクロック信号を発
生し、その増幅されたハイレベルのクロック信号及びロ
ーレベルのクロック信号の差を増幅して、その増幅され
た信号をクロック発生回路に出力する。従って、クロッ
ク発生回路は、最後に増幅された信号を用いて内部クロ
ック信号を発生する。しかし、外部から入力するクロッ
ク信号のレベルが様々であると、センス増幅器が正確に
動作してこれらの様々なレベルの入力クロック信号を増
幅することは難しい。即ち、センス増幅器が、低電圧TT
L(LVTTL:Low Voltage Transistor Transistor Logic)レ
ベルの0V(ローレベル)から3.3V(ハイレベル）に遷移す
るクロック信号を増幅して内部電圧を発生するように構
成されているとすると、該センス増幅器は、高速TTL(HS
TL:High Sp-eed Transistor Logic)レベルの0V(ローレ
ベル）から1.5V(ハイレベル)に遷移するクロック信号が
入力される場合は、これらのレベルの差を正確に増幅し
て内部電圧を発生することができないという問題点があ
った。また、このような問題点を解決するために、種々
の入力クロック信号のレベル差を正確に増幅するセンス
増幅器をそれぞれ別途に構成する場合、回路構成が複雑
になるという問題点があった。
【００１６】
【本発明を解決するための手段】本発明の目的は、種々
のレベル差を有する入力信号を入力して所定レベルを有
する信号に変換することができるレベルシフター及びこ
れを用いた半導体メモリ装置を提供することにある。
【００１７】前記目的を達成するため本発明のレベルシ
フターの一実施例は、入力信号及び反転入力信号をそれ
ぞれ入力して、前記入力信号及び反転入力信号のハイレ
ベルは下降させ、ローレベルは上昇させて第１及び第２
出力信号を出力する第１及び第２レベル上下降手段と、
前記第１及び第２上下降手段の第１及び第２出力信号の
レベル差を増幅して所定レベルの第３出力信号を発生す
るセンス増幅手段とを具備することを特徴とする。
【００１８】前記目的を達成するため本発明のレベルシ
フターの他の実施例は、入力信号を入力して、前記入力
信号のハイレベルは下降させ、ローレベルは上昇させて
第１出力信号を発生するレベル上下降手段と、基準電圧
レベルと前記レベル上下降手段の第１出力信号とのレベ
ル差を増幅して所定レベルの第２出力信号を発生するセ
ンス増幅手段とを具備することを特徴とする。
【００１９】また、本発明に係るレベルシフターを用い
た半導体メモリ装置の一実施例は、複数個の信号入力端
子を具備した半導体メモリ装置であって、前記複数個の
信号入力端子のそれぞれが前記一つのレベルシフター又
は別の一つのレベルシフターを具備することを特等とす
る。
【００２０】また、本発明に係るレベルシフターを用い
た半導体メモリ装置の他の実施例は、複数個の信号入力
端子及び複数個の信号出力端子を具備した半導体メモリ
装置であって、前記複数個の信号入力端子のそれぞれが
前記一つのレベルシフターを具備し、前記複数個の信号
出力端子のそれぞれが前記装置から出力される第３出力
信号及び前記反転第３出力信号をそれぞれ入力して、前
記第３出力信号のハイレベルは下降させ、ローレベルは
上昇させて第４及び第５出力信号を発生する第３及び第
４レベル上下降手段と、前記第３及び第４レベル上下降
手段のそれぞれが第４及び第５出力信号のレベル差を増
幅して所定レベルの第６出力信号を発生するセンス増幅
手段とを具備することを特徴とする。
【００２１】また、本発明に係るレベルシフターを用い
た半導体メモリ装置の更に他の実施例は、複数個の信号
入力端子及び複数個の信号出力端子を具備した半導体メ
モリ装置であって、前記複数個の信号入力端子のそれぞ
れが前記別の一つのレベルシフターを具備し、前記複数
個の信号出力端子のそれぞれが前記装置から出力される
第２出力信号のハイレベルは下降させ、ローレベルは上
昇させて第３出力信号を発生する第２レベル上下降手段
と、第２基準電圧レベル及び前記第２レベル上下降手段
から出力される第３出力信号のレベル差を増幅して所定
レベルの第４出力信号を発生するセンス増幅手段とを具
備することを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
【００２３】図１は、本発明の好適な実施の形態に係る
レベルシフターの構成を示す構成図である。このレベル
シフターは、インバーター40、レベル上下降部42,44、
及びセンス増幅器46で構成されている。
【００２４】インバーター40は信号XDIを反転して反転
信号XDIBを発生する。レベル上下降部42,44は、それぞ
れインバーター40の反転出力信号XDIB、信号XDIがハイ
レベルである場合は、信号XDIのハイレベルよりもレベ
ルを下降させ、ローレベルである場合は、信号XDIのロ
ーレベルよりもレベルを上昇させた信号DIBU,DIDを発生
する。センス増幅器46は信号DIBU,DIDの差を増幅して出
力信号DIを発生する。
【００２５】図１に示したレベル上下降部42,44は、入
力信号XDIのハイレベルとローレベルの差が様々である
場合においても、この信号のレベル差を略一定のレベル
差を有する信号に変換する機能を有する。そして、セン
ス増幅器46は、所定のレベル差を有する信号を入力し増
幅して信号DIを発生する。
【００２６】図２は、本発明の好適な実施の形態に係る
レベルシフターの構成を示す回路図である。図２に示す
ように、レベル上下降部42はNMOSトランジスタN3,N4とP
MOSトランジスタP4,P5で構成され、レベル上下降部44は
NMOSトランジスタN5,N6とPMOSトランジスタP6,P7で構成
され、センス増幅器46は図１２に示したレベルシフター
と同様に構成されている。
【００２７】なお、センス増幅器46を構成するトランジ
スタには、図１２に示したレベルシフターと同様の符号
を付している。しかし、レベル上下降部42,44は、構成
は同様であるが、レベル上下降部42は反転信号XDIBのレ
ベルを変換するものであり、レベル上下降部44は信号XD
Iのレベルを変換するものであるため、これらを構成す
るトランジスタには、図１２に示したレベルシフターと
異なる符号を付している。
【００２８】レベル上下降部42は、反転信号XDIBが印可
されるゲートと入力信号XDIの電源電圧VDDIが印可され
るドレインを有するNMOSトランジスタN3、反転信号XDIB
が印可されるゲートと内部電源電圧VDDが印可されるド
レインとNMOSトランジスタN3のソース並びに出力信号DI
BU発生端子に連結されたソースを有するNMOSトランジス
タN4、NMOSトランジスタN3のソースに連結されたソース
と反転信号XDIBが印可されるゲートと接地電圧に連結さ
れたドレインを有するPMOSトランジスタP4、及びNMOSト
ランジスタN4のソースに連結されたソースと反転信号XD
IBが印可されるゲートと接地電圧に連結されたドレイン
を有するPMOSトランジスタP5で構成されている。
【００２９】図２のレベル上下降部42,44を構成するNMO
SトランジスタN3,N4,N5,N6のバルク（基板）上には接地
電圧が印可され、PMOSトランジスタP4,P5,P6,P7のバル
ク（基板）上には内部電源電圧VDDが印可される。
【００３０】図３乃至図５は、図２に示したレベルシフ
ターの動作を説明する他、実験により得たレベル変換値
を示している。
【００３１】図３を用いて、図２に示した本発明の好適
な実施の形態に係るレベルシフターの動作を説明する。
【００３２】図３は、入力信号XDIのハイレベルが3.3V
で、ローレベルが0Vで、内部電源電圧VDDが3.3Vである
場合の動作を示している。この場合、図２のレベル上下
降部42,44の電源電圧VDDに3.3Vが印可され、入力電源電
圧VDDIに3.3Vが印可される。この場合のレベル上下降部
42の動作を次の数式に基づいて説明する。
【００３３】一般に、MOSトランジスタの閾値電圧Vthは
次式により表現される。
【００３４】 Ｖth＝Ｖtho＋γ（（φ＋｜ＶBS｜）1/2）−φ1/2 上式において、VthoはVBSが０であるときの閾値電圧
を、γはバルク閾値パラメータ(bulk threshold parame
ter)を、φは表面電位(strong inversion surface pote
ntial)を、VBSはバルク−ソース電圧をそれぞれ示す。
【００３５】図２のレベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに3.3Vが印
可されると、PMOSトランジスタP4,P5はオフし、NMOSト
ランジスタN3,N4はオンする。これにより、NMOSトラン
ジスタN3,N4により発生される電圧が出力信号DIBUに出
力される。出力電圧DIBUには、3.3VからNMOSトランジス
タN4の閾値電圧を引いた電圧が現れる。閾値電圧は上式
により決定され、約1.8V程度である。従って、出力電圧
DIBUのハイレベルは約1.7V程度となる。
【００３６】一方、レベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印可
されると、NMOSトランジスタN3,N4はオフし、PMOSトラ
ンジスタP4,P5はオンして出力電圧DIBUが低下する。と
ころが、このとき、出力電圧は完全に0Vにはならず、PM
OSトランジスタP4,P5の閾値電圧まで低下して出力電圧D
IBUは約1.2Vになる。
【００３７】図４は、入力信号Dのハイレベルが1.5V
で、ローレベルが0Vで、内部電源電圧VDDが2.5Vである
場合の動作を示している。この場合、図２のレベル上下
降部42,44の電源電圧VDDに2.5Vが印可され、入力電源電
圧VDDIに1.5Vが印可される。以下、この場合のレベル上
下降部42の動作を説明する。
【００３８】図２のレベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに1.5Vが印
可されると、PMOSトランジスタP4,P5はオフし、NMOSト
ランジスタN3,N4がオンする。これにより、出力電圧DIB
Uには、1.5VからNMOSトランジスタN4の閾値電圧を引い
た電圧が現れる。閾値電圧は上式により決定され、約0.
6V程度である。従って、出力電圧DIBUのハイレベルは約
0.9V程度になる。
【００３９】一方、レベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印可
されると、NMOSトランジスタN3,N4はオフし、PMOSトラ
ンジスタP4,P5はオンして出力電圧DIBUが低下する。と
ころが、このとき、出力電圧は完全に0Vにはならず、PM
OSトランジスタP4,P5の閾値電圧まで低下して出力電圧D
IBUは約0.65Vになる。
【００４０】図５は、入力信号Dのハイレベルが0.8V
で、ローレベルが0Vで、内部電源電圧VDDが1.5Vである
場合の動作を示している。この場合、図２のレベル上下
降部42,44の電源電圧VDDに1.5Vが印可され、入力電源電
圧VDDIに0.8Vが印可される。以下、この場合のレベル上
下降部42の動作を説明する。
【００４１】図２のレベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに0.8Vが印
可されると、PMOSトランジスタP4,P5はオフし、NMOSト
ランジスタN3,N4がオンする。これのより、出力電圧DIB
Uには、0.8VからNMOSトランジスタN4の閾値電圧を引い
た電圧が現れる。閾値電圧は上式により決定され、約0.
2V程度である。従って、出力電圧DIBUのハイレベルは約
0.6Vになる。
【００４２】一方、レベル上下降部42のPMOSトランジス
タP4,P5及びNMOSトランジスタN3,N4のゲートに0Vが印可
されると、NMOSトランジスタN3,N4はオフし、PMOSトラ
ンジスタP4,P5はオンして出力電圧DIBUが低下する。と
ころが、このとき、出力電圧は完全に0Vにはならず、PM
OSトランジスタP4,P5の閾値電圧まで低下して出力電圧D
IBUは約0.35Vになる。
【００４３】上述のように、図２に示したレベル上下降
部42,44に入力信号を印可するとローレベルの信号はレ
ベルが高くなり、ハイレベルの信号はレベルが低くな
る。
【００４４】レベル上下降部44の動作はレベル上下降部
42の動作と同様であるため、その説明を省略する。
【００４５】なお、本発明の好適な実施の形態に係るレ
ベル上下降部の動作説明を図３，４，５を用いて３つの
場合についてのみ説明したが、他のレベルの入力信号が
印可される場合も同様に動作して信号のレベルを変換す
ることができる。
【００４６】以上のように、レベル上下降部42,44の動
作により、様々な入力レベル差を有する信号が、ある程
度一定のレベル差を有する信号に変換して出力される。
そして、センス増幅器46が動作することにより、これら
のレベル差を増幅して内部電圧レベルの信号が出力され
る。
【００４７】図６は、本発明の他の実施の形態に係るレ
ベルシフターの構成を示すブロック図である。このレベ
ルシフターは、レベル上下降部44及びセンス増幅器46で
構成されている。図６に示した構成は、図１に示したイ
ンバーター40及びレベル上下降部42を取り除き、信号DI
BUの代わりに基準電圧Vrefを入力する構成である。な
お、図６ではレベル上下降部及びセンス増幅器に図１と
同一の符号を付した。
【００４８】図７は、図６に示したレベルシフターの実
施例を示す回路図である。このレベルシフターは、レベ
ル上下降部44及びセンス増幅器46の構成は図１に示した
レベル上下降部44及びセンス増幅器46の構成と同様であ
り、同一の符号が付されている。
【００４９】レベル上下降部の動作は上述の通りであ
る。センス増幅器46は、基準電圧Vrefとレベル上下降部
44の出力信号DIDの電圧差を増幅して内部電圧レベルの
出力信号DIを発生する。センス増幅器46に印可される基
準電圧Vrefのレベルは、例えば図３，４，５に示したレ
ベルシフトされたハイレベルとローレベルとの中間レベ
ルに設定すればよい。
【００５０】図８は、図２又は図６に示したレベルシフ
ターを用いた半導体メモリ装置の一実施例の構成を示す
ブロック図である。この半導体メモリ装置は、図１３に
示したブロック図の構成と同様である。但し、アドレス
入力バッファ50、データ入力バッファ52、制御信号入力
バッファ54及びクロック信号入力バッファ56の構成が図
１３に示したバッファと異なった構成を有するため、図
１３と異なる符号が付されている。
【００５１】図９は、図２又は図６に示したレベルシフ
ターを用いた半導体メモリ装置の他の実施例の構成を示
すブロック図である。この半導体メモリ装置は、図８に
示したブロック図の構成に出力バッファ60を追加したも
のである。
【００５２】出力バッファ60は、データ出力バッファ32
からの信号を入力して出力側の外部装置の内部電圧レベ
ルの信号に変換して出力信号XDOを発生する。出力信号X
DOのレベルは、例えば、この半導体メモリ装置からの信
号を入力する出力側の外部装置の内部電圧レベルに変換
される。
【００５３】図８及び図９において、クロック信号入力
バッファ56は、クロック信号及び反転クロック信号が外
部からそれぞれ入力される場合は、図１及び図２に示し
たレベルシフターの構成においてインバーター40は不要
である。即ち、この場合、外部から入力される反転クロ
ック信号をレベル上下降部42に直接入力すればよい。
【００５４】図１０は、図９に示した出力バッファの一
実施例の構成を示す回路図である。この出力バッファ
は、図２に示したレベルシフターの構成と同様である。
図１０において、NMOSトランジスタN1,N2,N3,N4,N5,N6
及びPMOSトランジスタP1,P2,P3,P4,P5,P6,P7は、図２に
示したトランジスタと同一の符号を用いて表示し、図２
の信号XDI,XDIB,DIBU,DID,DIは信号DO,DOB,DOBU,DOD,XD
Oで表示し、入力電源電圧VDDIは内部電源電圧VDDで、内
部電源電圧VDDは出力電源電圧VDDQで表示している。
【００５５】図１０に示したレベル上下降部は図２に示
したレベル上下降部と同様に動作する。即ち、内部電圧
レベルVDDが多様に変更されても、出力側の外部装置の
内部電圧レベルVDDQに変換して出力することができる。
【００５６】図１１は、図９に示した出力バッファの他
の実施例の構成を示す回路図であって、この出力バッフ
ァは、図７に示したレベルシフターの構成と同様であ
る。図１１において、NMOSトランジスタN1,N2,N5,N6、
及びPMOSトランジスタP1,P2,P3,P6,P7は図２に示したト
ランジスタと同一の符号を用いて表示し、図７の信号XD
1,DID,DIは信号DO,DOD,XDOで表示し、入力電源電圧VDDI
は内部電源電圧VDDで、内部電源電圧VDDは出力電源電圧
VDDQで表示している。
【００５７】図１１に示したレベル上下降部は、図７に
示したレベル上下降部の動作と同様である。即ち、内部
電圧レベルVDDが多様に変更されても、出力側の外部装
置の内部電圧レベルVDDQに変換して出力することができ
る。
【００５８】従って、図８に示した半導体メモリ装置
は、入力される電圧レベルが多様に変化しても装置の内
部電圧レベルに安定に変換することができる。また、図
９に示した半導体メモリ装置は、入力される電圧レベル
が多様に変化されても装置の内部電圧レベルに安定に変
換することができ、装置の内部電圧レベルが出力側に連
結される外部装置の内部電圧レベルと異なる場合であっ
ても出力側に連結される外部装置の内部電圧レベルに変
換して出力することができる。
【００５９】従って、システムを構成する場合に、本発
明の好適な実施の形態に係る半導体メモリ装置を用いる
と、装置間のレベルインターフェースの設計が容易であ
る。
【００６０】
【発明の効果】本発明のレベルシフターによれば、多様
なレベル差を有する入力信号を入力して所定のレベル差
を有する信号に変換して出力することができる。
【００６１】また、このレベルシフターを用いた半導体
メモリ装置によれば、外部装置から入力される様々なレ
ベル差を有する信号を内部電圧レベルに変換することが
でき、様々な内部電源電圧を出力側の外部装置の内部電
圧レベルに変換して出力することもできる。従って、外
部装置とのインターフェースの設計が容易である。
【００６２】
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係るレベルシフタ
ーのブロック図である。
【図２】図１に示したレベルシフターの実施例を示す回
路図である。
【図３】レベルシフターの動作を説明するための図であ
る。
【図４】レベルシフターの動作を説明するための図であ
る。
【図５】レベルシフターの動作を説明するための図であ
る。
【図６】本発明の他の実施の形態に係るレベルシフター
のブロック図である。
【図７】図６に示したレベルシフターの実施例を示す回
路図である。
【図８】本発明の好適な実施の形態に係るレベルシフタ
ーを用いた半導体メモリ装置の一実施例のブロック図で
ある。
【図９】本発明の好適な実施の形態に係るレベルシフタ
ーを用いた半導体メモリ装置の他の実施例のブロック図
である。
【図１０】図９に示した出力バッファの回路図である。
【図１１】図９に示した出力バッファの他の実施例の回
路図である。
【図１２】従来のレベルシフターの回路図である。
【図１３】図１２に示したレベルシフターを用いた半導
体メモリ装置のブロック図である。28
フロントページの続き (72)発明者 李光振 大韓民国ソウル市永登浦区道林洞138−37 番地 Ｆターム(参考） 5B024 AA15 BA29 CA07 5J056 AA00 AA11 BB21 CC00 CC21 DD13 DD28 EE11 FF08 FF09 GG09 HH04

Claims (62)

    【特許請求の範囲】
  1. 【請求項１】 入力信号及び反転入力信号をそれぞれ入
    力して、前記入力信号及び反転入力信号のハイレベルは
    下降させ、ローレベルは上昇させて第１及び第２出力信
    号を出力する第１及び第２レベル上下降手段と、 前記第１及び第２レベル上下降手段の第１及び第２出力
    信号のレベル差を増幅して一定レベルの第３出力信号を
    発生するセンス増幅手段と、 を具備することを特徴とするレベルシフター。
  2. 【請求項２】 前記第１レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記入力信号のハイレベルは下降
    させ、ローレベルは上昇させて前記第１出力信号を出力
    する第１手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第１出力信号を
    出力する第２手段と、 を具備することを特徴とする請求項１に記載のレベルシ
    フター。
  3. 【請求項３】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの入力信号に応答
    して前記第１出力信号を発生する第１プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応答
    して前記第１出力信号を発生する第１プルダウン手段
    と、 を具備することを特徴とする請求項２に記載のレベルシ
    フター。
  4. 【請求項４】 前記第１プルアップ手段は、前記入力信
    号が印可されるゲートと、前記入力信号のハイレベルの
    電圧に相当する電圧が電源電圧として印可されるドレイ
    ンと、第１出力電圧発生端子に連結されたソースとを有
    する第１NMOSトランジスタを具備することを特徴とする
    請求項３に記載のレベルシフター。
  5. 【請求項５】 前記第１プルダウン手段は、前記入力信
    号が印可されるゲートと、前記第１出力電圧発生端子に
    連結されたソースと、接地電圧に連結されたドレインと
    を有する第１PMOSトランジスタを具備することを特徴と
    する請求項３に記載のレベルシフター。
  6. 【請求項６】 前記第２手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第１出力信号を発生する第２プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項２に記載のレベルシ
    フター。
  7. 【請求項７】 前記第２プールアップ手段は、前記入力
    信号を入力するゲートと、前記第３出力信号のハイレベ
    ル電圧に相当する電圧が電源電圧として印可されるドレ
    インと、前記第１出力電圧発生端子に連結されたソース
    とを有する第２NMOSトランジスタを具備することを特徴
    とする請求項６に記載のレベルシフター。
  8. 【請求項８】 前記第２プールダウン手段は、前記入力
    信号を入力するゲートと、第１出力信号発生端子に連結
    されたソースと、接地電圧に連結されたドレインとを有
    する第２PMOSトランジスタを具備することを特徴とする
    請求項６に記載のレベルシフター。
  9. 【請求項９】 前記第２レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記反転入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第２出力信号を
    出力する第３手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記反転入力信号のハイレベ
    ルは下降させ、ローレベルは上昇させて前記第２出力信
    号を出力する第４手段と、 を具備することを特徴とする請求項１に記載のレベルシ
    フター。
  10. 【請求項１０】 前記第３手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの反転入力信号に
    応じて前記第２出力信号を発生する第３プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第３プルダウン手段
    と、 を具備することを特徴とする請求項９に記載のレベルシ
    フター。
  11. 【請求項１１】 前記第３プールアップ手段は、前記反
    転入力信号を入力するゲートと、前記入力信号のハイレ
    ベルの電圧に相当する電圧が電源電圧に印可されるドレ
    インと、第２出力電圧発生端子に連結されたソースとを
    有する第３NMOSトランジスタを具備することを特徴とす
    る請求項１０に記載のレベルシフター。
  12. 【請求項１２】 前記第３プールダウン手段は、前記反
    転入力信号を入力するゲートと、前記第２出力電圧発生
    端子に連結されたソースと、接地電圧に連結されたドレ
    インとを有する第３PMOSトランジスタを具備することを
    特徴とする請求項１０に記載のレベルシフター。
  13. 【請求項１３】 前記第４手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの反転入力信
    号に応じて前記第２出力信号を発生する第４プルアップ
    手段と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第４プルダウン手段
    と、 を具備することを特徴とする請求項９に記載のレベルシ
    フター。
  14. 【請求項１４】 前記第４プルアップ手段は、前記反転
    入力信号を入力するゲートと、前記第３出力信号のハイ
    レベルの電圧に相当する電圧が電源電圧として印可され
    るドレインと、前記第２出力電圧発生端子に連結された
    ソースとを有する第４NMOSトランジスタを具備すること
    を特徴とする請求項１３に記載のレベルシフター。
  15. 【請求項１５】 前記第４プルダウン手段は、前記反転
    入力信号を入力するゲートと、前記第２出力信号発生端
    子に連結されたソースと、接地電圧に連結されたドレイ
    ンとを有する第４PMOSトランジスタを具備することを特
    徴とする請求項１３に記載のレベルシフター。
  16. 【請求項１６】 前記センス増幅手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されるソースを有する第５PMOSトラ
    ンジスタと、 前記第２レベル上下降手段の出力信号が印可されるゲー
    ト及び前記第５PMOSトランジスタのドレインに連結され
    たソースを有する第６PMOSトランジスタと、 前記第５PMOSトランジスタのドレインに連結されたソー
    ス、前記第１レベル上下降手段の出力信号が印可される
    ゲート、及び出力端子に連結されたドレインを有する第
    ７PMOSトランジスタと、 前記第６PMOSトランジスタのドレインに共通に連結され
    たドレイン及びゲート、並びに接地電圧に連結されたソ
    ースを有する第５NMOSトランジスタと、 前記第７PMOSトランジスタのドレインに連結されたドレ
    イン、第５NMOSトランジスタ及び第５PMOSトランジスタ
    のゲートに共通に連結されたゲート、並びに接地電圧に
    連結されたソースを有する第６NMOSトランジスタと、 を具備することを請求項２又は９に記載の特徴とするレ
    ベルシフター。
  17. 【請求項１７】 複数個の信号入力端子を具備した半導
    体メモリ装置であって、 前記複数個の信号入力端子のそれぞれは、外部から入力
    される信号及び該信号の反転信号を入力して前記入力信
    号及び反転入力信号のハイレベルは下降させ、ローレベ
    ルは上昇させて第１及び第２出力信号を出力する第１及
    び第２レベル上下降手段と、 前記第１及び第２レベル上下降手段の第１及び第２出力
    信号のレベル差を増幅して一定のレベルの第３出力信号
    を発生するセンス増幅手段と、 を具備することを特徴とする半導体メモリ装置。
  18. 【請求項１８】 前記半導体メモリ装置は、クロック信
    号及び反転クロック信号をそれぞれ外部から入力する装
    置であって、前記外部から入力されるクロック信号及び
    外部から入力される反転クロック信号を前記第１及び第
    ２レベル上下降手段に入力することを特徴とする請求項
    １７に記載の半導体メモリ装置。
  19. 【請求項１９】 前記第３出力信号のハイレベルの電圧
    は、前記半導体メモリ装置の内部電源電圧であることを
    特徴とする請求項１７に記載の半導体メモリ装置。
  20. 【請求項２０】 前記第１レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記入力信号のハイレベルは下降
    させ、ローレベルは上昇させて前記第１出力信号を出力
    する第１手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されて、前記入力信号のハイレベル
    は下降させ、ローレベルは上昇させて前記第１出力信号
    を出力する第２手段と、 を具備することを特徴とする請求項１７に記載の半導体
    メモリ装置。
  21. 【請求項２１】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルダウン手段と、 を具備することを特徴とする請求項２０に記載の半導体
    メモリ装置。
  22. 【請求項２２】 前記第２手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧に印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項２０に記載の半導体
    メモリ装置。
  23. 【請求項２３】 前記第２レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記反転入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第２出力信号を
    出力する第３手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記反転入力信号のハイレベ
    ルは下降させ、ローレベルは上昇させて前記第２出力信
    号を出力する第４手段と、 を具備することを特徴とする請求項１７に記載の半導体
    メモリ装置。
  24. 【請求項２４】前記第３手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧に印可され、前記ハイレベルの反転入力信号に応じ
    て前記第２出力信号を発生する第３プルアップ手段と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第３プルダウン手段
    と、 を具備することを特徴とする請求項２３に記載の半導体
    メモリ装置。
  25. 【請求項２５】 前記第４手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの反転入力信
    号に応じて前記第２出力信号を発生する第４プルアップ
    手段と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第４プルダウン手段
    と、 を具備することを特徴とする請求項２３に記載の半導体
    メモリ装置。
  26. 【請求項２６】 前記センス増幅手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されるソースを有する第１PMOSトラ
    ンジスタと、 前記第２レベル上下降手段の出力信号が印可されるゲー
    ト及び前記第１PMOSトランジスタのドレインに連結され
    たソースを有する第２PMOSトランジスタと、 前記第１PMOSトランジスタのドレインに連結されたソー
    ス、前記第１レベル上下降手段の出力信号が印可される
    ゲート、及び前記第３出力信号発生端子に連結されたド
    レインを有する第３PMOSトランジスタと、 前記第２PMOSトランジスタのドレインに共通に連結され
    たドレイン及びゲート、並びに接地電圧に連結されたソ
    ースを有する第１NMOSトランジスタと、 前記第３PMOSトランジスタのドレインに連結されたドレ
    イン、第１NMOSトランジスタ及び第１PMOSトランジスタ
    のゲートに共通に連結されたゲート、並びに接地電圧に
    連結されたソースを有する第２NMOSトランジスタと、 を具備することを特徴とする請求項２０又は２３に記載
    の半導体メモリ装置。
  27. 【請求項２７】 複数個の信号入力端子及び複数個の信
    号出力端子を具備した半導体メモリ装置であって、 前記複数個の信号入力端子のそれぞれは、 外部から入力される信号及び該信号の反転信号をそれぞ
    れ入力して前記入力信号及び反転入力信号のハイレベル
    は下降させ、ローレベルは上昇させて第１及び第２出力
    信号を発生する第１及び第２レベル上下降手段と、 前記第１及び第２レベル上下降手段の第１及び第２出力
    信号のレベル差を増幅して一定のレベルの第３出力信号
    を発生するセンス増幅手段と、 を備え、 前記複数個の信号出力端子のそれぞれは、 前記装置から出力される第３出力信号及び前記反転第３
    出力信号をそれぞれ入力して前記第３出力信号のハイレ
    ベルは下降させ、ローレベルは上昇させて第４及び第５
    出力信号を発生する第３及び第４レベル上下降手段と、 前記第３及び第４レベル上下降手段の第４及び第５出力
    信号のレベル差を増幅して一定のレベルの第６出力信号
    を発生するセンス増幅手段と、 を備えたことを特徴とする半導体メモリ装置。
  28. 【請求項２８】 前記半導体メモリ装置は、クロック信
    号及び反転クロック信号をそれぞれ外部から入力する装
    置であって、前記外部から入力されるクロック信号及び
    外部から入力される反転クロック信号を前記第１及び第
    ２レベル上下降手段に入力することを特徴とする請求項
    ２７に記載の半導体メモリ装置。
  29. 【請求項２９】 前記第３出力信号のハイレベルの電圧
    は、前記半導体メモリ装置の内部電源電圧であることを
    特徴とする請求項２７に記載の半導体メモリ装置。
  30. 【請求項３０】 前記第１レベル上下降手段は、 前記入力信号のハイレベルの電圧が電源電圧に印可さ
    れ、前記入力信号のハイレベルは下降させ、ローレベル
    は上昇させて前記第１出力信号を出力する第１手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第１出力信号を
    出力する第２手段と、 を具備することを特徴とする請求項２７に記載の半導体
    メモリ装置。
  31. 【請求項３１】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルダウン手段と、 を具備することを特徴とする請求項３０に記載の半導体
    メモリ装置。
  32. 【請求項３２】 前記第２手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧に印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項３０に記載の半導体
    メモリ装置。
  33. 【請求項３３】 前記第２レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記反転入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第２出力信号を
    出力する第３手段と、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記反転入力信号のハイレベ
    ルは下降させ、ローレベルは上昇させて前記第２出力信
    号を出力する第４手段と、 を具備することを特徴とする請求項２７に記載の半導体
    メモリ装置。
  34. 【請求項３４】 前記第３手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの反転入力信号に
    応じて前記第２出力信号を発生する第３プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第３プルアップ手段
    と、 を具備することを特徴とする請求項３３に記載の半導体
    メモリ装置。
  35. 【請求項３５】 前記第４手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの反転入力信
    号に応じて前記第２出力信号を発生する第４プルアップ
    手段と、 接地電圧に連結され、前記ローレベルの反転入力信号に
    応じて前記第２出力信号を発生する第４プルダウン手段
    と、 を具備することを特徴とする請求項３３に記載の半導体
    メモリ装置。
  36. 【請求項３６】 前記センス増幅手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されるソースを有する第１PMOSトラ
    ンジスタと、 前記第２レベル上下降手段の出力信号が印可されるゲー
    ト及び前記第１PMOSトランジスタのドレインに連結され
    たソースを有する第２PMOSトランジスタと、 前記第1PMOSトランジスタのドレインに連結されたソー
    ス、前記第１レベル上下降手段の出力信号が印可される
    ゲート、及び第３出力信号出力端子に連結されたドレイ
    ンを有する第３PMOSトランジスタと、 前記第２PMOSトランジスタのドレインに共通に連結され
    たドレイン及びゲート、並びに接地電圧に連結されたソ
    ースを有する第１NMOSトランジスタと、 前記第３PMOSトランジスタのドレインに連結されたドレ
    イン、第１NMOSトランジスタ及び第１PMOSトランジスタ
    のゲートに共通に連結されたゲート、並びに接地電圧に
    連結されたソースを有する第２NMOSトランジスタと、 を具備することを特徴とする請求項３０又は３３に記載
    の半導体メモリ装置。
  37. 【請求項３７】 前記第３レベル上下降手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第４出力信号を
    出力する第５手段と、 前記第６出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第４出力信号を
    出力する第６手段と、 を具備することを特徴とする請求項２７に記載の半導体
    メモリ装置。
  38. 【請求項３８】 前記第５手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの第３出力信
    号に応じて前記第４出力信号を発生する第５プルアップ
    手段と、 接地電圧に連結され、前記ローレベルの第３出力信号に
    応じて前記第４出力信号を発生する第５プルダウン手段
    と、 を具備することを特徴とする請求項３７に記載の半導体
    メモリ装置。
  39. 【請求項３９】 前記第６手段は、 前記第６出力信号のハイレベルの電圧に相当する電圧が
    電源電圧に印可され、前記ハイレベルの入力信号に応じ
    て前記第５出力信号を発生する第６プルアップ手段と、 接地電圧に連結され、前記ローレベルの第６出力信号に
    応じて前記第５出力信号を発生する第６プルダウン手段
    と、 を具備することを特徴とする請求項３７に記載の半導体
    メモリ装置。
  40. 【請求項４０】 前記第４レベル上下降手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記第３反転出力信号のハイ
    レベルは下降させ、ローレベルは上昇させて前記第５出
    力信号を出力する第７手段と、 前記第６出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記第３反転出力信号のハイ
    レベルは下降させ、ローレベルは上昇させて前記第５出
    力信号を出力する第８手段と、 を具備することを特徴とする請求項２７に記載の半導体
    メモリ装置。
  41. 【請求項４１】 前記第７手段は、 前記第３出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの第３反転出
    力信号に応じて前記第５出力信号を発生する第７プルア
    ップ手段と、 接地電圧に連結され、前記ローレベルの第３反転出力信
    号に応じて前記第５出力信号を発生する第７プルダウン
    手段と、 を具備することを特徴とする請求項４０に記載の半導体
    メモリ装置。
  42. 【請求項４２】 前記第８手段は、 前記第６出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの第３反転出
    力信号に応じて前記第５出力信号を発生する第８プルア
    ップ手段と、 接地電圧に連結され、前記ローレベルの第３反転出力信
    号に応じて前記第５出力信号を発生する第８プルダウン
    手段と、 を具備することを特徴とする請求項４０に記載の半導体
    メモリ装置。
  43. 【請求項４３】 前記センス増幅手段は、 前記第６出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されるソースを有する第４PMOSトラ
    ンジスタと、 前記第４レベル上下降手段の出力信号が印可されるゲー
    ト及び前記第４PMOSトランジスタのドレインに連結され
    たソースを有する第５PMOSトランジスタと、 前記第４PMOSトランジスタのドレインに連結されたソー
    ス、前記第３レベル上下降手段の出力信号が印可される
    ゲート、及び前記第６出力信号出力端子に連結されたド
    レインを有する第６PMOSトランジスタと、 前記第５PMOSトランジスタのドレインに共通に連結され
    たドレイン及びゲート、並びに接地電圧に連結されたソ
    ースを有する第３NMOSトランジスタと、 前記第６PMOSトランジスタのドレインに連結されたドレ
    イン、第３NMOSトランジスタ及び第６PMOSトランジスタ
    のゲートに共通に連結されたゲート、並びに接地電圧に
    連結されたソースを有する第４NMOSトランジスタと、 を具備することを特徴とする請求項３７又は４０に記載
    の半導体メモリ装置。
  44. 【請求項４４】 入力信号を入力して前記入力信号のハ
    イレベルは下降させ、ローレベルは上昇させて第１出力
    信号を発生するレベル上下降手段と、 基準電圧レベルと前記レベル上下降手段の第１出力信号
    とのレベル差を増幅して一定のレベルの第２出力信号を
    発生するセンス増幅手段と、 を具備することを特徴とするレベルシフター。
  45. 【請求項４５】 前記レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記入力信号のハイレベルは下降
    させ、ローレベルは上昇させて前記第１出力信号を発生
    する第１手段と、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第１出力信号を
    発生する第２手段と、 を具備することを特徴とする請求項４４に記載のレベル
    シフター。
  46. 【請求項４６】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧に印可され、前記ハイレベルの入力信号に応じて前
    記第１出力信号を発生する第１プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応答
    して前記第１出力信号を発生する第１プルダウン手段
    と、 を具備することを特徴とする請求項４５に記載のレベル
    シフター。
  47. 【請求項４７】 前記第２手段は、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第１出力信号を発生する第２プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項４５に記載のレベル
    シフター。
  48. 【請求項４８】 複数個の信号入力端子を具備した半導
    体メモリ装置であって、 前記複数個の信号入力端子のそれぞれは、入力信号を入
    力して前記入力信号のハイレベルは下降させ、ローレベ
    ルは上昇させて第１出力信号を発生するレベル上下降手
    段と、 基準電圧レベルと前記レベル上下降手段の第１出力信号
    とのレベル差を増幅して一定のレベルの第２出力信号を
    発生するセンス増幅手段と、 を具備することを特徴とする半導体メモリ装置。
  49. 【請求項４９】 前記半導体メモリ装置は、クロック信
    号及び反転クロック信号をそれぞれ外部から入力する装
    置であって、前記外部から入力されるクロック信号及び
    外部から入力される反転クロック信号を前記レベル上下
    降手段に入力することを特徴とする請求項４８に記載の
    半導体メモリ装置。
  50. 【請求項５０】 前記第２出力信号のハイレベルの電圧
    は、前記半導体メモリ装置の内部電源電圧であることを
    特徴とする請求項４８に記載の半導体メモリ装置。
  51. 【請求項５１】 前記レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記入力信号のハイレベルは下降
    させ、ローレベルは上昇させて前記第１出力信号を出力
    する第１手段と、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可されて、前記入力信号のハイレベル
    は下降させ、ローレベルは上昇させて前記第１出力信号
    を出力する第２手段と、 を具備することを特徴とする請求項４８に記載の半導体
    メモリ装置。
  52. 【請求項５２】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルダウン手段と、 を具備することを特徴とする請求項５１に記載の半導体
    メモリ装置。
  53. 【請求項５３】 前記第２手段は、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第１出力信号を発生する第２プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項５１に記載の半導体
    メモリ装置。
  54. 【請求項５４】 複数個の信号入力端子及び複数個の信
    号出力端子を備えた半導体メモリ装置であって、 前記複数個の信号入力端子のそれぞれは、 入力信号を入力して前記入力信号のハイレベルは下降さ
    せ、ローレベルは上昇させて第１出力信号を発生する第
    １レベル上下降手段と、 第１基準電圧レベルと前記第１レベル上下降手段との出
    力信号のレベル差を増幅して一定のレベルの第２出力信
    号を発生する第１センス増幅手段と、 を具備し、 前記複数個の信号出力端子のそれぞれは、 前記装置から出力される第２出力信号のハイレベルは下
    降させ、ローレベルは上昇させて第３出力信号を発生す
    る第２レベル上下降手段と、 第２基準電圧レベルと前記第２レベル上下降手段から出
    力される第３出力信号とのレベル差を増幅して一定のレ
    ベルの第４出力信号を発生する第２センス増幅手段と、 を具備することを特徴とする半導体メモリ装置。
  55. 【請求項５５】 前記半導体メモリ装置は、クロック信
    号並びに反転クロック信号をぞれぞれ外部から入力する
    装置であって、前記外部から入力されるクロック信号並
    びに外部から入力される反転クロック信号を前記第１レ
    ベル上下降手段に入力することを特徴とする請求項５４
    に記載の半導体メモリ装置。
  56. 【請求項５６】 前記第２出力信号のハイレベルの電圧
    は、前記半導体メモリ装置の内部電源電圧であることを
    特徴とする請求項５４に記載の半導体メモリ装置。
  57. 【請求項５７】 前記第１レベル上下降手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記入力信号のハイレベルは下降
    させ、ローレベルは上昇させて前記第１出力信号を出力
    する第１手段と、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第１出力信号を
    出力する第２手段と、 を具備することを特徴とする請求項５４に記載の半導体
    メモリ装置。
  58. 【請求項５８】 前記第１手段は、 前記入力信号のハイレベルの電圧に相当する電圧が電源
    電圧として印可され、前記ハイレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルアップ手段と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第１プルダウン手段と、 を具備することを特徴とする請求項５７に記載の半導体
    メモリ装置。
  59. 【請求項５９】 前記第２手段は、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第１出力信号を発生する第２プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第１出力信号を発生する第２プルダウン手段と、 を具備することを特徴とする請求項５７に記載の半導体
    メモリ装置。
  60. 【請求項６０】 前記第２レベル上下降手段は、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第３出力信号を
    出力する第３手段と、 前記第４出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記入力信号のハイレベルは
    下降させ、ローレベルは上昇させて前記第３出力信号を
    出力する第４手段と、 を具備することを特徴とする請求項５４に記載の半導体
    メモリ装置。
  61. 【請求項６１】 前記第３手段は、 前記第２出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第３出力信号を発生する第３プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第３出力信号を発生する第３プルダウン手段と、 を具備することを特徴とする請求項６０に記載の半導体
    メモリ装置。
  62. 【請求項６２】 前記第４手段は、 前記第４出力信号のハイレベルの電圧に相当する電圧が
    電源電圧として印可され、前記ハイレベルの入力信号に
    応じて前記第４出力信号を発生する第４プルアップ手段
    と、 接地電圧に連結され、前記ローレベルの入力信号に応じ
    て前記第４出力信号を発生する第４プルダウン手段と、 を具備することを特徴とする請求項６０に記載の半導体
    メモリ装置。
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