DE10215546B4 - Schaltungsanordnung zur Umsetzung von Logiksignalpegeln - Google Patents

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Abstract

Schaltungsanordnung zur Umsetzung von Logiksignalpegeln, umfassend:
– einen Eingangsanschluß (1) zum Empfang eines umzusetzenden Eingangssignals (IN);
– einen ersten und einen zweiten Pegelwandler (2, 3), denen eingangsseitig das Eingangssignal (IN) komplementär zuführbar ist und die jeweils aufweisen:
– zwei Signalpfade (21, 22) mit zwei in Reihe geschalteten Transistoren (211, 212; 221, 222) komplementären Leitungstyps, bei denen
– die Transistoren des gleichen Leitungstyps (211, 221; 212, 222) verschiedener Signalpfade (21, 22) komplementär zueinander gesteuert sind und die Transistoren (211,212; 221, 222) des jeweils gleichen Signalpfads (21, 22) komplementär zueinander gesteuert sind;
– ein logisches Verknüpfungsglied (4), das eingangsseitig mit dem Ausgang der Pegelwandler (2, 3) gekoppelt ist;
– ein toggle-bares Speicherelement (5), das eingangsseitig mit dem Ausgang des logischen Verknüpfungsglieds (4) verbunden ist; und
– ein Ausgangsanschluß (6), der mit dem Ausgang des Speicherelements (5) verbunden ist.

Description

  • Die Erfindung bezieht sich auf eine Schaltungsanordnung, um Logiksignalpegel von einem Eingangssignal auf ein Ausgangssignal umzusetzen. Die Erfindung betrifft außerdem eine Verwendung einer solchen Schaltungsanordnung in einem Halbleiterspeicher.
  • Derartige Signalpegelwandler werden in elektronischen Schaltungen häufig verwendet, um Logiksignalpegel von einem Schaltungsbereich, der von einer ersten Versorgungsspannung versorgt wird, pegelmäßig umzusetzen und weiterzuleiten an einen Schaltungsbereich, der von einer anderen Versorgungsspannung versorgt wird. Eine Anwendung solcher Schaltungen liegt bei dynamischen Halbleiterspeichern, sogenannten DRAMs (Dynamic Random Access Memories) vor. Dort werden die Schaltungsbereiche im Inneren des Halbleiterspeichers und demgegenüber die unmittelbar ausgangsseitig angeordneten Schaltungsbereiche von unterschiedlichen Versorgungsspannungsschienen versorgt. Die Versorgungsspannung für die inneren Schaltungsbereiche liegt meist niedriger als diejenige für die äußeren Schaltungsbereiche.
  • Eine grundsätzliche Anforderung an einen solchen Signalpegelwandler besteht darin, daß das Signal möglichst nicht verzögert wird und eine hohe Betriebsfrequenz eingehalten werden kann und außerdem darin, daß die Signalcharakteristiken, insbesondere die Steilheit von steigender und fallender Flanke, möglichst nicht verändert werden. Dabei soll auch das Tastverhältnis des umzusetzenden Logiksignals, das heißt das Verhältnis zwischen High- und Low-Phasen des Signals, während der Umsetzung möglichst nicht verändert werden.
  • Ein herkömmlicher Pegelumsetzer, der in heutzutage üblicher CMOS-Schaltungstechnik ausgeführt ist, weist zwei über Kreuz gekoppelte Strompfade mit in Reihe geschalteten p-Kanal- und n-Kanal-Feldeffekttransistoren auf. Da sich der Signalpegelhub am Eingang und am Ausgang unterscheidet, wobei beispielsweise der High-Pegel eingangsseitig beim positiven Pol der inneren Versorgungsspannung und ausgangsseitig beim positiven Pol der äußeren Versorgungsspannung liegt, hat es sich als günstig herausgestellt, die Treiberfähigkeit der genannten n-Kanal- und p-Kanal-Feldeffekttransistoren eines Strompfads in einem solchen Pegelwandler unterschiedlich zu dimensionieren. Hierbei ist der an Bezugspotential oder Masse angeschlossene n-Kanal-Feldeffekttransistor mit höherer Stromtreiberfähigkeit vorzusehen als der an das positive Versorgungspotential angeschlossene p-Kanal-Feldeffekttransistor. Dadurch wird erreicht, daß der Pegelwandler auch bei verschiedenen Betriebsbedingungen ausreichend sicher schaltet und nicht etwa in einem Schwebezustand verharrt.
  • Die unterschiedliche Dimensionierung von p-Kanal- und n-Kanal-Feldeffekttransistoren im herkömmlichen Pegelwandler hat den Nachteil, daß eine steigende und eine fallende Flanke eines umzusetzenden Logiksignals unterschiedlich umgesetzt werden. Die Steigung einer steigenden Flanke ist flacher als die Steigung einer fallenden Flanke. Dadurch wird das Tastverhältnis eines umzusetzenden Signals durch den herkömmlichen Pegelwandler während der Signalumsetzung verändert. Dieser Effekt könnte durch kompensierende Schaltungsmaßnahmen ausgeglichen werden, so daß das Digitalsignal noch ausreichend sicher von nachgelagerten Schaltungen erkannt wird.
  • Problematisch ist jedoch, daß bekanntlich die Parameter von Transistoren in integrierten Schaltungen nicht unerheblichen Schwankungen unterliegen. Der genannte Effekt der Verzerrung des Tastverhältnisses kann dadurch zwischen verschiedenen integrierten Halbleiterbausteinen dementsprechenden Schwankungen unterliegen, so daß im ungünstigen Fall die Funktionsfähigkeit der integrierten Schaltung gefährdet ist. Zur Abhilfe waren bisher zusätzliche optional nach Herstellung und Test zuschaltbare Transistoren erforderlich, um für einen Ausgleich zu sorgen. Dies bedingt zusätzlichen Aufwand bei Herstellung und Test der Halbleiterschaltung.
  • In der US 6 304 069 B1 ist ein Pegelwandler gezeigt, der zwei zwischen eine Versorgungsspannung geschaltete Signalpfade aufweist, die ihrerseits die Reihenschaltung eines p-Kanal- und eines n-Kanal-Feldeffekttransistors aufweisen. Die Transistoren gleichen Leitungstyps verschiedener Signalpfade werden komplementär zueinander angesteuert. Die Gateanschlüsse der p-Kanal-Feldeffekttransistoren sind kreuzweise mit den Drainanschlüssen des jeweils anderen dieser Transistoren gekoppelt. An die n-Kanal-Feldeffekttransis-toren wird das Eingangssignal einerseits direkt, andererseits über einen Inverter invertiert angelegt.
  • In der US 6 166 969 A ist ein Signalpegelwandler für eine integrierte Halbleiterschaltung beschrieben, bei der zwei gleichartig ausgebildete Teilpegelwandler eingangsseitig mit komplementären Signalen angesteuert werden. Die Ausgangssignale der Teilpegelwandler werden über ein Kopplungsglied wieder miteinander verknüpft.
    •
  • Eine Aufgabe der Erfindung besteht darin, eine Schaltungsanordnung zur Umsetzung von Logiksignalpegeln anzugeben, die ein sicheres Schaltungsverhalten aufweist und weniger Aufwand bei ihrer Herstellung erfordert.
  • Gemäß der Erfindung wird diese Aufgabe durch eine Schaltungsanordnung zur Umsetzung von Logiksignalpegeln gelöst, die umfaßt:
    • – einen Eingangsanschluß zum Empfang eines umzusetzenden Eingangssignals;
    • – einen ersten und einen zweiten Pegelwandler, denen eingangsseitig das Eingangssignal komplementär zuführbar ist und die jeweils aufweisen:
    • – zwei Signalpfade mit zwei in Reihe geschalteten Transistoren komplementären Leitungstyps, bei denen
    • – die Transistoren des gleichen Leitungstyps verschiedener Signalpfade komplementär zueinander gesteuert sind und die Transistoren des jeweils gleichen Signalpfads komplementär zueinander gesteuert sind;
    • – ein logisches Verknüpfungsglied, das eingangsseitig mit dem Ausgang der Pegelwandler gekoppelt ist;
    • – ein toggle-bares Speicherelement, das eingangsseitig mit dem Ausgang des logischen Verknüpfungsglieds verbunden ist; und
    • – einen Ausgangsanschluß, der mit dem Ausgang des Speicherelements verbunden ist.
  • Eine solche Schaltungsanordnung wird verwendet in einem Lesedatensignalpfad eines Halbleiterspeicherbausteins zum Umsetzen eines aus einer Speicherzelle ausgelesenen Datensignals an einen Ausgangstreiber, der mit einem Anschluß zur Bereitstellung eines Datensignals außerhalb des Halbleiterspeichers verbunden ist.
  • Die Schaltungsanordnung gemäß der Erfindung sieht zwei Pegelwandler vor, deren Ausgangssignale miteinander kombiniert werden, um anschließend ein toggle-bares Speicherelement anzusteuern. Funktionell gesehen wird von den Pegelwandlern nur noch die Information bereitgestellt, daß eine Flanke des Eingangssignals aufgetreten ist. Die zeitliche Aufeinanderfolge dieser Information über den Auftritt einer Flanke wird an das toggle-bare Speicherelement weitergegeben und dort wieder zur Bildung des Ausgangssignals verwendet. Die Flankensteilheit von steigender oder fallender Flanke wird durch die Dimensionierung der Bauelemente im ausgangsseitigen toggle-baren Speicherelement bestimmt. Da dort bereits die umgesetzten Signalpegel vorliegen und sämtliche Schaltungsabschnitte und Signalpegel bereits auf Höhe der ausgangsseitigen äußeren Versorgungsspannung bzw. des ausgangsseitigen Signalpegelhubs vorliegen, können herkömmliche Inverter verwendet werden. Diese Inverter werden wie üblich so dimensioniert, daß sie steigende und fallende Flanken mit betragsmäßig gleicher Anstiegs- bzw. Abfallrate erzeugen. Insgesamt wird dadurch erreicht, daß das umgesetzte Logiksignal ausgangsseitig wieder das dem Eingangssignal entsprechende Tastverhältnis aufweist.
  • Bei der Schaltungsanordnung gemäß der Erfindung werden sämtliche Schaltungselemente, die den beiden Pegelwandlern vorgeschaltet sind, von der niedrigeren inneren Versorgungsspannung des Pegelwandlers versorgt. Sämtliche den Pegelwandlern nachgeschaltete Funktionselemente werden von der höheren ausgangsseitigen Versorgungsspannung des Pegelwandlers versorgt. So ist zwischen den Ausgängen der Pegelwandler und dem Eingang des logischen Verknüpfungsglieds je ein Inverter zusätzlich vorgesehen, der von der ausgangsseitigen Versorgungsspannung versorgt wird.
  • Die Pegelwandler weisen Strompfade mit bezüglich ihrer Drain-Source-Pfade in Reihe geschalteten Feldeffekttransistoren komplementären Kanaltyps auf. Die Transistoren eines Strompfads sowie Transistoren gleichen Kanaltyps unterschiedlicher Strompfade werden zueinander komplementär gesteuert.
  • Diese Strompfade werden von der ausgangsseitigen Versorgungsspannung versorgt. Ein zwischen die an Bezugspotential angeschlossenen n-Kanal-Feldeffekttransistoren der verschiedenen Strompfade geschalteter Inverter wird noch von der eingangsseitigen Versorgungsspannung versorgt. Dieser Inverter ist zwischen die Gate-Anschlüsse der n-Kanal-Feldeffekttransistoren geschaltet.
  • Das logische Verknüpfungselement ist zweckmäßigerweise ein NAND-Gatter. Das NAND-Gatter erzeugt ausgangsseitig einen Low-Pegel, nur wenn ihm eingangsseitig zwei High-Pegel zugeführt werden. Dies ist in der Schaltungsanordnung dann der Fall, wenn von einem der Pegelwandler bereits eine fallende Flanke umgesetzt wurde, während die steigende Flanke aufgrund der geringeren Anstiegsrate noch nicht auf einen ausreichend hohen Signalpegel angestiegen ist, daß der Schaltschwellwert der nachfolgenden Schaltungen erreicht ist. Die Information über das Tastverhältnis des umzusetzenden Signals liegt nunmehr in der fallenden Flanke des Signals am Ausgang des NAND-Gatters vor. Das nachgeschaltete toggle-bare Speicherelement wird mit der fallenden Flanke geschaltet und erzeugt aufeinanderfolgend abwechselnd steigende und fallende Flanken des Ausgangssignals.
  • Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele im Detail erläutert. Gleiche oder entsprechende Elemente in verschiedenen Figuren werden mit gleichen Bezugszeichen versehen. Es zeigen:
  • 1 die Detailschaltung einer Schaltungsanordnung zur Umsetzung von Signalpegeln gemäß der Erfindung;
  • 2 ein Signaldiagramm von in der Schaltung der 1 auftretenden Signalen; und
  • 3 die Anwendung der Schaltungsanordnung im Auslesedatensignalpfad eines dynamischen Halbleiterspeichers.
  • Der in 1 dargestellten Schaltungsanordnung wird an einem Eingangsanschluß 1 ein digitales Eingangssignal IN zugeführt. Der Low-Pegel des Eingangssignals IN liegt bei Bezugspotential oder Masse VSS. Der High-Pegel liegt beim positiven Pol VINT der Versorgungsspannung, die die das Eingangssignal IN bereitstellenden vorgelagerten Schaltungen versorgen. Ausgangsseitig ist am Ausgangsanschluß 6 ein in seinem Pegelhub umgesetztes Ausgangssignal OUT abgreifbar. Dessen Low-Pegel liegt bei Masse VSS, dessen High-Pegel liegt beim positiven Pol VDDQ der Versorgungsspannung der nachgeschalteten Schaltungen. In der Praxis wird derzeit für die Versorgungsspannung VDDQ gegenüber Masse VSS eine Spannung von 1,8 bis 2,5 Volt vorgesehen. Die interne Versorgungsspannung VINT liegt üblicherweise etwas darunter, beispielsweise bei 1,8 Volt.
  • Zur Umsetzung des Eingangssignals IN auf das Ausgangssignal OUT dienen die nachfolgend beschriebenen Schaltungselemente. Das Eingangssignal wird zwei Signalpfaden parallel zugeführt. Im in der 1 oben dargestellten Signalpfad wird das Signal IN in einem Inverter 9 invertiert und in einem Pegelwandler 2 auf den Pegelhub VSS, VDDQ umgesetzt. Im in der 1 unten dargestellten Signalpfad wird das Eingangssignal IN über ein Transfergatter 10 nicht-invertiert an einen Pegelwandler 3 weitergeleitet. Inverter 9 und Transfergatter 10 haben einander entsprechende, weitgehend gleiche Signallaufzeiten. Der Inverter 9 wird von der internen Versorgungsspannung VINT versorgt. Das Transfergatter 10 ist leitend geschaltet, indem ein n-Kanal-Feldeffekttransistor von der Versorgungsspannung VINT leitend geschaltet wird und ein p-Kanal-Feldeffekttransistor von Massepotential VSS leitend geschaltet wird.
  • Die beiden Pegelwandler 2, 3 sind gleichartig, in vorliegendem Fall identisch aufgebaut. Es wird der Pegelwandler 2 im Detail beschrieben. Der Pegelwandler 2 weist zwei Strompfade 21, 22 auf, die zwischen Anschlüsse für Massepotential VSS und den positiven Pol der ausgangsseitigen Versorgungsspannung VDDQ geschaltet sind. Jeder der Strompfade weist mit ihren Drain-Source-Strecken in Reihe geschaltete n-Kanal- und p-Kanal-Feldeffekttransistoren 212, 211 bzw. 222, 221 auf. Die n-Kanal-Feldeffekttransistoren sind an Bezugspotential VSS angeschlossen, die p-Kanal-Feldeffekttransistoren sind an das Potential VDDQ angeschlossen. Der Kopplungsknoten der Drain-Anschlüsse der Transistoren 212, 211 dient als Ausgang 24 des Pegelwandlers. Der Ausgang 24 steuert den p-Kanal-Feldeffekttransistor 221. Der Kopplungsknoten der Drain-Anschlüsse der Transistoren 222, 221 ist rückgekoppelt auf den Gate-Anschluß des p-Kanal-Feldeffekttransistors 211. Die Gate-Anschlüsse der n-Kanal-Feldeffekttransistoren 212, 222 werden gegensinnig zueinander gesteuert. Der Transistor 212 wird direkt vom Ausgang des Inverters 9 angesteuert, der Gate-Anschluß des Transistors 222 zusätzlich über einen Inverter 23. Die Gate-Anschlüsse der Transistoren 212, 222 sind also über den Inverter 23 miteinander verbunden. Der Inverter 23 wird vom positiven Pol der VINT der internen Versorgungsspannung versorgt.
  • Wenn beispielsweise das Eingangssignal VINT eine steigende Flanke 213 hat (siehe 2), weist das den Pegelwandler 2 ansteuernde Signal A1 eine fallende Flanke 214 auf, so daß der Transistor 212 gesperrt wird und der Transistor 222 leitend geschaltet wird. Der Gate-Anschluß des Transistors 211 wird dadurch auf Massepotential VSS gezogen, so daß der Transistor 211 leitend geschaltet wird und der Ausgang 24 auf High-Potential VDDQ gezogen wird. Der Transistor 221 wird dadurch abgeschaltet. Nunmehr ist der Pegelwandler wieder im stabilen Zustand angelangt. Damit die Schaltung auch bei verschiedenen Relationen der Potentiale VINT, VDDQ zueinander sicher schaltet, sind die p-Kanal-Feldeffekttransistoren 211, 221 mit geringerer Stromtreiberfähigkeit dimensioniert als die n-Kanal-Feldeffekttransistoren 212, 222. Die Flanke eines steigenden Pegels am Ausgang 24 verläuft dadurch relativ flach, wie am in 2 dargestellten Verlauf des Signals B1 erkennbar ist Demgegenüber wird der Pegelwandler 3 von einer positiven Flanke 215 des Signals A2 angesteuert. Die ausgangsseitige fallende Flanke des Signals B2 verläuft wesentlich steiler als die ausgangsseitige steigende Flanke des Signals B1 (siehe 2).
  • Die Signale B1, B2 werden jeweiligen Invertern 7, 8 zugeführt. Die Inverter 7, 8 und sämtliche nachfolgenden Schaltungen werden vom positiven Pol VDDQ der ausgangsseitigen Versorgungsspannung versorgt. Zweckmäßigerweise sind die p-Kanal- und n-Kanal-Feldeffekttransistoren der Inverter 7, 8 mit unterschiedlicher Stromtreiberfähigkeit dimensioniert.
  • Die von den Invertern 7, 8 erzeugten Ausgangssignale C1 bzw. C2 sind in 2 dargestellt. Die Schaltschwellen der Inverter 7, 8 sind in 2 mit 202 bzw. 203 eingetragen. Die Signale C1, C2 werden in einem NAND-Gatter 4 miteinander kombiniert. Auch das NAND-Gatter 4 wird vom Pol VDDQ der ausgangsseitigen Versorgungsspannung versorgt. Das NAND-Gatter 4 erzeugt einen Low-Pegel, wenn eingangsseitig die Signale C1, C2 zeitlich überlappend jeweils einen High-Pegel aufweisen. Im beschriebenen Beispiel einer steigenden Flanke des Eingangssignals IN liegen aufgrund der unterschiedlichen Schaltzeiten der Pegelwandler 2, 3 für die ansteigende und die fallende Flanke kurzzeitig während des Zeitabschnitts 208 zwei zeitlich überlappende High-Pegel der Signale C1, C2 vor. Während dieser Phase wird ein Ausgangsimpuls 209 des Signals D am Ausgang des NAND-Gatters 4 erzeugt. Die erste fallende Flanke 210 des Impulses 209 ist dadurch bedingt, daß der Pegelwandler 3 eine fallende Flanke des Signals B2 schneller bereitstellt als der Pegelwandler 2 eine steigende Flanke des Signals B1. Die steigende Flanke des Impulses 209 ist dadurch bedingt, daß die steigende Flanke des vom Pegelwandler 2 erzeugten Signals B1 nunmehr so weit angestiegen ist, daß der Inverter 7 geschaltet wird.
  • Das Ausgangssignal D wird einem toggle-baren Speicherelement 5 an seinem Takteingang CLK zugeführt. Das Toggle-Flip-Flop 5 ist ein D-Flip-Flop, dessen Ausgang Q auf seinen Eingang D rückgekoppelt ist. Zweckmäßigerweise ist das Toggle-Flip-Flop 5 über ein Rücksetzsignal RESET initialisierbar. Der Ausgang 6 der Schaltungsanordnung ist mit dem Ausgang Q des Toggle-Flip-Flops 5 verbunden. Das Toggle-Flip-Flop 5 schaltet jeweils in seinen entgegengesetzten Zustand um, wenn eine fallende Flanke an seinem Takteingang CLK erkannt wird. Mit Bezug auf 2 schaltet das Ausgangssignal OUT nach anfänglicher Initialisierung über das Signal RESET mit der fallenden Flanke 210 des Impulses 209 des Signals D auf einen High-Pegel um.
  • Wenn das Eingangssignal IN eine fallende Flanke 216 aufweist, treten die nunmehr in Zusammenhang mit dem Pegelwandler 2 und dem Inverter 7 beschriebenen Zusammenhänge am Pegelwandler 3 und dem Inverter 8 auf und umgekehrt. Aufgrund der unterschiedlichen Abfall- bzw. Anstiegszeiten für fallende und steigende Flanken an den Pegelwandlern 2, 3 wird am Ausgang des NAND-Gatters 4 ein Impuls 211 mit einem Low-Pegel im Ausgangssignal D erzeugt. Die fallende Flanke 212 des Impulses 211 schaltet wiederum das Toggle-Flip-Flop 5 in seinen komplementären Zustand.
  • Wenn man die Signalfortpflanzung in der Schaltung der 1 betrachtet, so wird ein Schaltvorgang im Toggle-Flip-Flop 5 jeweils durch eine fallende Flanke des Ausgangssignals der Pegelwandler 2, 3 ausgelöst. Diese jeweilige fallende Flanke wird direkt von der steigenden oder fallenden Flanke des Eingangssignals IN ausgelöst. Als Folge davon ergibt sich, daß der Abstand 201 zwischen zwei Flanken des Eingangssignals IN unverändert übertragen wird in den Abstand 206 zwischen zwei fallenden Flanken des Signals D. Dieser Abstand 206 überträgt sich unverändert auf eine Kombination von steigender und fallender Flanke des Ausgangssignals OUT, welche im gezeigten Beispiel in 2 mit dem Bezugszeichen 207 versehen ist.
  • Die in 1 dargestellte Schaltung bedingt, daß steigende und fallende Flanke von den Pegelwandlern mit unterschiedlicher Steigung erzeugt werden. Es ist daher in den Pegelwandlern 2, 3 geradezu erwünscht, daß die Pegelwandler bezüglich der Übertragung von Flanken unsymmetrisch dimensioniert werden. Es ist vorteilhaft, daß die p-Kanal-Feldeffekttransistoren der Pegelwandler 2, 3 mit niedrigerer Stromtreiberfähigkeit dimensioniert werden als die dazu in Reihe geschalteten n-Kanal-Feldeffekttransistoren. Durch den Herstellungsprozess bedingte Schwankungen der Bauelementeparameter und der Stromtreiberfähigkeit von p-Kanal- und n-Kanal-Feldeffekttransistoren beeinflussen bei der Erfindung die Übertragung des Tastverhältnisses nicht in nachteiliger Weise. Im Gegenteil, eine stark unterschiedliche Stromtreiberfähigkeit von p-Kanal-Feldeffekttransistoren und n-Kanal-Feldeffekttransistoren in den Pegelwandlern 2, 3 und dadurch bedingte unterschiedliche Steigungen für die Erzeugung von steigenden und fallenden Flanken ist vorteilhaft für die Erfindung. Durch die zweckmäßigerweise unterschiedlich dimensionierte Stromtreiberfähigkeit der p- und n-Kanal-Feldeffekttransistoren der Inverter 6, 7 wird außerdem der Impuls 209 bzw. 211 verbreitert, so daß die Funktionssicherheit zusätzlich erhöht wird.
  • Die in 1 dargestellte Schaltung ist besonders vorteilhaft verwendbar in einem dynamischen Halbleiterspeicher derzeitiger Architektur, beispielsweise einem SDRAM oder einem DDR SDRAM. Dort werden, wie in 3 dargestellt, die internen Funktionseinheiten mit der internen, niedrigeren Versorgungsspannung VINT versorgt, die äußeren Schaltungen werden mit der höheren Versorgungsspannung VDDQ versorgt. Dazwi schen ist zur Umsetzung der zu übertragenden Signalpegel der in 1 dargestellte Signalpegelwandler 100 in einem Signalpfad zum Auslesen von Datenwerten vorgesehen. Beispielsweise wird aus einer Speicherzelle 301 ein Datenwert ausgelesen und über primäre Leseverstärker 302 und sekundäre Leseverstärker 303 im Datensignalpfad verstärkt. Die Leseverstärker 302, 303 werden vom positiven Pol VINT der internen auf Masse VSS bezogenen Versorgungsspannung versorgt. Diese Leseverstärker und gegebenenfalls weitere Funktionseinheiten sind der Pegelumsetzungsschaltung 100 vorgeschaltet. Das Ausgangssignal der Schaltung 100 wird direkt dem sogenannten Off-Chip-Treiber 304 zugeführt. Dieser wird vom positiven Pol VDDQ der äußeren auf VSSQ bezogenen Versorgungsspannung versorgt. Der Off-Chip-Treiber 304 stellt gesteuert durch das Data-Strobe-Signal DQS den ausgelesenen Datenwert als Ausgangsdatensignal DQ an einem Ausgangsanschluß 305 des dynamischen Halbleiterspeichers zur speicherexternen Weiterverarbeitung bereit.
    •
    • 1
    Eingangsanschluß
    2, 3
    Pegelwandler
    4
    logisches Verknüpfungsglied
    5
    Speicherelement
    6
    Ausgangsanschluß
    7, 8, 9
    Inverter
    10
    Transfer-Gatter
    21, 22
    Strompfade
    23
    Inverter
    24, 34
    Ausgangsanschlüsse
    211, 221
    p-Kanal-Feldeffekttransistoren
    212, 222
    n-Kanal-Feldeffekttransistoren
    201, 206, 207
    Impulsdauer
    202, 203, 204, 205
    Schaltschwellen
    208
    High-Pegel
    209, 211
    Impulse
    210, 212
    Signalflanken
    213, ..., 216
    Signalflanken
    301
    Speicherzelle
    302, 303
    Leseverstärker
    304
    Ausgangstreiber
    305
    Ausgangsanschluß
    IN
    Eingangssignal
    OUT
    Ausgangssignal
    RESET
    Rücksetzsignal
    DQ
    Datensignal
    DQS
    Data-Strobe-Signal
    VSS
    Massepotential
    VINT
    positives Versorgungspotential
    VDDQ
    positives Versorgungspotential
    A1, A2
    Eingangssignale der Pegelwandler
    B1, B2
    Ausgangssignale der Pegelwandler
    C1, C2
    Ausgangssignale von Invertern
    D
    Ausgangssignal des logischen Verknüpfungsglieds

Claims (9)

  1. Schaltungsanordnung zur Umsetzung von Logiksignalpegeln, umfassend: – einen Eingangsanschluß (1) zum Empfang eines umzusetzenden Eingangssignals (IN); – einen ersten und einen zweiten Pegelwandler (2, 3), denen eingangsseitig das Eingangssignal (IN) komplementär zuführbar ist und die jeweils aufweisen: – zwei Signalpfade (21, 22) mit zwei in Reihe geschalteten Transistoren (211, 212; 221, 222) komplementären Leitungstyps, bei denen – die Transistoren des gleichen Leitungstyps (211, 221; 212, 222) verschiedener Signalpfade (21, 22) komplementär zueinander gesteuert sind und die Transistoren (211, 212; 221, 222) des jeweils gleichen Signalpfads (21, 22) komplementär zueinander gesteuert sind; – ein logisches Verknüpfungsglied (4), das eingangsseitig mit dem Ausgang der Pegelwandler (2, 3) gekoppelt ist; – ein toggle-bares Speicherelement (5), das eingangsseitig mit dem Ausgang des logischen Verknüpfungsglieds (4) verbunden ist; und – ein Ausgangsanschluß (6), der mit dem Ausgang des Speicherelements (5) verbunden ist.
  2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch je einen ersten Inverter (7, 8), der zwischen den Ausgang (24, 34) der Pegelwandler (2, 3) und den Eingang des logischen Verknüpfungsglieds (4) geschaltet ist.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Eingangsanschluß (1) über einen zweiten Inverter (9) mit einem Eingang eines ersten der Pegelwandler (2) verbunden ist und daß der Eingangsanschluß (1) über ein Transfer-Gatter (10) mit einem Eingang eines zweiten der Pegelwandler (3) verbunden ist.
  4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in jedem der Pegelwandler (2, 3) zwei Transistoren des gleichen Leitungstyps (212, 222) über einen dritten Inverter (23) an ihren Steueranschlüssen miteinander verbunden sind.
  5. Schaltungsanordnung nach Anspruch 4, sofern auf Anspruch 3 rückbezogen, sofern auf Anspruch 2 rückbezogen, dadurch gekennzeichnet, daß der zweite Inverter (9) und der dritte Inverter (23) der Pegelwandler (2, 3) Versorgungsspannungsanschlüsse zum Anlegen an eine erste Versorgungsspannung (VINT, VSS) aufweisen und daß die Strompfade (21, 22) der Pegelwandler (2, 3), das logische Verknüpfungsglied (4), das Speicherelement (5) und die ersten Inverter (7, 8) jeweils Anschlüsse zum Anlegen einer zweiten, gegenüber der ersten Versorgungsspannung (VINT, VSS) höheren zweiten Versorgungsspannung (VDDQ, VSS) aufweisen.
  6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das logische Verknüpfungselement (4) ein NAND-Gatter ist.
  7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das toggle-bare Speicherelement (5) einen Takteingang (CLK) aufweist, der mit dem Ausgang des logischen Verknüpfungselements (4) verbunden ist und daß das Speicherelement (5) so ausgeführt ist, daß es mit jedem Taktimpuls den Schaltzustand wechselt.
  8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß innerhalb eines jeden der Pegelwandler (2, 3) jeder der Strompfade (21, 22) einen n-Kanal-Feldeffekttransistor (212, 222) und einen p-Kanal-Feldeffekttransistor (211, 221) aufweist, deren Drain-Source-Pfade in Reihe geschaltet sind, daß der Gate-Anschluß des n-Kanal-Feldeffekttransistors (212) eines ersten der Strompfade (21) mit dem Eingangsanschluß (1) gekoppelt ist und die Gate-Anschlüsse der n-Kanal-Feldeffekttransistoren (212, 222) über einen Inverter (23) miteinander verbunden sind, daß ein Kopplungsknoten der Transistoren (211, 212) des ersten der Strompfade (21) mit dem Gate-Anschluß des p-Kanal-Feldeffekttransistors (221) eines zweiten der Strompfade (22) verbunden ist und mit dem Ausgang (24) des Pegelwandlers (2) und daß ein Kopplungsknoten der Transistoren (221, 222) des zweiten der Strompfade (22) mit einem Gate-Anschluß des p-Kanal-Transistors (211) des ersten der Strompfade (21) verbunden ist.
  9. Verwendung einer Schaltungsanordnung nach einem der Ansprüche 1 bis 8 in einem Lesedatensignalpfad eines Halbleiterspeicherbausteins zum Umsetzen eines aus einer Speicherzelle (301) ausgelesenen Datensignals an einen Ausgangstreiber (304), der mit einem Anschluß (305) zur Bereitstellung eines Datensignals (DQ) außerhalb des Halbleiterspeichers verbunden ist.
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