DE10236194A1

DE10236194A1 - Halbleitervorrichtung

Info

Publication number: DE10236194A1
Application number: DE10236194A
Authority: DE
Inventors: Takeo Okamoto; Tadaaki Yamauchi; Shinichi Jinbo; Makoto Suwa; Junko Matsumoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-08-07
Publication date: 2003-05-15
Also published as: KR20030035987A; CN1416138A; US20030080795A1; US6784718B2; JP2003133942A; JP3853195B2

Abstract

Eine Eingangsschaltung (4) weist eine Gateschaltung (24) auf, die eine Ausgangsstromversorgungsspannung (VDDQ) aufnimmt, die den logischen Pegel eines Eingangssignals bestimmt, oder eine Vergleichsschaltung (10), die ein Eingangssignal (EXS) und eine Referenzspannung (Vref1) in Abhängigkeit von der Ausgangsstromversorgungsspannung (VDDQ), die von einem Pad (71) geliefert wird, das unterschiedlich zu einem Stromversorgungspad (64b) für eine Ausgangsschaltung ist, bestimmt. Sogar wenn die Ausgangsstromversorgungsspannung variiert, um eine Veränderung des Eingangssignals hervorzurufen, kann exakt bestimmt werden, ob sich das Eingangssignal auf dem H-Pegel oder dem L-Pegel befindet und ein internes Signal wird korrekt erzeugt.

Description

Die vorliegende Erfindung bezieht sich Halbleitervorrichtungen. Insbesondere bezieht sich die Erfindung auf eine Konfiguration einer Eingangsschaltung, die an eine Mehrzahl von Schnittstellentypen anpassbar ist. Genauer gesagt bezieht sich die Erfindung auf eine Konfiguration einer Eingangsschaltung einer Synchronhalbleitervorrichtung, die synchron mit einem Taktsignal arbeitet.

Fig. 18 zeigt schematisch eine beispielhafte Konfiguration einer herkömmlichen Eingangsschaltung. Bezugnehmend auf Fig. 18 enthält eine Eingangsschaltung 902 eine Vergleichsschaltung 902a zum Vergleichen eines extern gelieferten Signals EXSI mit einer Referenzspannung VREF, um ein Signal in Abhängigkeit von einem Ergebnis des Vergleichs zu erzeugen, und eine Umkehrschaltung 902b, die das Ausgangssignal von der Vergleichsschaltung 902a puffert (verstärkt), um ein internes Signal INSI zu erzeugen. Die Vergleichsschaltung 902a und die Umkehrschaltung 902b nehmen eine interne Stromversorgungsspannung VDDP als Betriebsstromversorgungsspannung auf. Die Referenzspannung VREF wird durch eine Referenzspannungserzeugungsschaltung 900 erzeugt. Die Referenzspannungserzeugungsschaltung 900 enthält eine Konstantstromquelle 900a, die mit einem externen Stromversorgungsknoten verbunden ist, der eine externe Stromversorgungsspannung EXVDD aufnimmt, um einen Konstantstrom mit einer konstanten Größe zu erzeugen, und ein Strom/Spannungs-Umwandlungselement (Z) 900b zur Umwandlung des Konstantstroms, der von der Konstantstromquelle 900a geliefert wird, in eine Spannung, um eine Referenzspannung VREF auf einem Knoten 900c zu erzeugen. Das Strom/Spannungs- Umwandlungselement 900b wird aus einem Widerstandselement oder einem MOS-Transistor (Isolierschichtfeld- Feldeffekttransistor) gebildet, der beispielsweise ein Gate und eine Drain besitzt, die miteinander verbunden sind.

Fig. 19 ist ein Signalwellenverlaufsdiagramm, das eine Funktion der Eingangsschaltung, die in Fig. 18 gezeigt ist, darstellt. Die Funktion der Eingangsschaltung, die in Fig. 18 gezeigt ist, wird nun kurz unter Bezugnahme auf Fig. 19 beschrieben.

Die Vergleichsschaltung 902a besitzt ein externes Eingangsempfangssignal EXSI und eine positive Eingangsempfangsreferenzspannung VREF, um als Differenzverstärkerschaltung zu arbeiten.

Wenn das externe Signal EXSI höher als die Referenzspannung VREF ist, ist das Ausgangssignal von der Vergleichsschaltung 902a auf einem Tiefenpegel gemäß der dazwischen liegenden Differenz. Die Umkehrschaltung 902b verstärkt das Tiefpegelsignal von der Vergleichsschaltung 902a und kehrt es um, um das daraus resultierende Signal auszugeben, und somit erhält das interne Signal INSI einen logischen Hochpegel (im nachfolgenden H-Pegel) auf dem Pegel der inneren Stromversorgungsspannung VDDP.

Wenn das externe Signal EXSI niedriger als die Referenzspannung VREF ist, gibt die Vergleichsschaltung 902a ein Hochpegelsignal gemäß der dazwischen liegenden Differenz aus. Die Umkehrschaltung 902b kehrt das Ausgangssignal von der Vergleichsschaltung 902a um und verstärkt es und somit erhält das interne Signal INSI einen logischen Tiefpegel (im nachfolgenden L-Pegel) an dem Erdspannungspegel.

Auf diese Weise ist der logische Pegel des internen Signals INSI jedes Mal, wenn das externe Signal EXSI die Referenzspannung VREF kreuzt, schnell veränderbar.

Somit kann das interne Signal, das einen Wellenverlauf mit einem scharfen Anstieg/Abfall besitzt, erzeugt werden. Mit anderen Worten, mit dieser Referenzverstärkerschaltung 902a wird das externe Signal EXSI mit der Referenzspannung VREF verglichen, um ein internes Signal INSI gemäß einem Ergebnis des Vergleichs zu erzeugen, so daß ein internes Signal, das einen scharfen Anstieg/Abfall besitzt, erzeugt werden kann, sogar wenn das externe Signal EXSI einen verzerrten Wellenverlauf hat.

Die Referenzspannung VREF wird auf einen Spannungspegel in Abhängigkeit von der Amplitude des externen Signals oder dem Zwischenpegel der Amplitude des externen Signals EXSI festgesetzt. Wenn das externe Signal EXSI 1,8 V beträgt (= VDDQ), wird die Referenzspannung VREF beispielsweise auf 0,9 V festgelegt.

Fig. 20 zeigt schematisch ein Verhältnis zwischen dem logischen Hochpegel (H-Pegel) und dem logischen Tiefpegel (L- Pegel) des externen Signals EXSI und der Referenzspannung. Gemäß Fig. 20 ist die untere Grenze des H-Pegels des externen Signals EXSI der Spannungspegel VIH, während die obere Grenze des L-Pegels davon der Pegel der Spannung VIL ist. Im allgemeinen wird für eine LVTTL-Schnittstelle (Niederspannungstransistorlogik) die untere Grenzspannung des H-Pegels, VIH, auf 2,0 V festgelegt und die obere Grenzspannung des L- Pegels, VIL, wird auf 0,8 V festgelegt. Dementsprechend wird für diese LVTTL-Schnittstelle die Referenzspannung VREF auf den Zwischenwert dazwischen festgelegt, d. h. auf 1,4 V.

Jedoch wird für eine bisherige 1,8 V Schnittstelle, die zum Übertragen von Signalen/Daten mittels einer Ausgangsschaltung mit einer niedrigen Leistungsversorgungsspannung verwendet wird, die H-Pegel untere Grenzspannung VIH auf den Spannungspegel von 0,8.VDDQ festgelegt und die L-Pegel obere Grenzspannung VIL wird auf den Spannungspegel von 0,2.VDDQ festgelegt, wobei VDDQ eine Funktionsstromversorgungsspannung einer Schaltung darstellt, die das externe Signal EXSI ansteuert. In diesem Fall wird der Spannungspegel der Referenzspannung VREF auf den Zwischenwert, d. h. auf 0,9 V, festgelegt.

Unter erneuter Bezugnahme auf Fig. 18 wird die Referenzspannung VREF durch Umwandeln des Konstantstroms von der Konstantstromquelle 900a in eine Spannung durch das Strom/Spannungs-Umwandlungselement 900b erzeugt. Die Referenzspannung VREF hat somit einen konstanten Spannungspegel, der unabhängig von der Spannung VDDQ ist. Es ist gestattet, daß die Leistungsversorgungsspannung VDDQ in dem Bereich von 1,65 V bis 1,95 V in dem Spezifikationswert variiert.

Bezugnehmend auf Fig. 21A erzielt die H-Pegel untere Grenzspannung VIH des externen Signals EXSI 1,56 V, während die L- Pegel obere Grenzwertspannung VIL davon 0,36 V erzielt, wenn die Stromversorgungsspannung VDDQ auf 1,95 V ansteigt. Die Referenzspannung VREF liegt konstant bei 0,9 V, so daß die Differenz zwischen der Referenzspannung VREF und der H-Pegel untere Grenzspannung VIH 0,66 V beträgt, während die Differenz zwischen der Referenzspannung VREF und der L-Pegel unterer Grenzspannung VIL 0,54 V beträgt. Demgemäß besteht eine Differenz zwischen der Zeit, die dafür erforderlich ist, daß sich das externe Signal EXSI des H-Pegels auf den L-Pegel verändert, um die Referenzspannung VREF zu kreuzen, und der Zeit, die erforderlich ist, damit das externe Signal EXSI sich vom L-Pegel zum H-Pegel verändert, um die Referenzspannung VREF zu kreuzen. Folglich wird die Antwort des internen Signals auf das Fallen des externen Signals verzögert.

Bezugnehmend auf Fig. 21B erzielt die H-Pegel untere Grenzwertspannung VIH 1,32 V, während die L-Pegel obere Grenzwertspannung VIL auf 0,32 V übergeht, wenn die Stromversorgungsspannung VDDQ auf 1,65 V abnimmt. Die Referenzspannung VREF beträgt auch 0,9 V und somit beträgt die Differenz zwischen der H-Pegel unteren Grenzwertspannung VIH und der Referenzspannung VREF 0,42 V, während die Differenz zwischen der Referenzspannung VREF und der L-Pegel oberen Grenzspannung VIL 0,58 V beträgt. Folglich wird die Antwort des internen Signals auf den Anstieg des externen Signals verzögert.

Speziell, wie mit etwas Übertreibung in Fig. 22A gezeigt ist, wird dann, wenn die Stromversorgungsspannung VDDQ zunimmt, die Antwort des internen Signals INSI auf das Fallen des externen Signals EXSI verzögert und dessen Antwort auf das Ansteigen des externen Signals EXSI eilt voraus. Somit ist die Periode, während der sich das interne Signal EXSI auf dem H- Pegel befindet, kürzer als diejenige einer idealen Ansprechwellenform, die durch die gestrichelte Linie in Fig. 22A angezeigt ist.

Im Gegensatz dazu steigt der Pegel der Referenzspannung VREF relativ gesehen, wie in Fig. 22B gezeigt ist, wenn die Stomversorgungsspannung VDDQ abnimmt. Anschließend eilt die Antwort des internen Signals INSI auf das Fallen des externen Signals EXSI voraus, währenddessen die Antwort auf das Ansteigen des externen Signals EXSI verzögert wird. Folglich ist die Periode des H-Pegels des internen Signals INSI länger als diejenige einer idealen Ansprechwellengestalt, die durch die gestrichelte Linie in Fig. 22B angezeigt ist.

Mit anderen Worten, die Veränderung des Pegels der Stromversorgungsspannung VDDQ, die den H-Pegel des externen Signals EXSI definiert, bewirkt eine Verzögerung der steigenden oder fallenden Antwort des internen Signals INSI, was zu einem Problem führt, daß ein internes Signal, das exakt auf eine Veränderung des externen Signals reagiert, nicht erzeugt werden kann.

Es wird erwogen, daß sich das externe Signal EXSI zwischen der H-Pegel unteren Grenzspannung VIH und der L-Pegel oberen Grenzspannung VIL aufgrund eines Transportverlustes einer Signalübertragungsleitung ändert. Dann würde die Differenz zwischen der H-Pegel unteren Grenzspannung VIH und der Referenzspannung VREF unterschiedlich zu jener zwischen der L-Pegel obere Grenzspannung VIL und der Referenzspannung werden, wenn sich die externe Stromversorgungsspannung VDDQ verändert. In diesem Fall besitzt eine Eingangsschaltung jeweils unterschiedliche Betriebsgrenzen für den H-Pegel und den L-Pegel. Folglich kann eine ausreichende Betriebsgrenze nicht sichergestellt werden und es tritt dementsprechend ein Problem auf, daß ein internes Signal, das exakt einem externen Signal entspricht, nicht erzeugt werden kann.

Insbesondere wird die Leistungsversorgungsspannung VDDQ für eine Betriebsstromversorgungsspannung einer Signal/Daten- Ausgangsschaltung verwendet. Deshalb wird eine vergrößerte Schwankung des Spannungspegels des Eingangssignals einer Halbleiterspeichervorrichtung auf der Empfangsseite hervorgerufen, wenn die Betriebsstromversorgungsspannung einer Ausgangsschaltung auf der Übertragungsseite beim Ausgeben eines Signals/ von Daten schwankt. Folglich tritt ein Problem auf, daß es schwierig ist, den logischen Pegel eines Eingangssignals exakt zu bestimmen, um ein internes Signal gemäß dem Eingangssignal zu erzeugen.

In Abhängigkeit von den Verarbeitungssystemen kann ein Fall vorkommen, bei dem unterschiedliche Schnittstellen verwendet werden. Solche Systeme enthalten ein System zur Übertragung eines Signals/von Daten in Abhängigkeit von einer LVTLL- Schnittstelle und ein System zur Übertragung von einem Signal/von Daten in Abhängigkeit von einer 1,8 V- Systemschnittstelle, die oben beschrieben wurde. Wenn Chips für eine solche Mehrzahl von Schnittstellen separat und individuell entwickelt werden, würde die Entwicklungseffektivität abnehmen. Deshalb wird im allgemeinen ein gemeinsames Chipdesign für eine Mehrzahl von Schnittstellen verwendet und der Pegel der Referenzspannung wird endgültig in Abhängigkeit von einer Schnittstelle, die praktisch verwendet werden soll, festgelegt.

Sogar wenn eine solche Mehrzahl von Schnittstellen eine Schnittstelle enthält, die ein Eingangssignal empfängt, das eine H-Pegel untere Grenzspannung und eine L-Pegel obere Grenzspannung besitzt, die von einem Stromversorgungsspannungspegel, wie er oben beschrieben wurde, abhängt, ist es dennoch erforderlich, den logischen Pegel des Eingangssignals exakt zu bestimmen, ungeachtet von den Veränderungen der Stromversorgungsspannung, ohne eine Verarbeitungsgeschwindigkeit eines internen Signals zu beeinflussen.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Eingangsschaltung bereitzustellen, die in der Lage ist, ein internes Signal exakt und in einer stabilen Art und Weise zu erzeugen, sogar, wenn eine Stromversorgungsspannung, die die Amplitude eines externen Signals definiert, schwankt.

Es ist ein Ziel der Erfindung, eine Eingangsschaltung bereitzustellen, die leicht auf eine Mehrzahl verschiedener Typen von Schnittstellen anpassbar ist, und die in der Lage ist, den logischen Pegel eines Eingangssignals exakt zu bestimmen, ohne die Signalverarbeitungsgeschwindigkeit zu verschlechtern.

Eine Halbleitervorrichtung gemäß einem ersten Aspekt der vorliegenden Erfindung enthält eine Referenzspannungserzeugungsschaltung, die eine Referenzspannung erzeugt, aus einer ersten Stromversorgungsspannung, die von einem ersten Stromversorgungspad geliefert wird, in Abhängigkeit von der ersten Stromversorgungsspannung, eine erste Eingangsschaltung, die ein erstes Eingangssignal aufnimmt und einen logischen Pegel des ersten Eingangssignals in Abhängigkeit von einem Verhältnis zwischen den Spannungspegeln der Referenzspannung und dem ersten Eingangssignal bestimmt, um ein erstes internes Signal auf einem Pegel einer zweiten Stromversorgungsspannung zu erzeugen, die sich von der ersten Stromversorgungsspannung in Abhängigkeit von einem Ergebnis der Bestimmung unterscheidet, und eine Ausgangsschaltung, die die erste Stromversorgungsspannung von einem zweiten Stromversorgungspad, der separat von dem ersten Stromversorgungspad vorgesehen ist, als Betriebsstromversorgungsspannung empfängt, um ein empfangenes Signal für einen externen Ausgang zu puffern.

Eine Halbleitervorrichtung gemäß einem zweiten Aspekt der vorliegenden Erfindung enthält eine Torschaltung, die eine erste Stromversorgungsspannung als Betriebstromversorgungsspannung zum Puffern eines Eingangssignals aufnimmt und ein Ausgangssignal erzeugt, das eine Amplitude besitzt, die einem Pegel der ersten Stromversorgungsspannung entspricht, und eine Pegelumwandlungsschaltung zum Umwandeln des Ausgangssignals, das von der Torschaltung erzeugt wurde, in ein Signal, das eine Amplitude besitzt, die einem Pegel der zweiten Stromversorgungsspannung entspricht, um ein internes Signal zu erzeugen. Der logische Pegel des Eingangssignals wird durch eine Spannung bestimmt, die von der zweiten Stromversorgungsspannung abhängt.

Eine Halbleitervorrichtung gemäß einem dritten Aspekt der vorliegenden Erfindung enthält eine erste Takteingangsschaltung, die eine erste Stromversorgungsspannung als eine Betriebstromversorgungsspannung aufnimmt und ein von außen geliefertes externes Taktsignal mit einer ersten Referenzspannung vergleicht und ein internes Taktsignal erzeugt, das dem externen Taktsignal in Abhängigkeit von einem Ergebnis des Vergleichs bei Aktivierung entspricht, eine zweite Takteingangsschaltung, die eine zweite Stromversorgungsspannung als eine Betriebsstromspannung aufnimmt und das externe Taktsignal mit einer zweiten Referenzspannung vergleicht und ein zweites internes Taktsignal erzeugt, das dem externen Taktsignal in Abhängigkeit von einem Ergebnis des Vergleichs entspricht, eine erste Taktsteuerschaltung zur Erzeugung eines ersten Taktsteuersignals, um die erste Takteingangsschaltung in Abhängigkeit von dem Taktsignal zu aktivieren, und eines Taktfreigabesignals zur Anweisung, ob das Taktsignal gültig oder ungültig ist, und eine zweite Taktsteuerschaltung zur Erzeugung eines zweites Taktsteuersignals, um die zweite Takteingangsschaltung in Abhängigkeit von dem externen Taktsignal und dem Taktfreigabesignal zu aktivieren.

Der logische Pegel des ersten Eingangssignals wird in Abhängigkeit von einem Verhältnis zwischen den Spannungspegeln der Referenzspannung in Abhängigkeit von der erste Stromversorgungsspannung und dem ersten Eingangssignal bestimmt. Sogar wenn der Pegel der ersten Stromversorgungsspannung variiert, kann das interne Signal exakt erzeugt werden, ungeachtet der Schwankung des ersten Stromversorgungsspannungspegels, da der logische Pegel des Eingangssignals auf der Basis der ersten Stromversorgungsspannung bestimmt wird.

Hinsichtlich der Taktsignale sind eine Mehrzahl von Schaltungssystemen vorgesehen, in Abhängigkeit von den erhältlichen Pegeln der Stromversorgungsspannung. Gemäß einem Pegel der Stromversorgungsspannung wird ein entsprechendes Taktsignalerzeugungsschaltungssystem aktiviert. Sogar wenn die externe Stromversorgungsspannung verändert wird, um einer Änderung der Amplitude des Taktsignals zu folgen, kann ein internes Taktsignal gemäß dem externen Taktsignal exakt und leicht erzeugt werden.

Die vorgenannten und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen offensichtlicher.
Fig. 1 zeigt schematisch eine Gesamtkonfiguration einer Halbleitervorrichtung gemäß der vorliegenden Erfindung.
Fig. 2 zeigt eine Konfiguration einer Eingangsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Fig. 3 zeigt beispielhaft eine Konfiguration einer Schaltung zur Erzeugung einer Referenzspannung gemäß einer ersten Ausführungsform der Erfindung.
Fig. 4 zeigt eine Konfiguration einer Eingangsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Fig. 5 zeigt schematisch eine Konfiguration einer Eingangsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
Fig. 6 ist ein Signalwellenverlaufsdiagramm, das eine Funktion einer Einschalterfassungsschaltung darstellt, die in Fig. 5 gezeigt ist.
Fig. 7 zeigt eine Konfiguration einer Eingangsschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
Fig. 8 ist ein Signalwellenverlaufsdiagramm, das eine Funktion der Eingangsschaltung, die in Fig. 7 gezeigt ist, darstellt.
Fig. 9 zeigt schematisch eine Konfiguration einer Eingangsschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
Fig. 10 zeigt eine Konfiguration einer Eingangsschaltung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
Fig. 11 ist ein Signalwellenverlaufsdiagramm, das eine Funktion einer Taktsteuerschaltung, die in Fig. 10 gezeigt ist, darstellt.
Fig. 12 zeigt schematisch eine Konfiguration einer Abwandlung der sechsten Ausführungsform der Erfindung.
Fig. 13 zeigt schematisch eine Anordnung einer Takteingangsschaltung gemäß einer sechsten Ausführungsform der Erfindung.
Fig. 14 zeigt eine Abwandlung der Anordnung der Takteingangsschaltung gemäß der sechsten Ausführungsform der Erfindung.
Fig. 15A zeigt schematisch eine Stromversorgungsanordnung gemäß einer siebten Ausführungsform der vorliegenden Erfindung und Fig. 15B zeigt Spannungsänderungen, wenn Daten unter der in Fig. 15A gezeigten Stromversorgungsanordnung ausgegeben werden.
Fig. 16 zeigt schematisch eine Konfiguration einer Referenzspannungserzeugungsschaltung, die in Fig. 15A gezeigt ist.
Fig. 17 zeigt schematisch Verbindungen zwischen Pads und Anschlussstiften.
Fig. 18 zeigt schematisch eine Konfiguration einer herkömmlichen Eingangsschaltung.
Fig. 19 ist ein Signalwellenverlaufsdiagramm, das eine Funktion der Eingangsschaltung, die in Fig. 18 gezeigt ist, darstellt.
Fig. 20 zeigt ein Verhältnis zwischen einem Eingangssignal in die Eingangsschaltung, die in Fig. 18 gezeigt ist, und einer Referenzspannung.
Fig. 21A zeigt schematisch ein Verhältnis zwischen der Referenzspannung und dem logischen Pegel des Eingangssignals, wenn eine externe Leistungsversorgungsspannung anwächst, und
Fig. 21B zeigt ein Verhältnis zwischen der Referenzspannung und dem logischen Pegel des Eingangssignals, wenn die externe Leistungsversorgungsspannung abnimmt.
Fig. 22A zeigt schematisch den Wellenverlauf eines internen Signals, wenn die externe Stromversorgungsspannung zunimmt, und Fig. 22B zeigt den Wellenverlauf eines internen Signals, wenn die interne Stromversorgungsspannung abnimmt.

Gesamtkonfiguration

Fig. 1 zeigt schematisch die Gesamtkonfiguration einer Halbleitervorrichtung gemäß der vorliegenden Erfindung. Gemäß Fig. 1 enthält eine Halbleitervorrichtung 1 eine interne Stromversorgungsschaltung 2, die unterschiedliche interne Stromversorgungsspannungen aus einer externen Stromversorgungsspannung EXVDD erzeugt, und eine Speicherschaltung 3, die von einer internen Stromversorgungsschaltung 2 interne Leistungsversorgungsspannungen als ihre Betriebsstromversorgungsspannungen empfängt. Fig. 1 zeigt eine periphere Stromversorgungsspannung VDDP und eine Feldstromversorgungsspannung VDDS als Stellvertretende der internen Stromversorgungsspannungen, die durch die interne Stromversorgungsschaltung 2 erzeugt werden. Die Speicherschaltung 3 enthält ein Speicherzellenfeld, das Speicherzellen enthält, die in Reihen und Spalten angeordnet sind, und eine Speicherauswahlschaltung zum Auswählen einer Speicherzelle aus diesem Speicherzellenfeld. Die Feldstromversorgungsspannung VDDS wird an das Speicherzellenfeld geliefert und die periphere Stromversorgungsspannung VDDP wird an die Schaltung zum Auswählen einer Speicherzelle geliefert.
Die Halbleitervorrichtung 1 enthält des weiteren eine Takteingangsschaltung 4, die ein externes Taktsignal EXCLK und ein externes Taktfreigabesignal XCLKE aufnimmt, das anweist, ob das Taktsignal gültig/ungültig ist, um ein internes Taktsignal CLKIN zu erzeugen, eine Signaleingangspufferschaltung 5, die ein internes Signal in Abhängigkeit von einem externen Signal EXSG erzeugt, eine Dateneingangspufferschaltung 6, die von außen gelieferte Eingangsdaten empfängt, um interne Daten zu erzeugen, und eine Datenausgangspufferschaltung 7, die nach außen ausgegebene Daten aus einer ausgewählten Speicherzelle in der Speicherschaltung 3 ausliest.
Fig. 1 zeigt, daß die Dateneingangspufferschaltung 6 und die Datenausgangspufferschaltung 7 Daten über einen gemeinsamen Anschluß (Pad) eingibt/ausgibt. Jedoch können die Dateneingangspufferschaltung 6 und die Datenausgangspufferschaltung 7 Daten über unterschiedliche Anschlüsse (Pads) eingeben/ausgeben.
Die Takteingangsschaltung 4, die Signaleingangspufferschaltung 5, die Dateneingangspufferschaltung 6 und die Datenausgangspufferschaltung 7 werden mit der extern gelieferten Ausgangsstromversorgungsspannung VDDQ und der peripheren Stromversorgungsspannung VDDP, die von der internen Stromversorgungsschaltung 2 geliefert wird, beliefert.
Gemäß einer Ausgangsstromversorgungsspannung VDDQ wird jede Amplitude der Daten DQ, des externen Signals EXSG, des externen Taktsignals EXCLK und des externen Taktfreigabesignals XCLKE bestimmt. Genauer gesagt wird in Abhängigkeit von einer Schnittstelle, die bei dieser Halbleitervorrichtung 1 angewendet wird, der Spannungspegel der Ausgangsstromversorgungsspannung VDDQ bestimmt. Die Ausgangsstromversorgungsspannung VDDQ wird an die Takteingangsschaltung 4, die Signaleingangspufferschaltung 5, die Dateneingangspufferschaltung 6 und die Datenausgangspufferschaltung 7 geliefert und ein internes Signal wird in Abhängigkeit von einer Spannung im Verhältnis zwischen der Ausgangsstromversorgungsspannung VDDQ und einem extern angelegten Signal (das Daten enthält), erzeugt. Somit kann das interne Signal exakt erzeugt werden, indem der logische Pegel des externen Signals bestimmt wird, sogar wenn die Ausgangsstromsversorgungsspannung VDDQ schwankt oder sich der Stromversorgungsspannungspegel in Abhängigkeit von der verwendeten Schnittstelle ändert.

Erste Ausführungsform

Fig. 2 zeigt eine Konfiguration einer Eingangspufferschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Fig. 2 zeigt die Konfiguration einer Eingangspufferschaltung in einer ersten Stufe einer jeden Takteingangsschaltung 4, einer Signaleingangspufferschaltung 5 und einer Dateneingangsschaltung 6, die in Fig. 1 gemeinsam gezeigt sind. Die Eingangspufferschaltung der ersten Stufe puffert Signale/Daten, die von außen über ein Pad angelegt werden, um ein internes Signal zu erzeugen.
Gemäß Fig. 2 enthält die Eingangspufferschaltung eine Vergleichsschaltung 10 zum Vergleichen der Referenzspannung Vref1 mit dem Spannungspegel des externen Signals EXS, um ein Signal OUT zu erzeugen, das ein Ergebnis des Vergleichs angibt, und einen Umkehrpuffer 12 zum Puffern des Ausgangssignals OUT aus der Vergleichsschaltung 10, um ein internes Signal BUFIN zu erzeugen. Diese Vergleichsschaltung 10 und der Umkehrpuffer 12 nehmen die periphere Stromversorgungsspannung VDDB als ihre Betriebsstromversorgungsspannung auf. Die Referenzspannung Vref1 besitzt einen Spannungspegel, der die Hälfte einer Ausgangsstromversorgungsspannung VDDQ ist und der von der Ausgangsstromversorgungsspannung VDDQ abhängt.
Die Vergleichsschaltung 10 enthält einen P-Kanal-MOS- Transistor (Isolierschichtfeldeffekttransistor) 10a, der zwischen einem Stromversorgungsknoten und einem internen Knoten NA verbunden ist, und dessen Gate mit dem internen Knoten NA verbunden ist, einen P-Kanal-MOS-Transistor 10b, der zwischen dem Versorgungsknoten und einem internen Knoten NB verbunden ist und dessen Gate mit dem internen Knoten NA verbunden ist, einen N-Kanal-MOS-Transistor 10c, der zwischen den internen Knoten NA und NC verbunden ist und dessen Gate die Referenzspannung Vref1 empfängt, einen N-Kanal-MOS-Transistor 10d, der zwischen den internen Knoten NB und NC verbunden ist, und an dessen Gate das externe Signal EXS aufnimmt, und eine Konstantstromquelle 10e, die zwischen dem internen Knoten NC und einem Erdungsknoten verbunden ist. Die Konstantstromquelle 10e entscheidet über einen Betriebsstrom der Vergleichsschaltung 10.
In der Vergleichsschaltung 10 bilden die MOS-Transistoren 10a und 10b eine Stromspiegelstufe, so daß der Spiegelstrom eines Stroms, der durch den MOS-Transistor 10a fließt, durch den MOS-Transistor 10b fließt. Wenn diese MOS-Transistoren 10a und 10b dieselbe Größe besitzen (das Verhältnis von Kanalbreite zu Kanallänge), fließt der Strom mit derselben Größe durch die MOS-Transistoren 10a und 10b.
Die MOS-Transistoren 10c und 10d bilden eine Differenzstufe, um auf dem internen Knoten NB ein Signal in Abhängigkeit von der Differenz zwischen der Referenzspannung Vref1 und dem Spannungspegel des externen Signals EXS zu erzeugen. Wenn beispielsweise das externe Signal EXS einen höheren Spannungspegel besitzt als die Referenzspannung Vref1, besitzt der MOS-Transistor 10d eine größere Leitfähigkeit, so daß der Strom, der durch den MOS-Transistor 10d fließt, im Betrag größer ist als derjenige, der durch den MOS-Transistor 10c fließt. Der MOS-Transistor 10c empfängt einen Strom von dem MOS-Transistor 10a. Deshalb entlädt der MOS-Transistor bad den von dem MOS-Transistor 10b gelieferten Strom und das Ausgangssignal OUT von dem Knoten NB geht tief.
Wenn der Spannungspegel des externen Signals EXS niedriger als die Referenzspannung Vref1 ist, wird die Leitfähigkeit des MOS-Transistors 10c größer gemacht als die Leitfähigkeit des MOS-Transistors 10d, so daß die Strommenge, die durch den MOS-Transistor 10c fließt, größer gemacht wird als diejenige, die durch den MOS-Transistor bad fließt. Da der Spiegelstrom des Stroms, der durch den MOS-Transistor 10c fließt, über die Stromspiegelstufe der MOS-Transistoren 10a und 10b zu dem MOS-Transistor 10d geliefert wird, kann der MOS-Transistor 10d nicht den gesamten gelieferten Strom entladen. Deshalb geht das Ausgangssignal OUT von dem Knoten NB hoch.
Der Umkehrpuffer 12 enthält einen P-Kanal-MOS-Transistor 12a, der zwischen dem Stromversorgungsknoten und einem Knoten 12c verbunden ist und an dessen Gate das Ausgangssignal OUT von der Vergleichsschaltung 10 empfängt, und einen N-Kanal-MOS- Transistor 12b, der zwischen dem Knoten 12c und dem Erdungsknoten verbunden ist und an dessen Gate das Ausgangssignal OUT von der Vergleichsschaltung 10 aufgenommen wird.
Der Umkehrpuffer 12 verstärkt das Ausgangssignal OUT und kehrt es um, um ein internes Signal BUFIN zu erzeugen. Wenn sich das Ausgangssignal OUT von der Vergleichsschaltung 10 auf einem Zwischenspannungspegel befindet, jedoch eine Eingangslogik-Grenzwertspannung des Umkehrpuffers 12 überschreitet, wird das interne Signal BUFIN schnell an den Spannungspegel in Abhängigkeit von dem logischen Pegel des Ausgangssignals OUT von der Vergleichsschaltung 10 gesteuert. Das interne Signal BUFIN besitzt eine Amplitude, die der internen Stromversorgungsspannung VDDP entspricht. Demgemäß wird bei der Schaltung, die in Fig. 2 gezeigt ist, das externe Signal EXS mit einer Amplitude von VDDQ im Pegel umgesetzt auf das Signal mit der Amplitude VDDP.
Die Referenzspannung Vref1 besitzt einen Spannungspegel, der bei einer Hälfte der Ausgangsstromversorgungsspannung VDDQ liegt. Wenn die Ausgangsstromversorgungsspannung VDDQ variiert, wird das externe Signal EXS, das durch eine Schaltung erzeugt wird, die die gemeinsame Ausgangsstromversorgungsspannung VDDQ verwendet, entsprechend variiert. Die Referenzspannung Vref1 variiert somit immer in Abhängigkeit von einer Veränderung der Ausgangsstromversorgungsspannung VDDQ. Sogar wenn sich der Spannungspegel der Ausgangsstromversorgungsspannung VDDQ ändert, wird die Referenzspannung Vref1 auf dem Zwischenwert zwischen der H-Pegel unteren Grenzwertspannung VIH (im nachfolgenden wird darauf als HIGH/Hoch-Pegelspannung Bezug genommen) des externen Signals EXS und der L-Pegel oberen Grenzwertspannung VIL (im nachfolgenden wird darauf als LOW/Tief-Pegelspannung bezug genommen) gehalten. Ungeachtet einer Änderung der Ausgangsstromversorgungsspannung VDDQ kann der logische Pegel des externen Signals EXS exakt bestimmt werden. Zusätzlich wird dieselbe Betriebsgrenze sowohl in Bezug zu der HIGH-Pegelspannung VIH als auch der LOW- Pegelspannung VIL immer sichergestellt.
Das externe Signal EXS kann irgendeines der in Fig. 1 gezeigten Signale sein.
Fig. 3 zeigt beispielhaft eine Konfiguration einer Schaltung 14, die eine Referenzspannung Vref1, die in Fig. 2 gezeigt ist, darstellt. Gemäß Fig. 3 enthält die Referenzspannungserzeugungsschaltung 14 ein Widerstandselement 14a, das zwischen einem Ausgangsstromversorgungsknoten und einem Knoten ND verbunden ist, einen N-Kanal-MOS-Transistor 14b, der zwischen den Knoten ND und NE verbunden ist und dessen Gate mit dem Knoten ND verbunden ist, einen P-Kanal-MOS-Transistor 14c, der zwischen den Knoten NE und NF verbunden ist und dessen Gate mit dem Knoten NF verbunden ist, ein Widerstandselement 14d, das zwischen dem Knoten NF und dem Erdungsknoten verbunden ist, und einen N-Kanal-MOS-Transistor 14e, der zwischen dem Ausgangsstromversorgungsknoten und einem Knoten NG verbunden ist und dessen Gate mit dem Knoten ND verbunden ist, und einen P-Kanal-MOS-Transistor 14f, der zwischen dem Knoten NG und dem Erdungsknoten verbunden ist und dessen Gate mit dem Knoten NF verbunden ist. An dem Ausgangsstromversorgungsknoten des Referenzspannungsgenerators 14 wird eine Ausgangsstromversorgungsspannung VDDQ über ein Pad geliefert, das sich von dem Pad unterscheidet, das eine Betriebsstromversorgungsspannung an die Ausgangsschaltung und andere liefert, um die Referenzspannung in einer stabilen Art und Weise zu erzeugen, ohne durch irgendeine Veränderung der Ausgangsstromversorgungsspannung VDDQ beeinflußt zu werden, wenn die Ausgangsschaltung arbeitet.
Jeweilige Widerstandswerte der Widerstandselemente 14a und 14d sind R1 und R2, die ausreichend größer als der Kanalwiderstand (ON-Widerstand) der MOS-Transistoren 14b und 14c sind. In diesem Zustand arbeiten die MOS-Transistoren 14b und 14c jeder in einem Diodenmodus, um einen Spannungsabfall hervorzurufen, der dem Absolutwert eines Grenzwertes davon in einer Vorwärtsrichtung entspricht. Wenn die Widerstandswerte R1 und R2 der Widerstandselemente 14a und 14d einander gleich sind, werden die Spannung V (ND) und die Spannung V (NF) jeweils auf den Knoten ND und NF durch die folgenden Gleichungen dargestellt:

V (ND) = (VDDQ/2) + Vthn, und
V (NF) = (VDDQ/2) - |Vthp
wobei Vthn und Vthp jeweilige Grenzwertspannungen der MOS- Transistoren 14b und 14c angeben.
Der MOS-Transistor 14e, dessen Gatespannung kleiner als die Spannung auf dem Drainknoten, d. h. die Ausgangsstromversorgungsspannung VDDQ, ist, arbeitet in einem Quellennachfolgemodus, um eine Spannung an den Knoten NG zu übertragen, die niedriger als die Spannung V (ND) auf dem Knoten ND durch die Grenzwertspannung Vthn ist. Deshalb wird die Spannung, die durch (VDDQ/2) dargestellt wird, durch diesen MOS-Transistor 14e auf den Knoten NG übertragen.
Andererseits arbeitet der MOS-Transistor 14f, dessen Drainknotenspannung niedriger als seine Gatespannung oder die Spannung auf dem Knoten NF ist, im Quellenfolgemodus ähnlich. Der MOS-Transistor 14f überträgt somit die Spannung, die höher als die Spannung V (NF) auf dem Knoten NF ist, durch den Absolutwert |Vthp| seiner Grenzwertspannung, d. h. die Spannung, die durch (VDDQ/2) dargestellt wird, auf den Knoten NG. Es wird hier angenommen, daß die Grenzwertspannungen der MOS- Transistoren 14c und 14f einander gleich sind und daß die Grenzwertspannungen der MOS-Transistoren 14b und 14e einander gleich sind.
Wenn die Referenzspannung Vref1 niedriger als die Spannung (VDDQ/2) ist, ist die Gate-Quellenspannung des MOS- Transistors 14e größer als die Grenzwertspannung Vthn, so daß der MOS-Transistor 14e eingeschaltet wird, um Strom an den Knoten NG zu liefern und um den Pegel der Referenzspannung Vref1 zu erhöhen. Wenn die Referenzspannung Vref1 höher als der Spannungspegel von (VDDQ/2) ist, ist die Quellengatespannung des MOS-Transistors 14f größer als der Absolutwert der Grenzwertspannung, so daß der MOS-Transistor 14 eingeschaltet wird und der Spannungspegel der Referenzspannung Vref1 abnimmt. Die Quellenfolgemodusfunktionen der MOS-Transistoren 14e und 14f erlauben es, daß der Pegel der Referenzspannung Vref1 auf dem Pegel von (VDDQ/2) gehalten wird.
Zusätzlich kann die Referenzspannungserzeugungsschaltung 14 eine Zwischenspannung (VDDQ/2) erzeugen, mit einem winzigen Strombetrag durch Widerstandselemente 14a und 14d, die ausreichend große Widerstandswerte besitzen. In diesem Fall ist es lediglich erforderlich, daß die Referenzspannungserzeugungsschaltung 14 die Gatekapazität einer Differenzstufe einer Differenzverstärkerschaltung lädt, die die Vergleichsschaltung der Eingangspufferschaltung bildet. Deshalb ist es möglich, daß die Referenzspannungserzeugungsschaltung 14 MOS- Transistoren 14e und 14f haben kann, die in einer ausreichend kleinen Größe hergestellt sind und daß der Stromverbrauch ausreichend klein gemacht werden kann.
Wie oben beschrieben wurde, wird die Referenzspannung gemäß der ersten Ausführungsform in Übereinstimmung mit der Stromversorgungsspannung erzeugt, die den logischen Pegel des externen Signals bestimmt, und diese Referenzspannung und das externe Signal werden miteinander verglichen. Somit kann die Referenzspannung exakt auf den Zwischenspannungspegel zwischen den HIGH- und LOW-Pegelspannungen des sich veränderten externen Signals gehalten werden, sogar wenn die Ausgangsstromversorgungsspannung variiert, oder wenn sich die Amplitude des externen Signals verändert (wenn sich der Spannungspegel ändert). Der logische Pegel des externen Signals kann somit korrekt bestimmt werden.
Darüber hinaus können die Ränder der Referenzspannung Vref1 für die Hochpegelspannung (HIGH-Level) VIH und für die Tiefpegelspannung (LOW-Level) VIL des externen Signals einander gleich gemacht werden, sogar wenn die Ausgangsstromversorgungsspannung variiert. Deshalb können dieselben Ränder der Referenzspannung immer sowohl für die Hochpegelspannung VIH als auch die Tiefpegelspannung VIL sichergestellt werden und der logische Pegel des externen Signals kann in einer stabilen Art und Weise bestimmt werden.

Zweite Ausführungsform

Fig. 4 zeigt eine Konfiguration einer Eingangsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Fig. 4 zeigt ferner die Konfiguration einer Eingangspufferschaltung, die ein externes Signal EXS aufnimmt, um ein internes Signal BUFIN zu erzeugen. Gemäß Fig. 4 enthält die Eingangspufferschaltung einen Umkehrpuffer 16, der das externe Signal EXS aufnimmt, um ein Signal zu erzeugen, das eine Amplitude besitzt, die dem Pegel der Ausgangsstromversorgungsspannung VDDQ entspricht, eine Pegelumwandlungsschaltung 18, die das Ausgangssignal von dem Umkehrpuffer 16 in ein Signal umwandelt mit einer Amplitude, die dem Pegel einer internen Stromversorgungsspannung VDDP entspricht, und einen Umkehrpuffer 20, der das Ausgangssignal von der Pegelumwandlungsschaltung 18 puffert (verstärkt), um ein internes Signal BUFIN zu erzeugen.
Der Umkehrpuffer 16 nimmt eine Ausgangsstromversorgungsspannung VDDQ als seine Betriebsstromversorgungsspannung auf und die Pegelumwandlungsschaltung 18 und der Umwandlungspuffer 20 nehmen die innere Stromversorgungsspannung VDDP als ihre Betriebsstromversorgungsspannung auf. Das externe Signal EXS wird durch den Umkehrpuffer 16 aufgenommen, der mit einer Stromversorgungsspannung VDDQ als Betriebsstromversorgungsspannung versorgt wird. Der Eingangslogikgrenzwert des Umkehrpuffers 16 wird auf den Spannungspegel VDDQ/2 festgelegt. Deshalb kann die Eingangslogikgrenzwertspannung immer auf dem Spannungspegel VDDQ/2 gehalten werden, sogar wenn sich die Amplitude des externen Signals EXS in Abhängigkeit von einer Änderung der Ausgangsstromversorgungsspannung VDDQ ändert. Ungeachtet einer Veränderung der Stromversorgungsspannung VDDQ kann der logische Pegel des externen Signals EXS exakt bestimmt werden.
Das Ausgangssignal von dem Umkehrpuffer 16 wird durch die Pegelumwandlungsschaltung 18 in das Signal mit dem Pegel der internen Stromversorgungsspannung VDDP umgewandelt und ein internes Signal BUFIN des Pegels der internen Stromversorgungsspannung VDDP wird durch den Umwandlungspuffer 20 erzeugt. Somit kann das interne Signal erzeugt werden, das einen Spannungspegel in Abhängigkeit von der Betriebsstromversorgungsspannung der internen Schaltung hat.
Der Umkehrpuffer 16 enthält einen P-Kanal-MOS-Transistor 16a, der zwischen einem Ausgangsstromversorgungsknoten und einem internen Knoten NG verbunden ist und ein Gate besitzt, das ein externes Signal EXS aufnimmt, einen P-Kanal-MOS-Transistor 16b, der zwischen dem Ausgangsstromversorgungsknoten und dem Knoten NG verbunden ist und ein Gate besitzt, das ein Freigabesignal EN empfängt, und N-Kanal-MOS-Transistoren 16c und 16d, die in Serie zwischen dem Knoten NG und einem Erdungsknoten verbunden sind.
Der MOS-Transistor 16c nimmt an seinem Gate ein externes Signal EXS auf, während der MOS-Transistor 16d an seinem Gate ein Freigabesignal EN aufnimmt. Das Freigabesignal EN wird in einem Herabschaltbetrieb deaktiviert. Wenn das Freigabesignal EN inaktiv ist, befindet sich der MOS-Transistor 16b in einem EIN-Zustand (leitfähiger Zustand), und der MOS-Transistor 16d befindet sich in einem AUS-Zustand (nicht leitfähiger Zustand). Demgemäß wird der Knoten NG auf dem Pegel der Ausgangsstromversorgungsspannung VDDQ gehalten. Somit kann der Betrieb des Umkehrpuffers 16 gestoppt werden, ungeachtet irgendwelcher Veränderungen des externen Signals EXS, wenn das Freigabesignal EN inaktiv ist, um den Stromverbrauch in einen Niedrigstromverbrauchmodus wie dem Herabschaltbetrieb zu reduzieren.
Die Pegelumwandlungsschaltung 18 enthält einen P-Kanal-MOS- Transistor 18a, der zwischen dem internen Stromversorgungsknoten und einem internen Knoten NH verbunden ist und ein Gate besitzt, das mit einem internen Knoten NI verbunden ist, eine P-Kanal-MOS-Transistor 18b, der zwischen dem internen Stromversorgungsknoten und dem internen Knoten NI verbunden ist und ein Gate besitzt, das mit dem internen Knoten NH verbunden ist, einen N-Kanal-MOS-Transistor 18c, der zwischen dem internen Knoten NH und dem Erdungsknoten verbunden ist und ein Tor besitzt, daß das Ausgangssignal von dem Umkehrpuffer 16 empfängt, und einen N-Kanal-MOS-Transistor 18d, der zwischen dem internen Knoten NI und dem Erdungsknoten verbunden ist und ein Tor besitzt, daß das Ausgangssignal von dem Umkehrpuffer 16 über eine Umkehrschaltung 18e empfängt. Die Umkehrschaltung 18e nimmt die Ausgangsstromversorgungsspannung VDDQ als ihre Betriebsstromversorgungsspannung auf. Bei dieser Pegelumwandlungsschaltung 18 erhält das Ausgangssignal von der Umkehrschaltung 18e den L-Pegel und die MOS- Transistoren 18c und 18d befinden sich jeweils in EIN- und AUS-Zuständen, wenn das Ausgangssignal von dem Umkehrpuffer 16 den H-Pegel erhält. Mit der Abnahme der Spannung am Knoten NH geht der MOS-Transistor 18b in den EIN-Zustand über, um die Spannung am Knoten NI auf dem Pegel der internen Stromversorgungsspannung VDDP anzuheben. Mit dieser Zunahme des Spannungspegels am internen Knoten NI ändert sich der Zusatand des MOS-Transistor 18a in einen nicht leitfähigen Zustand. Schließlich erzielt der interne Knoten NI einen Spannungspegel, der dem Pegel der internen Stromversorgungsspannung VDDP entspricht und der interne Knoten NH erzielt einen Spannungspegel, der dem Erdungsspannungspegel entspricht. In diesem Zustand befindet sich der MOS-Transistor 18a in einem AUS-Zustand und das Signal des H-Pegels am Knoten NI wird durch die Transistoren 18a und 18b verriegelt und somit wird kein Strom verbraucht.
Wenn sich das Ausgangssignal von dem Umkehrpuffer 16 auf dem L-Pegel befindet, befindet sich das Ausgangssignal von der Umkehrschaltung von 18e auf dem H-Pegel, so daß sich der MOS- Transistor 18c in einem AUS-Zustand befindet, während sich der MOS-Transistor 18d in einem EIN-Zustand befindet, um einen internen Knoten NI auf den Erdungsspannungspegel zu steuern. Mit der Abnahme der Spannung am internen Knoten NI geht der MOS-Transistor 18a in einen EIN-Zustand über, um den Spannungspegel am internen Knoten NH anzuheben. Schließlich erzielt der interne Knoten NH einen Spannungspegel, der einer internen Stromversorgungsspannung VDDP entspricht und der interne Knoten NI erzielt den Erdungsspannungspegel.
Auf diesem Wege wird das L-Pegel-Signal von der Pegelumwandlungsschaltung 18 ausgegeben, wenn der Umkehrpuffer 16 das Ausgangssignal mit dem L-Pegel bereitstellt. Wenn der Umkehrpuffer 16 das Ausgangssignal mit dem Pegel der Ausgangsstromversorgungsspannung VDDQ bereitstellt, gibt die Pegelumwandlungsschaltung 18 das Signal mit dem Pegel der internen Stromversorgungsspannung VDDP aus.
Mit Hilfe der Pegelumwandlungsschaltung 18 wird das Signal mit dem Pegel der internen Stromversorgungsspannung VDDP erzeugt. Die Ränder für den H-Pegel und den L-Pegel des Ausgangssignals von der Pegelumwandlungsschaltung 18 werden in Bezug auf die Eingangslogikgrenzwertspannung des Umkehrpuffers 20 sichergestellt und das interne Signal BUFIN wird schnell erzeugt.
Wie oben beschrieben wurde, wird das extern angelegte Signal gemäß der zweiten Ausführungsform der vorliegenden Erfindung durch den Umkehrpuffer aufgenommen, der die Ausgangsstromversorgungsspannung als seine Betriebsstromversorgungsspannung aufnimmt, und das Ausgangssignal von dem Umkehrpuffer wird im Pegel umgesetzt, um das Signal des Pegels der internen Stromversorgungsspannung zu erzeugen. Somit können die Ränder für die HIGH- und LOW-Pegelspannungen des externen Signals EXS präzise einander gleich gemacht werden, ungeachtet einer Schwankung der Ausgangsstromversorgungsspannung VDDQ. Der logische Pegel des externen Signals EXS kann zuverlässig bestimmt werden, um das interne Signal zu erzeugen.

Dritte Ausführungsform

Fig. 5 zeigt schematisch eine Konfiguration einer Eingangspufferschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Gemäß Fig. 5 enthält die Eingangspufferschaltung eine Gateschaltung 24, die das externe Signal EXS und ein Einschalt-Erfassungssignal ZPORQ von einer Einschalt-Erfassungsschaltung 22 aufnimmt, eine Pegelumwandlungsschaltung 18 zum Umsetzen des Pegels eines Ausgangssignals von der Gateschaltung 24, und einen Umkehrpuffer 20 zum Puffern (Verstärken) des Ausgangssignals von der Pegelumwandlungsschaltung 18, um ein internes Signal BUFIN zu erzeugen.
Die Einschalt-Erfassungsschaltung 22 hebt das Einschalt- Erfassungssignal ZPORQ auf den H-Pegel, wenn die Ausgangsstromversorgungsspannung VDDQ geliefert wird und wird stabil. Die Einschalt-Erfassungsschaltung 22 kann so aufgebaut sein, daß sie den Stromanstieg der Stromversorgungsspannung erfaßt, indem der Spannungspegel an einem internen Knoten durch ein Kapazitätskoppeln eines Kapazitätselementes gemäß einer Zunahme des Pegels der Stromversorgungsspannung anhebt, wie das beispielsweise bei einer allgemeinen Einschalt-Erfassungsschaltung getan wird.
Die Gateschaltung 24 ist eine NAND-Schaltung und nimmt eine Ausgangsstromversorgungsspannung VDDQ als ihre Betriebsstromversorgungsspannung auf. Die Pegelumwandlungsschaltung 18 enthält eine Umkehrschaltung 18e zum Umkehren des Ausgangssignals von der Gateschaltung 24, und eine Pegelumwandlungsschaltung 19, die eine Pegelumwandlung in Abhängigkeit von dem Ausgangssignal von der Gateschaltung 24 und dem Ausgangssignal von der Umkehrschaltung 18e ausführt. Die Konfiguration der Pegelumwandlungsschaltung 19 entspricht der Konfiguration, die die MOS-Transistoren 18a bis 18d enthält, die in Fig. 4 gezeigt ist.
Die interne Stromversorgungsspannung VDDP wird von der externen Stromversorgungsspannung EXVDD erzeugt, die sich von der Ausgangsstromversorgungsspannung VDDQ unterscheidet. Die Ausgangsstromversorgungsspannung VDDQ wird extern angeliefert. Die Stromversorgungsspannungen VDDQ und EXVDD werden nicht immer gleichzeitig geliefert. Zusätzlich definiert die Spezifikation die Einschaltsequenz dieser Spannungen nicht im Besonderen. Deshalb würde es einige Fälle geben, bei denen die Ausgangsstromversorgungsspannung VDDQ noch nicht geliefert wird, wenn die externe Stromversorgungsspannung EXVDD vor der Ausgangsstromversorgungsspannung VDDQ eingeschaltet wird und die interne Stromversorgungsspannung VDDP zuerst ansteigt, um stabil zu werden. In diesem Fall würde eine Fehlfunktion ebenso wie eine Leckage in der ersten Stufe auftreten, wenn die erste Eingangsstufe aus einer Logik gebildet wird, die die Ausgangsstromversorgungsspannung VDDQ verwendet.
Deshalb wird das externe Signal EXS mit dem Einschalterfassungssignal ZPORQ, das von der Einschalterfassungsschaltung 22 geliefert wird, die das Einschalten der Ausgangsstromversorgungsspannung VDDQ erfaßt, kombiniert, wie in Fig. 5 gezeigt ist. Demgemäß wird das Einschalterfassungssignal ZPORQ von der Einschalterfassungsschaltung 22 auf den L-Pegel gesetzt, und das Ausgangssignal von der Gateschaltung 24 wird auf den Pegel der Ausgangsstromversorgungsspannung VDDQ fixiert. Es ist somit möglich, eine Leckage in der ersten Eingangsstufe und eine Fehlfunktion zu verhindern, ungeachtet des Spannungspegels des Eingangssignals EXS, sogar wenn die externe Stromversorgungsspannung EXVDD zuerst geliefert wird und die Ausgangsstromversorgungsspannung VDDQ noch nicht geliefert wird.
Genauer gesagt kann ein Leckstrom in der ersten Eingangsstufe ebenso wie eine Schaltfehlfunktion sicher vermieden werden, wenn nur die externe Stromversorgungsspannung EXVDD geliefert wird und die Ausgangsstromversorgungsspannung VDDQ nicht geliefert wird, wie in Fig. 6 gezeigt ist. Darüber hinaus bringen die Anstiegscharakteristika der Ausgangsstromversorgungsspannung VDDQ kein Problem mit sich und ein normaler Betrieb kann bewirkt werden, wenn die Ausgangsstromversorgungsspannung VDDQ danach geliefert wird.

Vierte Ausführungsform

Fig. 7 zeigt schematisch eine Konfiguration einer Eingangspufferschaltung gemäß einer vierten Ausführungsform in der vorliegenden Erfindung. Die Eingangspufferschaltung in Fig. 7 unterscheidet sich von der Eingangspufferschaltung, die in Fig. 4 gezeigt ist, in dem Punkt, daß eine Umkehrschaltung 26 mit einer relativ niedrigen Ansteuerfähigkeit parallel zu dem Umkehrpuffer 20 vorgesehen ist. Die Umkehrschaltung 26 nimmt eine interne Stromversorgungsspannung VDDP als ihre Betriebsstromversorgungsspannung auf. Der Umkehrpuffer 20 und die Umkehrschaltung 26 bilden eine Verriegelungsschaltung, die eine relativ niedrige Verriegelungsfähigkeit besitzt. Die anderen Komponenten der Eingangspufferschaltung, die in Fig. 7 gezeigt ist, sind dieselben wie die entsprechenden von der Eingangspufferschaltung in Fig. 5 und entsprechende Komponenten werden mit den gleichen Bezugszeichen bezeichnet und eine Beschreibung hiervon wird hier nicht wiederholt.
Fig. 8 ist ein Signalwellenverlaufsdiagramm, das einen Betrieb der Eingangspufferschaltung, die in Fig. 7 gezeigt ist, darstellt. Der Betrieb der Eingangspufferschaltung, die in Fig. 7 gezeigt ist, wird unter Bezugnahme auf Fig. 8 beschrieben.
Die externe Stromversorgungsspannung EXVDD wird geliefert oder aufgeschaltet und eine interne Stromversorgungsspannung VDDP, die gemäß dieser externen Stromversorgungsspannung EXVDD erzeugt wird, wird auf einem vorbestimmten Spannungspegel stabil. Zu dieser Zeit wird die Ausgangsstromversorgungsspannung VDDQ noch nicht geliefert. In diesem Zustand befindet sich das Einschalterfassungssignal ZPORQ demgemäß auf dem L-Pegel, entsprechend dem Erdungsspannungspegel.
Wenn die interne Stromversorgungsspannung VDDP erzeugt wird, währen die Ausgangsstromversorgungsspannung VDDQ nicht geliefert wird, besitzen die Ausgangssignale von der Gateschaltung 24 und der Umkehrschaltung 18e beide den L-Pegel des Erdungsspannungspegels und die MOS-Transistoren 18c und 18d in der Pegelumwandlungsschaltung 18 sind beide im AUS-Zustand. Deshalb wird der Spannungspegel am internen Knoten NI in der Pegelumwandlungsschaltung 18 in diesem Zustand auf einen Zwischenspannungspegel nach oben gleiten, wenn der Pegel der internen Stromversorgungsspannung VDDP ansteigt. Wenn der Spannungspegel am internen Knoten NI nach oben gleitet, fließt ein Durchgangsstrom in den Umkehrpuffer 20. Darüber hinaus würde eine Fehlfunktion in der internen Schaltung auftreten, wenn der Spannungspegel des internen Signals BUFIN einen Zwischenspannungspegel erreicht.
Die Verriegelungsschaltung, die aus dem Umkehrpuffer 20 und der Umkehrschaltung 26 gebildet wird, wird verwendet, um den Spannungspegel am internen Knoten NI auf dem H- oder L-Pegel zu initialisieren. Deshalb kann eine solche Situation zuverlässig verhindern, daß der Spannungspegel am internen Knoten NI in Folge des Aufschaltens der Stromversorgungsspannung VDDP auf einen Zwischenspannungspegel ansteigt, um einen Durchgangsstrom hervorzurufen, der in den Umkehrpuffer 20 fließt. Zusätzlich wird eine Fehlfunktion der Schaltung in einer nachfolgenden Stufe aufgrund des Eingangs des internen Signals BUFIN in einen instabilen Zustand eines Zwischenspannungspegels vermieden.
Wenn die Ausgangsstromversorgungsspannung VDDQ geliefert und angehoben wird, um den Spannungspegel zu stabilisieren, steigt das Einschalterfassungssignal ZPORQ auf den H-Pegel an. Zu dieser Zeit werden die logischen Pegel der Ausgangssignale von der Gateschaltung 24 und der Umkehrschaltung 18e gemäß dem Spannungspegel des externen Signals EXS bestimmt. Deshalb wird das Ausgangssignal von der Pegelumwandlungsschaltung 18 in Abhängigkeit von den Ausgangssignalen von der Torschaltung 24 und der Umkehrschaltung 18e bestimmt.
Das Einschalterfassungssignal ZPORQ wird an die Gateschaltung 24 geliefert und das Ausgangssignal der Gateschaltung 24 wird sicher auf dem L-Pegel festgesetzt, wenn die Ausgangsstromversorgungsspannung VDDQ nicht geliefert wird. Somit kann ein Durchgangsstrom, der in die Pegelumwandlungsschaltung 18 fließt, sicher verhindert werden, wobei der Durchgangsstrom hervorgerufen wird, wenn der Spannungspegel des Ausgangsknotens ansteigt und der MOS-Transistor 18c in der Pegelumwandlungsschaltung 18 in den EIN-Zustand gelangt. Zusätzlich wird der Spannungspegel des internen Knotens NI auf dem H- oder L- Pegel initialisiert, mit Hilfe der Verriegelungsschaltung, die durch den Umkehrpuffer 20 und die Umkehrschaltung 26 gebildet wird. Es ist demgemäß möglich, den Durchgangsstrom, der in den Umkehrpuffer 20 fließt, zu verhindern, ebenso wie eine Fehlfunktion der Schaltung in einer nachfolgenden Stufe aufgrund eines instabilen Spannungspegels des internen Signals BUFIN.
Wie in Fig. 7 gezeigt ist, kann ein Transfergate (N-Kanal- MOS-Transistor) 18f zwischen dem internen Knoten NI und dem Ausgangsknoten der Gateschaltung 24 vorgesehen sein, und das Transfergate 18f nimmt an seinem Gate eine periphere Stromversorgungsspannung VDDP auf. Das Transfergate 18f wird eingeschaltet, wenn der Pegel der peripheren Stromversorgungsspannung VDDP ansteigt, um den internen Knoten NI und den Ausgangsknoten der Torschaltung 24 zu koppeln. Wenn die Ausgangsstromversorgungsspannung VDDQ nicht geliefert wird, befindet sich das Ausgangssignal in der Gateschaltung 24 auf dem L-Pegel. Somit kann der interne Knoten NI am Erdungsspannungspegel initialisiert werden. Der Anfangszustand der Pegelumwandlungsschaltung 18 kann somit sicher auf dem Zustand festgesetzt werden, auf dem sich der interne Knoten NI auf dem L-Pegel befindet.
Das Transfergate 18f nimmt die periphere Stromversorgungsspannung VDDP an einem Gate hiervon auf. Im normalen Betrieb, wenn die periphere Stromversorgungsspannung VDDP niedriger als eine Ausgangsstromversorgungsspannung VDDQ ist und sich das Ausgangssignal von der Gateschaltung 24 auf dem H-Pegel befindet, dient das Transfergate 18f als Entkopplungstransistor um zu verhindern, daß die Ausgangsstromversorgungsspannung VDDQ auf den internen Knoten NI übertragen wird. Wenn im Gegensatz dazu die periphere Stromversorgungsspannung VDDP höher als die Ausgangsstromversorgungsspannung VDDQ ist, wird im allgemeinen die Ausgangsstromversorgungsspannung VDDQ auf 1,8 V festgesetzt und die periphere Stromversorgungsspannung VDDP wird auf 2,5 V festgesetzt, ebenso wie der Pegel der externen Stromversorgungsquelle EXVDD. Wenn sich das Ausgangssignal von der Gateschaltung 24 auf dem H-Pegel befindet, ist die Gate-Quellenspannung dieses Transfergates 18f nahezu gleich der Grenzwertspannung hiervon und das Transfergate 18f befindet sich in einem im wesentlichen AUS-Zustand. Deshalb wird kein gegenteiliger Einfluß auf die Pegelumwandlung durch die Pegelumwandlungsschaltung 18 ausgeübt.
Zusätzlich befindet sich der Spannungspegel am internen Knoten NI auf dem Erdungsspannungspegel, der kein Problem hervorruft, wenn sich das Ausgangssignal der Gateschaltung 24 auf dem L-Pegel befindet. Wie hierzu gemäß der vierten Ausführungsform der vorliegenden Erfindung beschrieben wurde, wird der Ausgangsknoten der Pegelumwandlungsschaltung 18 durch die Verriegelungsschaltung, die eine relativ niedrige Verriegelungsfähigkeit besitzt, initialisiert, so daß der Durchgangsstrom, der in der Pegelumwandlungsschaltung 18 fließt, unterdrückt werden kann. Darüber hinaus wird das Ausgangssignal von der Pegelumwandlungsschaltung auf den H- oder den L-Pegel festgesetzt, so daß der Durchgangsstrom, der in den Umkehrpuffer 20 fließt, unterdrückt werden kann. Darüber hinaus kann das interne Signal BUFIN daran gehindert werden, auf einem instabilen Spannungspegel gehalten zu werden, was dementsprechend jegliche Fehlfunktion der Schaltung in einer nachfolgenden Stufe verhindert.
Hier werden die Stromsteuerfähigkeit der Umkehrschaltung 26 ebenso wie die Verriegelungsfähigkeit der Verriegelungsschaltung, die aus dem Umkehrpuffer 20 und der Umkehrschaltung 26 gebildet wird, niedrig genug gemacht um zu gestatten, daß sich das Ausgangssignal von der Pegelumwandlungsschaltung 18 sicher schnell in Abhängigkeit von den Ausgangssignalen von einer Gateschaltung 24 und einer Umkehrschaltung 18e ändern.

Fünfte Ausführungsform

Fig. 9 zeigt schematisch eine Konfiguration einer Eingangsschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung. In der in Fig. 9 gezeigten Konfiguration werden eine Takteingangsschaltung 4, die ein internes Taktsignal CLKIN in Abhängigkeit von einem extern gelieferten Taktsignal EXCLK erzeugt, eine Signaleingangspufferschaltung 5 und eine Dateneingangspufferschaltung 6 in unterschiedlichen Konfigurationen gemäß den Charakteristika der jeweiligen Eingangssignale gebildet.
Die Takteingangsschaltung 4 enthält eine Vergleichsschaltung 10, die ein externes Taktsignal EXCLK empfängt, das über ein Pad PDB aufgebracht wird, und eine Referenzspannung Vref1, einen Umkehrpuffer 12, der ein Ausgangssignal von der Vergleichsschaltung 10 puffert (verstärkt), und eine interne Takterzeugungsschaltung 30 gemäß dem Ausgangssignal von dem Umkehrpuffer 12, um ein internes Taktsignal CLKIN in der Gestalt eines Pulssignals, das eine vorbestimmte Zeitdauer besitzt, zu erzeugen. Diese Vergleichsschaltung 10, der Umkehrpuffer 12 und die interne Takterzeugungsschaltung 30 nehmen eine interne Stromversorgungsspannung VDDP als ihre Betriebsstromversorgungsspannung auf. Das interne Taktsignal CLKIN bestimmt die zeitliche Steuerung eines internen Schaltungsbetriebes, ebenso wie die zeitliche Steuerung, bei der ein Signal von der externen Schaltung hereingenommen wird. Es ist somit notwendig, daß das interne Taktsignal CLKIN so schnell wie möglich auf einen bestimmten Zustand gesteuert wird und deshalb wird eher die Vergleichsschaltung 10 als eine Pegelumwandlungsschaltung, die eine relativ lange Verzögerungszeit besitzt, verwendet, um ein internes Taktsignal CLKIN mit einer hohen Geschwindigkeit zu erzeugen.
Andererseits wird für gewöhnlich eine Verzögerungsschaltung für externe Adressensignale, Anweisungen und Eingabedaten verwendet, um eine Aufbauzeit und eine Haltezeit in Bezug zu diesem internen Taktsignal CLKIN sicherzustellen. Somit ist es insbesondere nicht erforderlich, interne Signale entsprechend denjenigen der externen Adressensignale, der Anweisungen und der Eingabedaten mit einer solch hohen Geschwindigkeit zu erzeugen, wie dies für das interne Taktsignal CLKIN erforderlich ist. Deshalb wird für diese Adressensignale, Anweisungen und Eingabedatenbits eine Pegelumwandlungsschaltung 18 verwendet. Bezugnehmend auf Fig. 9 werden die Adressensignale, Anweisungen und Eingabedatenbits durch das Referenzsymbol EXSD dargestellt.
Die Signaleingangspufferschaltungen enthalten jeweils eine Gateschaltung 24, die ein externes Signal EXSD aufnimmt, das über ein Pad PDA aufgebracht wird, und ein Einschalterfassungssignal ZPORQ, eine Pegelumwandlungsschaltung 18, die den Pegel eines Ausgangssignals von der Gateschaltung 24 umwandelt, einen Umkehrpuffer 20 zum Puffern des Ausgangssignals von der Pegelumwandlungsschaltung 18, um ein resultierendes Signal auszugeben, eine Verzögerungsschaltung 32, die das Ausgangssignal von dem Umkehrpuffer 20 um eine vorbestimmte Zeit verzögert, einen Umkehrpuffer 34, der das Ausgangssignal von der Verzögerungsschaltung 32 puffert, und eine Verriegelungsschaltung 36, die das Ausgangssignal von dem Umkehrpuffer 34 in Reaktion auf das Ansteigen eines internen Taktsignals CLKIN hereinnimmt und verriegelt. Die Verzögerungsschaltung 32 wird aus einer Umkehrschaltung gebildet, die eine relativ niedrige Ansteuerfähigkeit besitzt, und somit besitzt die Verzögerungsschaltung 32 die niedrige Ansteuerfähigkeit. Demgemäß kann der Umkehrpuffer 34 das interne Signal schnell auf den Regelungskreis 36 übertragen. Die Verzögerungsschaltung 32 stellt eine Aufstellzeit des externen Signal EXSD in Bezug auf das interne Taktsignal CLKIN ein. Hier wird die Pegelumwandlungsschaltung 18 zur Umwandlung des externen Signals EXSD auf ein Signal mit einer Amplitude des Pegels der internen Stromversorgungsspannung VDDP verwendet.
Jedoch wird durch eine Verzögerungszeit in dieser Pegelumwandlung kein Einfluß ausgeübt.
Die Vergleichsschaltung 10 wird aus einer Differenzverstärkerschaltung gebildet und verbraucht somit eine größere Strommenge als diejenige, die durch die Gateschaltung 24 verbraucht wird, aufgrund ihres Differenzverstärkungsbetriebes (der Strom fließt immer in einem normalen Betriebsmodus). Deshalb kann der Gesamtstrom, der durch die gesamte Eingangsschaltung verbraucht wird, durch Verwendung dieser Vergleichsschaltung, die die Differenzverstärkerschaltung zum Ausbilden der Eingangspufferschaltung für das externe Taktsignal EXCLK enthält, reduziert werden, die eine schnelle Antwort erfordert, während das Verwenden der Gateschaltung 24 für die Adressensignale, die Eingabedaten und die Anweisungen keine solche schnelle Antwort erfordert. Auf diesem Wege kann der Stromverbrauch in der Signaleingangsschaltung und somit in der gesamten Halbleitervorrichtung reduziert werden.
In der in Fig. 9 gezeigten Anordnung wird die Gateschaltung 24 verwendet, um das Einschalterfassungssignal ZPORQ und das externe Signal EXSD zu empfangen. Jedoch kann anstelle der Gateschaltung 24 eine CMOS-Umkehrpufferschaltung verwendet werden, die nur das externe Signal EXSD empfängt. Zusätzlich kann eine Umkehrschaltung, die eine relativ niedrige Ansteuerfähigkeit besitzt, so zusammen mit dem Umkehrpuffer 20 angeordnet sein, daß eine Verriegelungsschaltung gebildet wird, wie in Fig. 7 gezeigt ist.
Gemäß der fünften Ausführungsform der Erfindung, die oben beschrieben wurde, wird für das externe Taktsignal, für das eine Hochgeschwindigkeitsantwort erforderlich ist, die Eingangspufferschaltung verwendet, die die Vergleichsschaltung enthält, die aus dem Differenzverstärker gebildet wird und, für die externen Signale, für die die Hochgeschwindigkeitsantwort nicht notwendig ist, wird die Gateschaltung verwendet. Auf diesem Wege kann der Strom, der durch die gesamte Eingangsschaltung verbraucht wird, ohne Verschlechterung der Betriebsgeschwindigkeit der Halbleitervorrichtung reduziert werden.

Sechste Ausführungsform

Fig. 10 zeigt schematisch eine Konfiguration einer Eingangsschaltung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung. In der in Fig. 10 gezeigten Konfiguration enthält eine Takteingangsschaltung 4 zur Erzeugung eines internen Taktsignals eine Taktpufferschaltung 46 für eine (LV)TTL-Schnittstelle und eine Taktpufferschaltung 48 für eine 1,8 V-Schnittstelle. Die Taktpufferschaltung 46 enthält eine Vergleichsschaltung 46a, die aus einem Differenzverstärker gebildet wird, der die Referenzspannung Vref2 aufnimmt, und aus einem externen Taktsignal EXCLK, eine AND-Schaltung 46b, die ein Taktfreigabesignal ENCK1 und ein Modusauswahlsignal MLVT aufnimmt, einen N-Kanal-MOS-Transistor 46c, der eingeschaltet wird, wenn ein Ausgangssignal von der AND-Schaltung 46b einen H-Pegel besitzt, um die Vergleichsschaltung 46a zu aktivieren, und einen P-Kanal-MOS-Transistor 46d, der eingeschaltet wird, wenn das Ausgangssignal von der AND-Schaltung 46b den L-Pegel besitzt, um einen Ausgangsknoten der Vergleichsschaltung 46a auf den Pegel der internen Stromversorgungsspannung VDDP vorzuladen.
Die Referenzspannung Vref2 wird in Übereinstimmung mit der TTL-Schnittstelle beispielsweise auf den Spannungspegel von 1,4 V eingestellt. Hier besitzt die TTL-Schnittstelle eine Eingangs-Hoch-Pegelspannung VIH von 2,5 V und eine Eingangs- Tief-Pegelspannung VIL von 0,8 V.
Die Taktpufferschaltung 48 enthält eine Vergleichsschaltung 48a, die ein externes Signal EXCLK aufnimmt, und eine Referenzspannung Vref3, eine Gateschaltung 48b, die das Taktsteuersignal ENCK2 aufnimmt, und ein Modusauswahlsignal MLVT, einen N-Kanal-MOS-Transistor 48c, der eingeschaltet wird, wenn ein Ausgangssignal von der Gateschaltung 48b einen H-Pegel besitzt, um die Vergleichsschaltung 48a zu aktivieren und einen P-Kanal-MOS-Transistor 48e, der eingeschaltet wird, wenn das Ausgangssignal von der Gateschaltung 48b einen L-Pegel besitzt, um einen Ausgangsknoten der Vergleichsschaltung 48a auf den Pegel der inneren Stromversorgungsspannung VDDP zu laden.
Die Gateschaltung 48b gibt ein Signal mit einem H-Pegel aus, wenn das Modusauswahlsignal MLVT einen L-Pegel besitzt, und das Taktsteuersignal ENCK2 einen H-Pegel besitzt. Die Referenzspannung Vref3 wird in Übereinstimmung mit der 1,8 V- Schnittstelle auf einen Spannungspegel von einer Hälfte der Ausgangsstromversorgungsspannung VDDQ festgesetzt. Mit anderen Worten besitzt die Referenzspannung Vref3 einen Spannungspegel, der von der Ausgangsstromversorgungsspannung VDDQ abhängt. Jedoch kann gemäß dieser Ausführungsform die Referenzspannung Vref3 auf einen konstanten Spannungspegel festgesetzt werden (beispielsweise 0,9 V), unabhängig von der Ausgangsstromversorgungsspannung VDDQ. Hier besitzt die 1,8 V-Schnittstelle eine Eingangs-Hoch-Pegelspannung VIH von 0,8.VDDQ und eine Eingangs-Tief-Pegelspannung VIL von 0,2.VDDQ, wie oben beschrieben wurde.
Die Takteingangsschaltung 4 enthält des weiteren eine AND- Schaltung 50, die die Ausgangssignale von den Taktpufferschaltungen 46 und 48 aufnimmt und eine interne Takterzeugungsschaltung 52, um ein internes Taktsignal CLKIN in Übereinstimmung mit einem Ausgangssignal von der AND-Schaltung 50 zu erzeugen. Diese AND-Schaltung 50 und die interne Takterzeugungsschaltung 52 nehmen eine periphere Stromversorgungsspannung VDDP als ihre Betriebsstromversorgungsspannung auf.
Das Modusauswahlsignal MLVT wird auf dem H- oder dem L-Pegel festgesetzt, in Abhängigkeit davon, ob die Schnittstelle die 1,8 V-Schnittstelle oder die (LV)TTL-Schnittstelle ist. In dem TTL(LVTTL)-Modus wird das Modusauswahlsignal MLVT auf dem H-Pegel fixiert, so daß die Taktpufferschaltung 46 freigegeben wird. Andererseits besitzt die Taktpufferschaltung 48 die Funktion zur Erzeugung eines Stops des internen Takts, da das Ausgangssignal von der Gateschaltung 48b einen L-Pegel besitzt und der MOS-Transistor 48c sich im AUS-Zustand befindet.
Wenn die Schnittstelle die 1,8 V-Schnittstelle ist, wird das Modusauswahlsignal MLVT auf dem L-Pegel festgesetzt. Deshalb besitzt die Taktpufferschaltung 46 die Funktion zur Erzeugung des Stops des internen Takts, da das Ausgangssignal von der AND-Schaltung 46b einen L-Pegel besitzt und sich der MOS- Transistor 46c im AUS-Zustand befindet. In der Taktpufferschaltung 48 befindet sich das Ausgangssignal von der Gateschaltung 48b auf dem L-Pegel, so daß der MOS-Transistor 48c wahlweise in Abhängigkeit von dem Taktsteuersignal ENCK2 eingeschaltet wird, und die Vergleichsschaltung 48a führt die Takterzeugungsfunktion durch.
Wenn die Taktpuffer 46 und 48 nicht aktiviert werden, werden die Ausgangsknoten davon jeweils durch die MOS-Transistoren 46d und 48e auf dem Pegel der inneren Stromversorgungsspannung VDDP festgesetzt. Anschließend erzeugt die AND-Schaltung 50 ein Puffertaktsignal BUFCLK in Übereinstimmung mit dem Ausgangssignal von der aktivierten Taktpufferschaltung 46 oder 48. Die interne Takterzeugungsschaltung 52 erzeugt ein internes Taktsignal CLKIN, das eine vorbestimmte Pulsbreite gemäß diesem Puffertaktsignal BUFCLK besitzt.
Wie in Fig. 10 gezeigt ist, sind die Taktpufferschaltungen 46 und 48 jeweils für die TTL (LVTTL)-Schnittstelle und die 1,8 V-Schnittstelle vorgesehen und diese Pufferschaltungen werden wahlweise gemäß der Schnittstelle aktiviert, die in der Praxis verwendet wird. Deshalb kann das interne Taktsignal leicht ohne Änderung einer Schaltungskonfiguration erzeugt werden, ungeachtet, ob die Schnittstelle die 1,8 V- Schnittstelle oder die TTL (LVTTL)-Schnittstelle ist.
Die Taktsteuerschaltungen 42 und 44 sind zur Steuerung der Funktionen der jeweiligen Taktpufferschaltungen 46 und 48 vorgesehen. Die Taktsteuerschaltungen 42 und 44 besitzen dieselbe Konfiguration und Fig. 10 zeigt die Konfiguration der jeweiligen Taktsteuerschaltung 42 beispielhaft.
Gemäß Fig. 10 enthält die Taktsteuerschaltung 42 eine Umkehrschaltung 42a, die ein Abschalteanweisungssignal PWDWN empfängt, eine NAND-Schaltung 42b, die ein Ausgangssignal von der Umkehrschaltung 42a empfängt, ein externes Taktsignal EXCLK und ein Modus-Auswahlsignal MLVT, ein OR-Gate 42c und ein zusammengesetztes Gate 42d, das ein Flipflop bildet, und eine Umkehrschaltung 42e, die ein Ausgangssignal von dem zusammengesetzten Gate 42d puffert, um ein Taktsteuersignal ENCK1 zu erzeugen.
Das OR-Gate 42c nimmt ein internes Taktfreigabesignal CKE von einer Verriegelungsschaltung 41 und das Ausgangssignal von dem zusammengesetzten Gate 42d auf. Das zusammengesetzte Gate 42d enthält äquivalent ein AND-Gate, das ein Ausgangssignal von der NAND-Schaltung 42b empfängt, und ein externes Taktfreigabesignal XCKE und ein NOR-Gate, das die Ausgangssignale von dem AND-Gate und dem NOR-Gate 42c empfängt.
Die Verriegelungsschaltung 41 nimmt ein Puffertaktfreigabesignal auf, das von einem Puffer 40 aufgebracht wird, wenn ein internes Taktsignal CLKIN ansteigt, um ein internes Taktfreigabesignal CKE zu erzeugen, und verriegelt es.
Der Puffer 40 enthält eine Gate-Schaltung 24, eine Pegelumwandlungsschaltung 18, einen Umkehrpuffer 20 und einen Umkehrpuffer 34, wie in Fig. 9 gezeigt ist. Genauer gesagt empfängt der Puffer 40 ein externes Taktfreigabesignal XCKE an der Gate-Schaltung, die die Ausgangsstromversorgungsspannung als ihre Betriebsstromversorgungsspannung aufnimmt. Der Puffer 40 enthält zwei Schaltungspfade, von denen einer in Abhängigkeit von einer verwendeten Schnittstelle verwendet wird. Somit wird einer der zwei Pufferschaltungspfade gemäß dem Modusauswahlsignal MLVT in Abhängigkeit von der verwendeten Schnittstelle aktiviert.
Das interne Taktfreigabesignal CKE von der Verriegelungsschaltung 41 wird allgemein auf die Taktsteuerschaltungen 42 und 44 aufgebracht. Demgemäß kann das interne Taktfreigabesignal CKE exakt von dem externen Taktfreigabesignal XCKE erzeugt werden, ungeachtet, ob die verwendete Schnittstelle die 1,8 V-Schnittstelle oder die TTL (LVTTL)-Schnittstelle ist. Darüber hinaus wird die Verriegelungsschaltung 41 durch die 1,8 V-Schnittstellenschaltung und die TTL (LVTTL)- Schnittstellenschaltung geteilt, um die Schaltungsbelegungsfläche zu reduzieren.
Die Taktsteuerschaltung 44 empfängt ein umgewandeltes Signal ZMLVT von dem Modusauswahlsignal MLVT. In diesen Taktsteuerschaltungen 42 und 44 wird die Spezifikation der NAND- Schaltung 42b optimiert, um an die entsprechende Schnittstelle angepaßt zu werden. Mit anderen Worten besitzt die NAND- Schaltung 42b in der Taktsteuerschaltung 42 das Kriterium, den H-Pegel / L-Pegel des externen Taktsignals XCLK auf die Spannung von 1,4 V festzulegen. Andererseits wird bei der Taktsteuerschaltung 44 der Zwischenwert des H-Pegels / L- Pegels des externen Taktsignals XCLK auf 0,9 V festgelegt. Dies wird durch Einstellen der Größen der Transistoren (Verhältniseinstellung) erreicht.
Auf diesem Wege sind die Taktsteuerschaltungen 42 und 44 zur Erzeugung der Taktsteuersignale ENCK1 und ENCK2 separat und in Übereinstimmung mit den jeweiligen Schnittstellen, die verwendet werden sollen, vorgesehen, und die optimale Schaltungskonfiguration kann gemäß der jeweiligen Schnittstellen eingesetzt werden. Zusätzlich wird gemäß der Schnittstelle, die tatsächlich verwendet wird, eine der Taktsteuerschaltungen 42 und 44 wahlweise aktiviert. Deshalb kann jegliche der 1,8 V-Schnittstelle und der TTL (LVTTL)-Schnittstelle zufriedenstellend untergebracht werden.
Fig. 11 ist ein Signalwellenverlaufsdiagramm, das eine Funktion der Taktsteuerschaltungen 42 und 44, die in Fig. 10 gezeigt sind, darstellt. Die Funktion der Taktsteuerschaltungen 42 und 44 wird nun unter Bezugnahme auf Fig. 11 beschrieben.
Der Puffer 40 enthält zwei Pufferschaltkreispfade. Mit anderen Worten, es sind zwei Eingangspufferschaltungspfade jeweils für die TTL-Schnittstelle und die 1,8 V-Schnittstelle vorgesehen, und einer der zwei Pfade wird gemäß dem Modusauswahlsignal MLVT aktiviert. In dieser Eingangspufferschaltung wird eine Gate-Schaltung in der ersten Eingangsstufe gemäß der Schnittstelle der Ausgangsstromversorgungsspannung VDDQ optimiert, und die Eingangspufferschaltung nimmt die interne Stromversorgungsspannung VDDP als ihre Arbeitsstromversorgungsspannung auf.
In Reaktion auf das Ansteigen des internen Taktsignals CLKIN nimmt die Verriegelungsschaltung 41 ein Ausgangssignal von dem Puffer 40 herein, um ein internes Taktfreigabesignal CKE zu erzeugen. Nun wird der Fall betrachtet, bei dem das Abschalteanweisungssignal PWDWN auf den L-Pegel festgesetzt wird. Anschließend befindet sich das Ausgangssignal von der Umkehrschaltung 42a auf dem H-Pegel. Wenn sich das Modusauswahlsignal MLVT auf dem H-Pegel befindet, wird in der Taktsteuerschaltung 42 die NAND-Schaltung 42b freigegeben, um ein externes Taktsignal EXCLK umzuwandeln und das daraus resultierende Signal auszugeben.
Es wird angenommen, daß das Taktsteuersignal ENCK1 auf einem L-Pegel gemäß dem externen Taktfreigabesignal XCKE festgesetzt wird und der Betrieb der Erzeugung des internen Taktsignals gestoppt wird. In diesem Zustand befindet sich das Ausgangssignal von dem zusammengesetzten Gate 42d auf dem L- Pegel und das Taktsteuersignal ENCK1 steigt auf den H-Pegel, wenn das externe Taktfreigabesignal XCKE auf den H-Pegel ansteigt und das externe Taktsignal XCLK sich auf dem L-Pegel befindet.
Wenn das Taktsteuersignal ENCK1 auf den H-Pegel steigt, wird in der Taktpufferschaltung 46 der MOS-Transistor 46c eingeschaltet, während der MOS-Transistor 46d ausgeschaltet wird und die Vergleichsschaltung 46a wird aktiviert, um das interne Taktsignal in Reaktion auf das Ansteigen des externen Taktsignals EXCLK zu erzeugen. Demgemäß ändert sich das Puffertaktsignal BUFCLK von der AND-Schaltung 50. Hier wird das Ausgangssignal von der Taktpufferschaltung 48 auf dem H-Pegel gehalten, wenn sich das Modusauswahlsignal auf dem H-Pegel befindet und somit die AND-Schaltung 50 als Pufferschaltung arbeitet.
In Reaktion auf das Ansteigen eines Puffertaktsignals BUFCLK erzeugt die interne Takterzeugungsschaltung 52 ein internes Taktsignal CLKIN. Wenn das interne Taktsignal CLKIN auf den H-Pegel ansteigt oder erzeugt wird, nimmt die Verriegelungsschaltung 41 ein externes Taktfreigabesignal XCKE von dem Puffer 40 herein und ein internes Taktfreigabesignal CKE wird auf einem H-Pegel festgesetzt. Wenn das interne Taktsignal CKE auf den H-Pegel ansteigt, erzielt das Ausgangssignal von dem OR-Gate 42c der Taktpufferschaltung 42 den H-Pegel, das Ausgangssignal von dem zusammengesetzten Gate 42d wird auf dem L-Pegel gehalten und das Taktsteuersignal ENCK1 wird auf dem H-Pegel gehalten.
Im nachfolgenden Taktzyklus befindet sich das Ausgangssignal von dem OR-Gate 42c immer noch auf dem H-Pegel und das Taktsteuersignal ENCK1 hält den H-Pegel aufrecht, sogar wenn das externe Taktfreigabesignal XCKE auf einen L-Pegel fällt. Das Taktsteuersignal ENCK1 befindet sich auf dem H-Pegel. Deshalb erhält das Ausgangssignal von dem NOR-Gate 42c den L-Pegel, das Ausgangssignal von dem zusammengesetzten Gate 42d erzielt den H-Pegel und das Taktsteuersignal ENCK1 erzielt den L- Pegel, wenn das interne Taktsignal CLKIN erzeugt wird und das interne Taktfreigabesignal CKE den L-Pegel erzielt.
Wenn sich dieses Taktsteuersignal ENCK1 auf dem L-Pegel befindet, wird die Funktion zur Erzeugung des internen Taktes durch die Taktpufferschaltung 46 gestoppt. Die interne Takterzeugungsschaltung 52 erzeugt das interne Taktsignal, das eine vorbestimmte Pulsbreite in Reaktion auf das Ansteigen des von dem AND-Gate 50 aufgebrachten Puffer-Taktsignals BUFCLK besitzt. Anschließend wird die Erzeugung des internen Taktsignals CLKIN im nachfolgenden Taktzyklus gestoppt, nachdem das Taktfreigabesignal CKE auf den H-Pegel gefallen ist.
Bevor ein externes Taktsignal EXCLK ansteigt, um das Taktsteuersignal ENCK1 zum Aktivieren der Taktpufferschaltung 46 zu aktivieren, wird ein externes Taktfreigabesignal XCKE auf den H-Pegel festgesetzt. Demgemäß kann der Betrieb der Taktpufferschaltung gestoppt werden, wenn sich das externe Taktfreigabesignal XCKE auf den L-Pegel befindet, um den Stromverbrauch zu reduzieren. Des weiteren kann das interne Taktsignal in einem laufenden Taktzyklus gemäß dem externen Taktfreigabesignal XCKE erzeugt werden.
Für die Taktpufferschaltungen 46 und 48, die in Fig. 10 gezeigt sind, wird das Modusauswahlsignal MLVT durch Einstellen eines spezifischen Kontaktfleckens (bonding pad) auf einem vorbestimmten Spannungspegel fest erzeugt. Alternativ können anstelle eines AND-Gates 46b und einer Gateschaltung 48b Metallschalter verwendet werden, um die Gates der MOS- Transistoren 46c und 48c fest zu koppeln, um entweder die Erdungsspannung oder das entsprechende Taktsteuersignal mittels einer Maskenverbindung zu empfangen.
Die Taktsteuerschaltung 44 und die Taktpufferschaltung 48 dürfen arbeiten, wenn das Modusauswahlsignal MLVT auf dem L- Pegel festgesetzt wird, um die Taktsteuerschaltung 42 und die Taktpufferschaltung 46 wie oben beschrieben ähnlich zu betrreiben.
Eine Taktübertragungsleitung, die das externe Taktsignal EXCLK auf die Taktsteuerschaltungen 42 und 44 überträgt, und die Taktpufferschaltungen 46 und 48 werden beispielsweise aus einer Erstpegelaluminiumverbindungsleitung gebildet, um das externe Taktsignal EXCLK nur auf die Taktsteuerschaltung und die Taktpufferschaltung, die tatsächlich verwendet werden, zu übertragen. Auf diesem Wege kann die Last auf Taktsignalleitungen, die das externe Taktsignal EXCLK übertragen, reduziert werden und das externe Taktsignal EXCLK wird demgemäß schnell übertragen.
Wenn sich das Abschalteanweisungssignal PWDWN auf dem H-Pegel befindet, befindet sich das Ausgangssignal in der Umkehrschaltung 42a auf dem L-Pegel und das Ausgangssignal von der NAND-Schaltung 42b ist auf dem H-Pegel fixiert. Zu dieser Zeit ist das externe Taktfreigabesignal XCKE auf dem L-Pegel fixiert, um das Taktsteuersignal ENCK1 auf den L-Pegel festzulegen, so daß die Funktion der entsprechenden Taktpufferschaltung gestoppt werden kann. Somit kann der Strom, der in dem Abschaltemodus verbraucht wird, reduziert werden.
In der Taktsteuerschaltung 44 für die 1,8 V-Schnittstelle kann ein Gate in der ersten Stufe verwendet werden, das die Ausgangsstromversorgungsspannung VDDQ als seine Arbeitsstromversorgungsspannung aufnimmt, wie in Verbindung mit der neunten Ausführungsform beschrieben wurde.
Fig. 12 zeigt schematisch eine Konfiguration einer Taktsteuerschaltung 44 für die 1,8 V-Schnittstelle. Gemäß Fig. 12 enthält die Taktsteuerschaltung 44 einen Ausgangsstromversorgungsschaltungsabschnitt 44Q, der die Ausgangsstromversorgungsspannung VDDQ empfängt, und einen peripheren Stromversorgungsschaltungsabschnitt 44P, der die interne Stromversorgungsspannung VDDP als deren Betriebsstromversorgungsspannung aufnimmt.
Der Ausgangsstromversorgungsabschnitt 44Q enthält eine Umkehrschaltung 44a, die das Abschalteanweisungssignal PWDWN empfängt, ein NAND-Gate 44b, das ein Ausgangssignal von der Umkehrschaltung 44a aufnimmt, ein externes Taktsignal EXCLK und ein Modusauswahlsignal MLVT, und ein AND-Gate 44c, das ein Ausgangssignal von dem NAND-Gate 44b und dem externen Taktfreigabesignal XCKE empfängt. Diese Umkehrschaltung 44a, das NAND-Gate 44b und das AND-Gate 44c empfangen die Ausgangsstromversorgungsspannung VDDQ als ihre Arbeitsstromversorgungsspannung.
Ein peripherer Stromversorgungsschaltungsabschnitt 44P enthält eine Pegelumwandlungsschaltung 44d, die ein Ausgangssignal von der AND-Schaltung 44c in ein Signal umwandelt, das eine Amplitude einer internen Stromversorgungsspannung VDDP besitzt, ein OR-Gate 44e und ein NOR-Gate 44f, die ein Flipflop bilden, und eine Umkehrschaltung 44g, die ein Ausgangssignal von dem NOR-Gate 44f umwandeln, um das Taktsteuersignal ENCK2 zu erzeugen. Diese Pegelumwandlungsschaltung 44d, das OR-Gate 44e, das NOR-Gate 44f und die Umkehrschaltung 44g empfangen eine interne Stromversorgungsspannung VDDP als deren Arbeitsstromversorgungsspannung.
Der Grund, warum die Pegelumwandlungsschaltung 44d verwendet wird, liegt darin, daß die externe Stromversorgungsspannung EXVDD, die höher als die Ausgangsstromversorgungsspannung VDDQ ist, als periphere Stromversorgungsspannung VDDP in der 1,8 V-Schnittstelle verwendet wird.
In dieser Taktsteuerschaltung 44, die zu der 1,8 V- Schnittstelle gehört, wird die Gateschaltung, die ein externes Signal empfängt, mit der Ausgangsstromversorgungsspannung VDDQ als Betriebsstromversorgungsspannung beliefert, so daß das interne Signal präzise erzeugt werden kann, sogar wenn diese Ausgangsstromversorgungsspannung VDDQ schwankt.
Fig. 13 zeigt schematisch eine Anordnung einer Takteingangsschaltung. Gemäß Fig. 13 sind Pads 50a bis 50d und ein Takteingangspad 51 angeordnet. Der Abstand zwischen den Pads 50a und 50b, der Abstand zwischen den Pads 50b und 50c und der Abstand zwischen den Pads 50c und 50d ist jeweils auf einen vorbestimmten Abstand PTA festgesetzt. Der Abstand zwischen dem Pad 51, an dem das Taktsignal eingegeben wird, und dem Pad 50c, das an das Pad 51 angrenzt, ist auf einen Abstand PTB festgesetzt, der länger als der Abstand PTA ist.
Zwischen dem Takteingangspad 51 und dem Pad 50c, an dem andere Signale/Daten eingegeben werden, ist eine Erststufenschaltung 55 aus zwei Pfaden vorgesehen, die die Erststufenschaltungen der Taktsteuerschaltungen und der Taktpufferschaltungen enthält. Die zweipfadigen Schaltungen enthalten eine 1,8 V-Schnittstellenschaltung und eine TTL (LVTTL)- Schnittstellenschaltung. Angrenzend an der zweipfadigen Erststufenschaltung 55 ist eine Hauptschaltung aus Taktsteuerschaltungen 42 und 44 und Takteingangspuffern 46 und 48 (Schaltungen in der nachfolgenden und den stromabwärtigen Stufen) vorgesehen. Die zweipfadige Hauptschaltung erzeugt ein internes Taktsignal CLKIN.
Die zweipfadige Erststufenschaltung 55 enthält NAND-Gates 42b und 44b, ebenso wie Vergleichsschaltungen 46a und 48a (nicht gezeigt), die das externe Taktsignal EXCLK empfangen, die in Fig. 10 gezeigt sind. Die zweipfadige Hauptschaltung 56 enthält übrige Schaltungskomponenten der Taktsteuerschaltungen 42 und 44 und der Takteingangspuffer 46 und 48.
Der Abstand für das Takteingangspad 51 ist länger als diejenigen für die anderen Pads, um die zweipfadige erste Stufenschaltung 55 näher an das Takteingangspad 51 zu platzieren. Auf diesem Wege kann die Signalstrecke für die Übertragung des externen Taktsignals EXCLK kürzer gemacht werden und somit kann das Taktsignal EXCLK schnell auf eine Mehrzahl von Gateschaltungen übertragen werden.
In Fig. 13 ist eine zweipfadige Erststufenschaltung 55 in dem Bereich zwischen dem Takteingangspad 51 und dem Pad 50c vorgesehen. Da es jedoch für die zweipfadige Erststufenschaltung 55 lediglich erforderlich ist, nach dem Takteingangspad 51 platziert zu werden, kann die Erststufenschaltung 55 in der Nähe des Taktfreigabepads 50b, das das externe Taktfreigabesignal CKE empfängt, und des Takteingabepads 51 und gegenüber von diesen platziert werden.
Mit anderen Worten, die Taktsteuerschaltung, die das Taktfreigabesignal CKE empfängt, ist nahe an dem Taktfreigabesignaleingangspad 50b vorgesehen und der Takteingangspuffer, der das interne Taktsignal gemäß dem externen Taktsignal CLK und das Taktsteuersignal erzeugt, ist nahe dem Takteingangspad 51 vorgesehen. In diesem Fall sind der Takteingangspuffer und die Taktsteuerschaltung im Bezug zu dem Takteingangspuffer 51 symmetrisch angeordnet, so daß die gleiche Zeit für die Weiterleitung des externen Taktsignals EXCLK zu dem Takteingangspuffer und der Taktsteuerschaltung verbraucht wird, und demgemäß kann das Taktsignal schnell an die Gateschaltungen der ersten Stufe übertragen werden.
Genauer gesagt wird unter Bezugnahme auf Fig. 14 angenommen, daß der Abstand zwischen dem Takteingangspad 51 und dem Taktfreigabeeingangspad 50b L0 beträgt und der Abstand zwischen dem Takteingangspad 51 und dem Eingangspad 50c, das ein anderes Signal empfängt, auch L0 beträgt. Der normale Abstand zwischen dem Pad beträgt L1. Angrenzend an das Taktfreigabeeingangspad 50b und das Takteingangspad 51 ist eine erste Steuerstufe 55a aus zwei Pfaden für zwei Schnittstellensysteme der 1,8 V-Schnittstelle und der TTL-Schnittstelle vorgesehen. Auf die erste Steuerstufe wird im nachfolgenden als zweipfadige erste Steuerstufe Bezug genommen. Die erste Steuerstufe 55a besteht aus Gates, die die externen Signale der Taktsteuerschaltungen empfangen. Angrenzend an die zweipfadige erste Steuerstufe 55a ist eine zweipfadige Hauptsteuerschaltung 56a zur Erzeugung jeweiliger Steuersignale ENCK1 und ENCK2 für die 1,8 V-Schnittstelle und die TTL- Schnittstelle vorgesehen.
In dem Bereich zwischen dem Takteingangspad 51 und einem anderen Pad 50c ist ein zweipfadiger Erststufeneingangspuffer 55b vorgesehen. Der zweipfadige Erststufeneingangspuffer 55b enthält eine Vergleichsschaltung, die eine Referenzspannung und ein externes Taktsignal EXCLK empfängt. Angrenzend an den zweipfadigen Erststufeneingangspuffer 55b ist eine zweipfadige Haupteingangspufferschaltung 56b zur Erzeugung des internen Taktsignals CLKIN in Abhängigkeit von den Taktsteuersignalen ENCK1 und ENCK2 vorgesehen.
Gemäß der in Fig. 14 gezeigten Anordnung kann der Abstand zwischen der zweipfadigen ersten Steuerstufe 55a und dem Takteingangspad 51 und der Abstand zwischen dem zweipfadigen Erststufeneingangspuffer 55b und dem Takteingangspad 51 im wesentlichen einander gleich gemacht werden. Somit kann das Taktsignal mit derselben Transportverzögerung auf diese Schaltungen übertragen werden und das interne Taktsignal CLKIN und die Taktsteuersignale ENCK1 und ENCK2 können mit einer präzisen zeitlichen Steuerung erzeugt werden. Wie oben diskutiert wurde, sind gemäß der sechsten Ausführungsform der vorliegenden Erfindung die Schaltungskonfigurationen zur Erzeugung jeweiliger Taktsignale für die 1,8 V-Schnittstelle und für die TTL-Schnittstelle separat vorgesehen. Somit ist es möglich, ein internes Taktsignal, das einen akkuraten Wellenverlauf besitzt, leicht zu erzeugen, ohne einer Veränderung in der Schaltungsanordnung, sogar wenn eine unterschiedliche Schnittstelle verwendet wird.

Siebte Ausführungsform

Fig. 15A zeigt schematisch eine Stromversorgungsanordnung gemäß einer siebten Ausführungsform der vorliegenden Erfindung. Gemäß Fig. 15A sind Pufferschaltungen 60a bis 60n angeordnet. Die Pufferschaltungen 60a bis 60n enthalten Schaltungen 4-7, die die Ausgangsstromversorgungsspannung VDDQ als Betriebsstromversorgungsspannung empfangen, wie in Fig. 1 gezeigt ist. Jedoch zeigt Fig. 15A repräsentativ eine Konfiguration einer Dateneingangspufferschaltung 6 und einer Datenausgangsschaltung 7.
Pufferschaltungen 60a bis 60n enthalten jeweils eine Eingangspufferschaltung und eine Ausgangspufferschaltung. Die Eingangspufferschaltung besitzt eine Schaltungskonfiguration, wie sie in Verbindung mit jeder der ersten bis sechsten Ausführungsformen beschrieben wurde.
Diese Pufferschaltungen 60a bis 60n sind jeweils mit Datenanschlüssen (Pads) 61a bis 61n versehen, zum externen Bereitstellen und Empfangen von Daten.
Die Stromversorgungsspannung VDDQ einer Ausgangsstromversorgungsleitung 62 und die Erdungsspannung VSSQ einer Ausgangserdungsleitung 63 werden gemeinsam als eine und die andere Betriebsstromversorgungsspannungen an die Pufferschaltungen 60a bis 60n geliefert. Die Ausgangsstromversorgungsleitung 62 ist mit den Pads 64a und 64b gekoppelt, um die extern gelieferte Ausgangsstromversorgungsspannung VDDQ zu übertragen. Die Ausgangserdungsleitung 63 überträgt die Ausgangserdungsspannung VSSQ, die extern über 65a und 65b geliefert wird.
Entkopplungskondensatoren 66a und 66b zur Spannungsstabilisierung sind zwischen der Ausgangsstromversorgungsleitung 62 und der Ausgangserdungsleitung 63 verbunden.
Eine Referenzspannungserzeugungsschaltung 70 erzeugt eine Referenzspannung Vref, die einen Spannungspegel besitzt, der bei der Hälfte des Pegel der Ausgangsstromversorgungsspannung VDDQ liegt, und empfängt seine Betriebsstromversorgungsspannung von einer Stromversorgungsleitung 72 und einer Erdungsleitung 74, die separat von der Ausgangsstromversorgungsleitung 62 und der Ausgangserdungsleitung 63 angeordnet sind. Die Stromversorgungsleitung 72 ist mit einem Pad 71 gekoppelt, um eine extern gelieferte Ausgangsstromversorgungsspannung VDDQ zu übertragen, und eine Erdungsleitung 74 ist mit einem Pad 73 gekoppelt, um eine extern gelieferte Erdungsspannung VSS zu übertragen.
Ein Entkopplungskondensator 75 ist zwischen der Stromversorgungsleitung 72 und der Erdungsleitung 74 verbunden. Die Erdungsleitung 74 überträgt gemeinsam die Erdungsspannung VSS an die internen Schaltungen.
Die Ausgangsstromversorgungsleitung 62 und die Stromversorgungsleitung 72 empfangen eine externe Ausgangsstromversorgungsspannung VDDQ jeweils von unterschiedlichen Pads 64a, 64b und 71. Die Ausgangserdungsleitung 63 und die Erdungsleitung 74 empfangen Erdungsspannungen VSSQ und VSS jeweils von unterschiedlichen Pads 65a, 65b und 73. Somit werden die Ausgangsstromversorgungsleitung 62 und die Stromversorgungsleitung 72 voneinander wechselstromartig oder in der Art eines alternierenden Stromes isoliert und die Ausgangserdungsleitung 63 und die Erdungsleitung 73 werden entsprechend dem alternierenden Strom voneinander isoliert. Insbesondere empfangen die Erdungsleitung 74 und die Ausgangserdungsleitung 63 jeweilige Erdungsspannungen über unterschiedliche Stiftanschlüsse und somit werden die Erdungsleitungen elektrisch voneinander isoliert.
Fig. 15B zeigt Veränderungen der Spannungspegel der Ausgangsstromversorgungsleitung und der Ausgangserdungsleitung in einem Fall, wenn die Pufferschaltung 60a bis 60n arbeiten, die in Fig. 15A gezeigt sind. Gemäß Fig. 15B stellt eine Kurve A eine Spannungsänderung der Ausgangsstromversorgungsleitung 63 dar und die Kurve C stellt eine Spannungsänderung der Ausgangserdungsleitung 63 dar. Die Kurve B stellt eine Spannungsänderung eines Ausgangsanschlusses (Pad) dar. Nachfolgend erfolgt eine Beschreibung unter Bezugnahme auf Fig. 15B von den Spannungsänderungen der Ausgangsstromversorgungsleitung 62 und der Ausgangserdungsleitung 63 für einen Fall, wenn die Pufferschaltungen, die in Fig. 15A gezeigt sind, Daten ausgeben.
Es wird angenommen, daß die Pufferschaltungen 60a bis 60n gleichzeitig arbeiten, um Daten auszugeben. In diesem Zustand werden die Datenanschlüsse 61a bis 61n gemäß den ausgegebenen Daten angesteuert und dementsprechend wird eine Stromversorgungsspannung VDDQ von der Ausgangsstromversorgungsleitung 62 verbraucht.
Wenn die Ausgabedaten H-Daten sind und der Spannungspegel an einem entsprechenden Datenanschluß ansteigt, fließt Strom von der Ausgangsstromversorgungsleitung 62 zu dem entsprechenden Datenausgangsanschluß. Somit wird eine Ausgangsstromversorgungsspannung VDDQ von der Ausgangsstromversorgungsleitung 62 verbraucht und nimmt entsprechend ab. Die Abnahme des Spannungspegels der Ausgangsstromversorgungsleitung 62 wird über die Entkopplungskondensatoren 66a und 66b auf die Ausgangserdungsleitung 63 übertragen und dementsprechend verringert sich der Spannungspegel der Ausgangserdungsleitung 63.
Wenn die Ausgabedaten L-Daten sind und ein entsprechender Datenanschluß auf den L-Pegel gesteuert wird, fließt ein Strom von einem Ausgangsknoten zu der Ausgangserdungsleitung 63, so daß der Spannungspegel der Ausgangserdungsleitung 63 ansteigt. Der Anstieg des Spannungspegels der Ausgangserdungsleitung 63 wird über die Entkopplungskondensatoren 66a und 66b auf die Ausgangsstromversorgungsleitung 62 übertragen und demgemäß steigt der Spannungspegel der Ausgangsstromversorgungsleitung 62 an.
Da die Pufferschaltungen 60a bis 60n zum Ausgeben von Daten gleichzeitig arbeiten, ändern sich die Spannungspegel der Ausgangsstromversorgungsleitung 62 und der Ausgangserdungsleitung 63 merklich in Abhängigkeit von dem Muster der Ausgabedaten.
Wenn ein solcher Datenausgabebetrieb ausgeführt wird, tritt ein hohes Stromversorgungsrauschen auf und das Rauschen ändert sich abrupt, da die Multi-Bit-Daten mit einer hohen Geschwindigkeit ausgegeben werden. Darüber hinaus besitzt das Rauschen unterschiedliche Frequenzbestandteile, die sogar mittels der Entkopplungskondensatoren oder Tiefpaßfiltern nicht eliminiert werden können.
Hinsichtlich dieses Datenausgabebetriebes existiert ein Fall, bei dem der Datenausgabebetrieb und der Datenschreibebetrieb abwechselnd ausgeführt werden. Wenn in einem solchen Fall die Ausgangsstromversorgungsspannung VDDQ und die Ausgangserdungsspannung VSSQ, die sich signifikant ändern, verwendet werden, um die Referenzspannung Vref1 zu erzeugen, ändert sich der Pegel der Referenzspannung in Abhängigkeit von dem Datenausgabebetrieb sogar wenn die extern gelieferte Ausgangsstromversorgungsspannung einen konstanten Pegel besitzt. Folglich wird es unmöglich, den logischen Pegel eines Eingabesignals exakt zu bestimmen. Jegliche Änderung der Ausgangsstromversorgungsspannung in dieser Halbleiterspeichervorrichtung wird nicht auf eine Schaltung übertragen, die das Eingangssignal erzeugt. Deshalb ist der Spannungspegel des Eingangssignals konstant, unabhängig von dem Ausgabebetrieb der Halbleiterspeichervorrichtung. Der Grund hierfür ist, daß ein Stromversorgungsanschluß der Halbleiterspeichervorrichtung mit einer großen parasitären Kapazität verbunden ist und somit das Stromversorgungsrauschen der Halbleiterspeichervorrichtung nicht auf die externe Schaltung, die das Eingangssignal erzeugt, übertragen wird.
Wie in Fig. 15A gezeigt ist, ist die Stromversorgungsleitung 72 für die Referenzspannungserzeugungsschaltung 70 von der Ausgabestromversorgungsschaltung 62 hinsichtlich eines alternierenden Stroms isoliert. Deshalb kann die Stromversorgungsspannung VDDQ für die Referenzspannungserzeugungsschaltung 70 auf einem konstanten Pegel aufrechterhalten werden, ohne von der Schwankung der Spannung der Ausgangsstromversorgungsleitung 62 beeinflußt zu werden, sogar wenn die Pufferschaltungen 60a bis 60n arbeiten, um eine Ausgangsstromversorgungsspannung VDDQ auf der Ausgangsstromversorgungsleitung 62 dazu zu bringen, zu schwanken. Die Ausgangserdungsleitung 63 und die Erdungsleitung 74 sind voneinander isoliert, so daß zusätzlich jegliche Änderung der Spannung der Ausgangserdungsleitung 63 nicht auf die Erdungsleitung 74 übertragen wird. Auf diesem Wege kann die Referenzspannung Vref eines konstanten Pegels durch die Referenzspannungserzeugungsschaltung 70 stabil erzeugt werden, wie in Fig. 15B gezeigt ist.
Des weiteren dient der Entkopplungskondensator 75, der zwischen der Stromversorgungsleitung 72 und der Erdungsleitung 74 verbunden ist, dazu, jegliche Spannungsänderung der Stromversorgungsleitung 72 zu absorbieren, so daß die Stromversorgungsspannung VDDQ der Stromversorgungsleitung 72 in einer stabilen Art und Weise auf einem konstanten Pegel gehalten werden kann. Sogar wenn sich der Spannungspegel durch die kapazitive Kopplung zwischen der Stromversorgungsleitung 72 und der Erdungsleitung 74 durch den Endkopplungskondensator 74 verändert, wird der Unterschied zwischen der Stromversorgungsspannung VDDQ der Stromversorgungsleitung 72 und der Erdungsspannung VSS der Erdungsleitung 74 konstant gehalten. Die Referenzspannung Vref besitzt einen Spannungspegel von (VDDQ-VSS)/2. Deshalb kann die Referenzspannung Vref mit einem konstanten Pegel erzeugt werden, ohne von den Spannungsänderungen beeinflußt zu werden. Somit kann die Referenzspannung Vref, die einen konstanten Pegel besitzt, stabil erzeugt werden, ohne von einer solchen Änderung beeinflußt zu werden, sogar wenn sich die Ausgangsstromversorgungsspannung und/oder die Ausgangserdungsspannung aufgrund eines internen Betriebes verändert. Folglich kann der logische Pegel eines Eingangssignals korrekt bestimmt werden.
Fig. 16 zeigt schematisch eine Konfiguration einer Referenzspannungserzeugungsschaltung 70, die in Fig. 50A gezeigt ist. Gemäß Fig. 16 enthält die Referenzspannungserzeugungsschaltung 70 einen Tiefpaßfilter 70a, der über eine Stromversorgungsleitung 72 mit einem Stromversorgungspad 71 gekoppelt ist, eine interne Stromversorgungsleitung 77, die über den Tiefpaßfilter 70a mit einer Stromversorgungsleitung 72 gekoppelt ist und einen Referenzspannungserzeugungsabschnitt 70b zur Erzeugung einer Referenzspannung Vref in Abhängigkeit von einer Stromversorgungsspannung VDDQ auf der internen Stromversorgungsleitung 77 und von der Erdungsspannung VSS.
Der Tiefpaßfilter 70a entfernt eine Rauschkomponente der Stromversorgungsleitung 72, um eine stabile Stromversorgungsspannung an die interne Stromversorgungsleitung 77 zu übertragen. Demgemäß überträgt der Tiefpaßfilter 70a eine stabile und konstante Stromversorgungsspannung auf die interne Stromversorgungsleitung 77, wobei jegliche verändernde Komponente beseitigt wird, sogar wenn eine Schwankung in der extern gelieferten Stromversorgungsspannung VDDQ existiert. Insbesondere beseitigt der Tiefpaßfilter 70a lediglich eine Rauschkomponente der extern gelieferten Stromversorgungsspannung, sogar wenn die Ausgangsstromversorgungsspannung VDDQ der Ausgangsstromversorgungsleitung 62 variiert, da die Stromversorgungsleitung 72 von der Ausgangsstromversorgungsleitung 62 AC-artig (wechselstromartig) isoliert wird. Der Tiefpaßfilter 70a ist nicht erforderlich, um eine große Rauschkomponente der Ausgangsstromversorgungsleitung 62 zu beseitigen. Deshalb kann die Stromversorgungsspannung VDDQ der Stromversorgungsleitung 72 auf einem stabilen Spannungspegel gehalten werden, ohne Rauschen. Darüber hinaus wird keine Rauschkomponente der Ausgangserdungsleitung 42 auf die Erdungsleitung 74 übertragen, da die Ausgangserdungsleitung 63 und die Erdungsleitung 74 voneinander isoliert sind, so daß die Referenzspannung mit dem Pegel (VDDQ-VSS)/2 korrekt in einer stabilen Art und Weise erzeugt werden kann.
Fig. 17 zeigt schematisch eine Konfiguration eines Schaltungsabschnittes zur Lieferung der Stromversorgungsspannung VDDQ. Gemäß Fig. 17 ist ein Ausgangsstromversorgungspad 67 über einen Kontaktdraht 81 mit einem Ausgangsstromversorgungsanschluß 80 verbunden. Das Stromversorgungspad 71 ist über einen Kontaktdraht 82 mit dem Ausgabestromversorgungsanschluß 80 verbunden.
Das Ausgangsstromversorgungspad 64 ist über eine Ausgangsstromversorgungsleitung 62 mit einer Pufferschaltung 60 verbunden. Hier stellt die Pufferschaltung 60 die Pufferschaltungen 60a bis 60n, die in Fig. 15A gezeigt sind, dar, und das Pad 64 stellt Pads 64a und 64b, die in Fig. 15A gezeigt sind, dar.
Das Stromversorgungspad 71 ist über eine Stromversorgungsleitung 72 mit einer Referenzspannungserzeugungsschaltung 70 gekoppelt. Sogar wenn diese Stromversorgungspads 64 und 71 mit dem gemeinsamen Stromversorgungsanschluß 80 verbunden sind, besitzt jeder der Kontaktdrähte 81 und 82 eine große parasitäre Kapazität und die Pads 81 und 71 sind auch mit großen parasitären Kapazitäten versehen. Die Stromversorgungsleitungen 81 und 82 werden voneinander wechselstromartig (AC-artig) isoliert. Deshalb wird jegliche signifikante Rauschkomponente, die auf der Ausgangsstromversorgungsleitung 62 erzeugt wird, durch diese parasitären Kapazitäten absorbiert. Somit ist es möglich, ein Rauschen auf der Ausgangsstromversorgungsleitung 62 zuverlässig daran zu hindern, auf die Stromversorgungsleitung 72 übertragen zu werden.
Ein Erdungspad 65 ist über einen Kontaktdraht 87 mit einem Ausgangserdungsanschluß 86 verbunden, und ein Erdungspad 73 ist über einen Kontaktdraht 88 mit einem Erdungsanschluß 85 verbunden. Das Ausgangserdungspad 65 stellt Ausgangserdungspads 65a und 65b in Fig. 15A dar.
Der Ausgangserdungsanschluß 86 und der Erdungsanschluß 85 sind separat vorgesehen und der Ausgangserdungsanschluß 86 liefert die Erdungsspannung, die für die Ausgangsschaltung reserviert ist, während der Erdungsanschluß 85 die Erdungsspannung VSS gemeinsam zu internen Schaltungen liefert. Die Erdungsleitung 74 und die Ausgangserdungsleitung 63 sind mit unterschiedlichen externen Erdungsanschlüssen gekoppelt und voneinander isoliert. Deshalb wird überhaupt kein Rauschen, das auf der Ausgangserdungsleitung 63 erzeugt wird, auf die Erdungsleitung 74 übertragen.
Auf diesem Wege kann die Referenzspannung Vref bei einem halben Ausgangsstromversorgungsspannungspegel VDDQ durch die Referenzspannungserzeugungsschaltung 70 stabil erzeugt werden, sogar wenn die Ausgangspufferschaltung arbeitet, um ein Rauschen auf der Ausgangsstromversorgungsleitung 62 und/oder der Ausgangserdungsleitung 63 zu bewirken.
Wie hier zuvor beschrieben wurde, wird gemäß der siebten Ausführungsform der vorliegenden Erfindung die Referenzspannung von den Spannungen der Stromversorgungsleitung und der Erdungsleitung erzeugt, die AC-artig (wechselstromartig) von der Ausgangsstromversorgungsleitung und der Ausgangserdungsleitung isoliert sind, die die Betriebsstromquellenspannungen an die Ausgangsschaltung liefern. Deshalb kann die Referenzspannung präzise auf einem Spannungspegel der halben Stromversorgungsspannung erzeugt werden. Der logische Pegel eines Eingangssignals kann somit korrekt bestimmt werden, ohne von irgendeinem Stromversorgungsrauschen aufgrund eines Betriebs der internen Schaltung beeinflußt zu werden.
Obwohl die obige Beschreibung der ersten bis siebten Ausführungsformen für die 1,8 V-Schnittstelle und die TTL- Schnittstelle erfolgte, ist die vorliegende Erfindung für jegliche Schnittstelle anwendbar, wenn die Amplitude des externen Signals von dem Pegel der Ausgangsstromversorgungsspannung in der Schnittstelle abhängt.
Somit ist die vorliegende Erfindung nicht auf die Schaltung für die 1,8 V-Schnittstelle begrenzt. Obwohl die TTL- Schnittstelle als eine Schnittstelle verwendet wird, die unterschiedlich zu der 1,8 V-Schnittstelle ist, kann zusätzlich jegliche andere Schnittstelle stattdessen verwendet werden.
Gemäß der oben beschriebenen vorliegenden Erfindung wird ein internes Signal gemäß der Ausgangsstromversorgungsspannung und dem Spannungspegel des externen Signals erzeugt, ungeachtet jeglicher Änderung der Ausgangsstromversorgungsspannung, die die Amplitude eines externen Signals bestimmt, und somit kann das interne Signal exakt erzeugt werden.

Claims

1. Halbleiterspeichervorrichtung, die folgende Bauteile aufweist:
eine Referenzspannungserzeugungsschaltung (14; 70) zur Erzeugung einer Referenzspannung (Vref1) auf der Basis einer ersten Stromversorgungsspannung (VDDQ), die von einem ersten Stromversorgungspad (71; 81) geliefert wird, in Abhängigkeit von der ersten Stromversorgungsspannung;
eine erste Eingangsschaltung (4-6; 10, 12), die ein erstes Eingangssignal (EXS) empfängt und einen logischen Pegel des ersten Eingangssignals in Abhängigkeit von einem Verhältnis zwischen den Spannungspegeln der Referenzspannung und dem ersten Eingangssignal bestimmt, und die ein erstes internes Signal (BUFIN) erzeugt, das einen Pegel einer zweiten Stromversorgungsspannung (VDDP) besitzt, der sich von einem Pegel der ersten Stromversorgungsspannung in Abhängigkeit von dem Ergebnis der Bestimmung unterscheidet; und
eine Ausgangsschaltung (7), die die erste Stromversorgungsspannung als Betriebsstromversorgungsspannung von einem zweiten Stromversorgungspad (64b; 64), das separat von dem ersten Stromversorgungspad vorgesehen ist, empfängt, und ein empfangenes Signal puffert und ein daraus resultierendes Signal extern ausgibt.

2. Halbleiterspeichervorrichtung gemäß Anspruch 1, wobei die erste Eingangsschaltung (4-6; 10, 12; 16-20) eine Differenzverstärkerschaltung (10, 12) enthält, die die zweite Stromversorgungsspannung (VDDP) als Betriebsstromversorgungsspannung aufnimmt um zu arbeiten, für ein differenziertes Verstärken des ersten Eingangssignals (EXS) und der Referenzspannung (Vref1) und für ein Erzeugen des ersten internen Signals (BUFIN) in Übereinstimmung mit einem Ergebnis der Differenzverstärkung.

3. Halbleiterspeichervorrichtung gemäß Anspruch 2, wobei das erste Eingangssignal (EXS) ein Taktsignal (EXCLK) ist, das eine zeitliche Steuerung zum Annehmen und Ausgeben eines Signals durch die Halbleitervorrichtung definiert.

4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei die Referenzspannungserzeugungsschaltung (14) als Referenzspannung eine Spannung erzeugt, die bei einem Pegel einer Hälfte der ersten Stromversorgungsspannung (VDDQ) liegt.

5. Halbleitervorrichtung, die folgende Bauteile aufweist:
eine Gateschaltung (16; 24), die eine erste Stromversorgungsspannung (VDDQ) als Betriebsstromversorgungsspannung aufnimmt, zum Puffern eines Eingangssignals (EXS) und zum Erzeugen eines Ausgangssignals, das eine Amplitude besitzt, die einem Pegel der ersten Stromversorgungsspannung entspricht, wobei das Eingangssignal einen Spannungspegel (VIH, VIL) besitzt, wobei ein logischer Pegel davon in Abhängigkeit von der ersten Stromversorgungsspannung bestimmt wird; und
eine Pegelumwandlungsschaltung (18, 20, 26) zum Umwandeln des Ausgangssignals, das durch die Gateschaltung erzeugt wurde, in ein Signal, das eine Amplitude besitzt, die einem Pegel einer zweiten Stromversorgungsspannung (VDDP) entspricht, um ein internes Signal zu erzeugen, wobei die zweite Stromversorgungsspannung einen unterschiedlichen Spannungspegel zu der ersten Stromversorgungsspannung besitzt.

6. Halbleitervorrichtung gemäß Anspruch 5, des weiteren aufweisend eine Einschalterfassungsschaltung (22) zur Erfassung des Einschaltens der ersten Stromversorgungsspannung (VDDQ), wobei die Gateschaltung (24) ein Ausgangssignal (ZPOR) von der Einschalterfassungsschaltung und das Eingangssignal (EXS) empfängt.

7. Halbleitervorrichtung gemäß Anspruch 5 oder 6, wobei die Halbleitervorrichtung eine Synchronhalbleitervorrichtung ist, die das Annehmen und Abgeben eines Signals in Übereinstimmung mit einem Taktsignal (EXCLK) ausführt, und wobei das Eingangssignal (EXS) ein Signal (EXSD) ist, das anders als das Taktsignal ist.

8. Halbleitervorrichtung gemäß einem der Ansprüche 5 bis 7, wobei die Pegelumwandlungsschaltung (18, 20, 26) einen Pegelumsetzer (18) enthält, der die zweite Stromversorgungsspannung (VDDP) als eine Betriebsstromversorgungsspannung aufnimmt und erste und zweite Ausgangsknoten (NI, NH) besitzt, zur Erzeugung von Komplementärsignalen auf den ersten und zweiten Knoten, von denen jedes eine Amplitude besitzt, die dem Pegel der zweiten Stromversorgungsspannung in Übereinstimmung mit dem Ausgangssignal, das von der Gateschaltung (24) erzeugt wird, entspricht, und eine Verriegelungsschaltung (20, 26), die die zweite Stromversorgungsspannung als eine Betriebsstromversorgungsspannung aufnimmt, zum Verriegeln des Signals von dem ersten Ausgangsknoten (NI) und zum Erzeugen des internen Signals (BUFIN).

9. Halbleitervorrichtung gemäß einem der Ansprüche 1-5, wobei die Pegelumwandlungsschaltung (18, 20, 26) einen Pegelumsetzer (18a-18d) enthält, der die zweite Stromversorgungsspannung (VDDP) als eine Betriebsstromversorgungsspannung aufnimmt und erste und zweite Ausgangsknoten (NI, NH) zum Ausgeben von Komplementärsignalen besitzt, von denen jedes eine Amplitude besitzt, die dem Pegel der zweiten Stromversorgungsspannung in Übereinstimmung mit dem Ausgangssignal, das von der Gateschaltung (22) erzeugt wird, entspricht, und ein Transfer-Gate (18f), das an einem Gate davon die zweite Stromversorgungsspannung zur Übertragung des Ausgangssignals, das von der Gateschaltung erzeugt wird, auf den ersten Ausgangsknoten (NI) aufnimmt.

10. Halbleitervorrichtung, die folgende Bauteile aufweist:
eine erste Takteingangsschaltung (46, 50) zum Vergleichen eines extern aufgebrachten externen Taktsignals (EXCLK) mit einer ersten Referenzspannung (Vref2), zur Erzeugung eines internen Taktsignals (BUFCLK), das dem externen Taktsignal gemäß einem Ergebnis des Vergleichs entspricht, wenn es aktiviert wird;
eine zweite Takteingangsschaltung (48, 50) zum Vergleichen des externen Taktsignals mit einer zweiten Referenzspannung (Vref3) und zur Erzeugung des internen Taktsignals, das dem externen Taktsignal gemäß einem Vergleichsergebnis entspricht, wenn es aktiviert ist;
eine erste Taktsteuerschaltung (42) zur Erzeugung eines ersten Taktsteuersignals (ENCK1) zur Aktivierung der ersten Takteingangsschaltung in Übereinstimmung mit dem externen Taktsignal und eines Taktfreigabesignals (XCKE), das anweist, ob das externe Taktsignal gültig ist; und
eine zweite Taktsteuerschaltung (44) zur Erzeugung eines zweiten Taktsteuersignals (ENCK2) zur Aktivierung der zweiten Takteingangsschaltung in Übereinstimmung mit dem externen Taktsignal und dem Taktfreigabesignal.

11. Halbleitervorrichtung gemäß Anspruch 10, des weiteren aufweisend eine Steuerschaltung zur selektiven Deaktivierung der ersten und zweiten Taktsteuersignale (ENCK1, ENCK2) gemäß einem Betriebsmodus (MLV), der einen Stromversorgungsspannungspegel (VDDQ) spezifiziert.

12. Halbleitervorrichtung gemäß Anspruch 10, wobei die ersten und zweiten Taktsteuerschaltungen (42, 44) eine Spannung (VDDP) eines gemeinsamen Stromversorgungsknotens als eine Betriebsstromversorgungsspannung aufnehmen.

13. Halbleitervorrichtung gemäß Anspruch 10, wobei die ersten und zweiten Taktsteuerschaltungen (42, 44) extern gelieferte erste und zweite externe Stromversorgungsspannungen (EXDD, VDDQ) als Betriebsstromversorgungsspannungen aufnehmen, und wobei das externe Taktsignal eine Amplitude besitzt, die in Übereinstimmung mit den Spannungspegeln der ersten und zweiten externen Stromversorgungsspannungen bestimmt wird.

14. Halbleitervorrichtung gemäß einem der Ansprüche 10 bis 13, des weiteren aufweisend ein Taktpad (51) zum Eingeben des externen Taktsignals (CLK), wobei das Taktpad mit einem Abstand platziert ist, der sich von den Abständen unterscheidet, mit denen die Pads (50a, 50d) zum Eingeben der Signale (EXS, CKE) im Unterschied zu dem externen Taktsignal angeordnet sind, wobei wenigstens eine Erststufenschaltung (55; 55a, 55b) einer jeden der ersten und zweiten Takteingangsschaltungen (46, 48) und der ersten und zweiten Taktsteuerschaltungen (42, 44) in der Nähe des Taktpads angeordnet sind.

15. Halbleitervorrichtung gemäß einem der Ansprüche 10 bis 14, des weiteres aufweisend eine Taktübertragungsleitung (1AL) zum wahlweisen Übertragen des externen Taktsignals (EXCLK) in Abhängigkeit von einem Betriebsmodus (MLV), der einen Stromversorgungsspannungspegel (VDDQ) spezifiziert, auf die ersten und zweiten Eingangsschaltungen (46, 48) und die ersten und zweiten Taktsteuerschaltungen (42, 44).