DE10256098A1

DE10256098A1 - In zwei Systemen mit unterschiedlichen Versorgungsspannungen verwendete Halbleitervorrichtung

Info

Publication number: DE10256098A1
Application number: DE10256098A
Authority: DE
Inventors: Tetsuichiro Ichiguchi; Tsutomu Nagasawa; Tadaaki Yamauchi; Zengcheng Tian; Makoto Suwa; Junko Matsumoto; Takeo Okamoto; Hideki Yonetani
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-17
Filing date: 2002-12-02
Publication date: 2003-12-04
Also published as: KR20030089406A; CN1459796A; CN100338684C; TW574689B; JP4145565B2; KR100538594B1; US20030213972A1; US6724223B2; JP2003332455A

Abstract

Ein Taktpuffer (10) eines DRAMs beinhaltet: ein erstes NAND-Gatter (12), das durch eine erste interne Versorgungsspannung (VCCP = 2,5 V) betrieben wird und das den Pegel eines Eingangstaktsignals (CLK) festlegt, wenn der DRAM für eine TTL-System-Schnittstelle (MLV = 2,5 V) verwendet wird; und ein zweites NAND-Gatter (13), das durch eine zweite Versorgungsspannung (VDDI = 1,8 V) betrieben wird und das den Pegel eines Eingangstaktsignals (CLK) festlegt, wenn der DRAM für eine 1,8 V-System-Schnittstelle (MLV = 0 V) verwendet wird. Folglich können bei dem ersten und dem zweiten NAND-Gatter (12, 13) die Größen der vier MOS-Transistoren (21 bis 24) jeweils auf einen Optimalwert eingestellt werden.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung, die in zwei Systemen mit unterschiedlichen Versorgungsspannungen verwendet wird.
In den letzten Jahren wurden Kommunikations- und Informationstechnik-Geräte zunehmend klein und mobil gemacht. Die in den Geräten eingebauten LSIs müssen folglich Leistungsaufnahme und Spannung verringern. Dies gilt für einen DRAM, der eine Art von LSI ist. Um die Nachfrage nach sinkender Spannung zu erfüllen ist es notwendig, die Anforderungen einer 1,8 V-System- Schnittstelle neben denen einer bekannten TTL-System- Schnittstelle zu befriedigen.
Wie in Fig. 27 gezeigt sind für eine TTL-System- Schnittstelle sowohl eine externe Versorgungsspannung VDD als auch eine Ausgangsversorgungsspannung VDDQ auf 3,3 V eingestellt, VIH eines Eingangssignals ist auf nicht weniger als 2,0 V eingestellt und VIL des Eingangssignals ist auf nicht mehr als 0,8 V eingestellt. Für eine 1,8 V-System-Schnittstelle ist die externe Versorgungsspannung VDD auf 2,5 V eingestellt und die Ausgangsversorgungsspannung VDDQ ist auf 1,8 V eingestellt, VIH eines Eingangssignals ist auf nicht weniger als 1,44 V eingestellt und VIL des Eingangssignals ist auf nicht mehr als 0,36 V eingestellt.
Bei einem herkömmlichen DRAM wird ein internes Versorgungspotential VDDP (2,5 V) aus der externen Versorgungsspannung VDD (3,3 V oder 2,5 V) erzeugt, und ein anfänglicher Eingangsinverter, der die interne Versorgungsspannung VDDP als Betriebsspannung verwendet, bestimmt den logischen Pegel eines Eingangssignals.
Fig. 28 ist ein Blockschaltbild, das den Aufbau eines Taktpuffers 200 des herkömmlichen DRAM darstellt. In Fig. 28 beinhaltet der Taktpuffer 200 Inverter 201 und 202, sowie eine Pulserzeugungsschaltung 203, die durch die interne Versorgungsspannung VDDP betrieben werden. Der Inverter 201, der eine vorher festgelegte Schwellenspannung VTH (z. B. 1,25 V) hat, gibt ein L-Pegelsignal aus, wenn der Pegel eines Taktsignals CLK höher ist als der von VTH, und gibt ein H-Pegelsignal aus, wenn der Pegel des Taktsignals CLK niedriger als der von VTH ist. Das Ausgangssignal des Inverters 201 wird durch den Inverter 202 invertiert und das invertierte Signal 202 wird an die Pulserzeugungsschaltung 203 angelegt. Die Pulserzeugungsschaltung 203 stellt ein Signal ZCLKF als Antwort auf die ansteigende Flanke des Ausgangssignals des Inverters 202 für eine vorher festgelegt Zeit auf den L-Pegel ein. Der DRAM arbeitet synchron mit dem internen Taktsignal ZCLKF.
Fig. 29 ist ein Blockschaltplan, der den Aufbau eines Eingangspuffers 205 des herkömmlichen DRAMs zeigt. In Fig. 29 beinhaltet der Eingangspuffer 205 Inverter 206 und 207, die von der internen Versorgungsspannung VDDP betrieben werden, und eine Verzögerungsschaltung 208. Der Inverter 206 gibt ein L- Pegelsignal aus, wenn der Pegel eines Adresssignals A0 höher als der der Schwellenspannung VTH ist, und gibt einen H- Pegelsignal aus, wenn der Pegel des Adresssignals A0 niedriger als der der Schwellenspannung VTH ist. Das Ausgangssignal des Inverters 206 wird durch den Inverter 207 invertiert und das invertierte Signal wird an die Verzögerungsschaltung 208 angelegt. Die Verzögerungsschaltung 208 verzögert das Ausgangssignal des Inverters 207 um eine vorher festgelegte Zeit und erzeugt ein internes Adresssignal A0'. Das interne Adresssignal A0' wird an die internen Schaltkreise des DRAMs angelegt.
Fig. 30 ist ein Blockschaltbild, das den Aufbau einer Eingangsschutzschaltung 211 des herkömmlichen DRAMs zeigt. In Fig. 30 wird die Eingangsschutzschaltung 211 zwischen einem externen Anschluss 210 und einem Eingangspuffer 205 bereitgestellt und beinhaltet Dioden 212 und 213 und ein Widerstandselement 214. Die Diode 212 ist zwischen einen Knoten N212 und eine externe Versorgungsspannungs-Leitung VDD geschaltet, und die Diode 213 ist zwischen eine Massepotential-Leitung GND und einen Knoten N212 geschaltet. Der Knoten N212 ist mit dem externen Anschluss 210 verbunden und auch mit einem Eingangsknoten N205 des Eingangspuffers 205 durch das Widerstandselement 214 verbunden.
Es wird angenommen, dass die Schwellenspannung der Dioden 212 und 213 jeweils Vth ist. Wenn das Potential des Knoten N212 höher als VDD + Vth ist, wird die Diode 212 leitend. Wenn das Potential des Knoten N212 niedriger als -Vth ist, wird die Diode 213 leitend. Daher ist, selbst wenn ein Spannungsstoß an den externen Anschluss 210 angelegt wird, das Potential des Knoten N212 auf einen Bereich zwischen -Vth und VDD + Vth beschränkt, wodurch die internen Schaltkreise des DRAMs vor dem Spannungsstoß geschützt werden.
Fig. 31 ist ein Schaltplan, der den Aufbau eines Ausgangspuffers 220 des herkömmlichen DRAMs zeigt. In Fig. 31 beinhaltet der Ausgangspuffer 220 p-Kanal-MOS-Transistoren 221 und 222, sowie n-Kanal-MOS-Transistoren 223 und 224. Die MOS- Transistoren 221 und 223 sind in Serie zwischen eine Ausgangsversorgungspotential-Leitung VDDQ und eine Massepotential- Leitung GND geschaltet, und die MOS-Transistoren 222 und 224 sind in Serie zwischen eine Ausgangspotential-Leitung VDDQ und eine Massepotential-Leitung GND geschaltet. Die Gates der MOS- Transistoren 221 und 223 empfangen jeweils ein internes Datensignal RDH, das Gate des p-Kanal-MOS-Transistors 222 empfängt ein Signal ZOH, das an einem Knoten zwischen den MOS- Transistoren 221 und 222 auftaucht, und das des n-Kanal-MOS- Transistors 224 empfängt ein internes Datensignal OL. Ein Ausgangssignal Q wird von einem Knoten N222 zwischen den MOS- Transistoren 222 und 224 ausgegeben.
Wenn die internen Datensignale RDH und OL auf dem L-Pegel bzw. H-Pegel sind, dann werden die MOS-Transistoren 221 und 224 leitend, die MOS-Transistoren 222 und 223 werden nichtleitend, und das externe Datensignal Q wird auf den L-Pegel eingestellt. Wenn die internen Datensignale RDH und OL auf dem H- bzw. L- Pegel sind, dann werden die MOS-Transistoren 222 und 223 leitend, die MOS-Transistoren 221 und 224 werden nichtleitend und das externe Datensignal Q wird auf den H-Pegel eingestellt.
Der herkömmliche DRAM hat jedoch die folgenden Nachteile. Bei dem in Fig. 28 gezeigten Taktpuffer 200 bestimmt ein Inverter 201, der durch die interne Versorgungsspannung VDDP von 2,5 V betrieben wird, sowohl den Pegel des Taktsignals CLK für die TTL-System-Schnittstelle, als auch den des Taktsignals CLK für die 1,8 V-System-Schnittstelle. Das macht es schwierig, die Größen der im Inverter 201 enthaltenen Transistoren jeweils auf Optimalwerte festzulegen, was die Genauigkeit der Festlegung des Pegels des Taktsignals CLK nachteilig erniedrigt und einen Durchlassstrom, der durch den Inverter 201 durchgeht, erhöht. Der Durchlassstrom, der durch den Inverter 201 durchgeht, steigt besonders für die 1,8 V-System-Schnittstelle an, für die die Spannungsamplitude des Taktsignals CLK verhältnismäßig geringer als die Versorgungsspannung VDDP des Inverters 201 ist. Das gleiche gilt für den in Fig. 29 gezeigten Eingangspuffer 205.
Weiter wird in einem Kommunikations-Informationstechnik- Gerät einer bestimmten Art die Versorgungsspannung VDD in einem Standby-Zustand auf 0 V eingestellt, um die Leistungsaufnahme zu verringern. In der in Fig. 30 gezeigten Eingangsschutzschaltung 211 wird, wenn an dem externen Anschluss 210 ein H- Pegelspannung anliegt, während die Versorgungsspannung VDD auf 0 V eingestellt ist, ein Strom zu der Versorgungsspannungs- Leitung VDD von dem externen Anschluss 210 durch die Diode 212 transportiert, was umgekehrt ein ganzes System beeinflusst.
Außerdem wird bei dem in Fig. 31 gezeigten Ausgangspuffer 220, wenn die Stromtreiberfähigkeit des p-Kanal-MOS-Transistors 222 für die Verwendung der TTL-System-Schnittstelle (VDDQ = 3,3 V) eingestellt wird, diese unausreichend für die 1,8 V-System-Schnittstelle (VDDQ = 1,8 V). Umgekehrt, wenn die Stromtreiberfähigkeit des p-Kanal-MOS-Transistors 222 für die Verwendung der 1,8 V-System-Schnittstelle eingestellt wird, wird diese für die TTL-System-Schnittstelle übermäßig.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung bereitzustellen, die in zwei Systemen verwendet werden kann, die unterschiedliche Versorgungsspannungen haben.
Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1.
Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung hat eine erste Betriebsart, in der die Halbleitervorrichtung durch eine erste Versorgungsspannung betrieben wird und ein erstes Signal mit einer Spannungsamplitude empfängt, die geringer als die erste Versorgungsspannung ist, und eine zweite Betriebsart, in der die Halbleitervorrichtung durch eine zweite Versorgungsspannung betrieben wird, die geringer ist als die erste Versorgungsspannung, und ein zweites Signal mit einer zweiten Spannungsamplitude empfängt, die geringer als die zweite Versorgungsspannung ist. Die Halbleitervorrichtung enthält: eine erste in der ersten Betriebsart derart aktivierte logische Schaltung, dass sie durch eine erste Versorgungsspannung, die im Pegel gleich der zweiten Versorgungsspannung ist, betrieben wird, (und) die erfasst, ob das erste Signal im Pegel höher als eine erste Schwellenspannung ist, und ein Signal auf einem dem Erfassungsergebnis entsprechenden Pegel ausgibt; eine zweite in der zweiten Betriebsart derart aktivierte logische Schaltung, dass sie durch eine zweite interne Versorgungsspannung betrieben wird, die geringer als die erste interne Versorgungsspannung ist, (und) die erfasst, ob das zweite Signal im Pegel höher als eine zweite Schwellenspannung ist und ein Signal auf dem einem Erfassungsergebnis entsprechenden Pegel ausgibt; und einen internen Schaltkreis, der als Antwort auf die Ausgangssignale der ersten und der zweiten logischen Schaltung einen vorher festgelegten Prozess ausführt. Folglich werden die erste logische Schaltung, die den Pegel des Eingangssignals in der ersten Betriebsart bestimmt, und die zweite logische Schaltung, die den Pegel des Eingangssignals in der zweiten Betriebsart bestimmt, getrennt bereitgestellt. Es ist daher möglich, die Größen der Transistoren in sowohl der ersten als auch der zweiten logischen Schaltung jeweils leicht auf Optimalwerte einzustellen. So ist es möglich, den Pegel des Eingangssignals genau zu bestimmen und Durchlassströme, die durch die erste und zweite logische Schaltung durchgehen, derart zu unterdrücken, dass sie gering sind.
Die Aufgabe wir auch gelöst durch eine Halbleitervorrichtung gemäß Anspruch 10.
Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung hat eine erste Betriebsart, in der die Halbleitervorrichtung eine erste Ausgangsversorgungsspannung empfängt, und eine zweite Betriebsart, in der die Halbleitervorrichtung eine zweite Ausgangsversorgungsspannung empfängt, die geringer als die erste Ausgangsversorgungsspannung ist. Diese Halbleitervorrichtung beinhaltet: einen internen Schaltkreis, der einen vorher festgelegten Prozess ausführt; und eine Ausgangsschaltung, die durch die erste und zweite Ausgangsversorgungsspannung betrieben wird und ein in der internen Schaltung erzeugtes Signal nach außerhalb der Halbleitervorrichtung ausgibt. Die Ausgangsschaltung beinhaltet: einen ersten p-Typ-Transistor, der eine erste Elektrode hat, die die erste und zweite Ausgangsversorgungsspannung empfängt, und eine zweite Elektrode, die mit einem Ausgangsknoten verbunden ist; eine Spannungsversorgungsschaltung, die in der ersten Betriebsart eine Massespannung ausgibt und in der zweiten Betriebsart eine vorher festgelegte negative Spannung ausgibt; und ein Schaltelement, das eine mit einer Gate-Elektrode des ersten p-Typ-Transistors verbundene Elektrode besitzt, deren andere Elektrode eine Ausgangsspannung der Spannungsversorgungsschaltung empfängt, und das leitend oder nichtleitend gemäß einem in dem internen Schaltkreis erzeugten Signal wird. Folglich ist es durch das Anlegen der Massespannung an die Gate-Elektrode des ersten p-Typ-Transistors in der ersten Betriebsart und durch das Anlegen der negativen Spannung an die Gate-Elektrode des ersten p-Typ-Transistors in der zweiten Betriebsart möglich, die treibende Kraft für den Strom des ersten p-Typ-Transistors auf einen Optimalwert sowohl in der ersten, als auch in der zweiten Betriebsart einzustellen.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
Von den Figuren zeigen:
Fig. 1 ein Blocksschaltbild, das den gesamten Aufbau eines DRAMs gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 ein Blockschaltbild, das den Aufbau eines Taktpuffers darstellt, der in einer in Fig. 1 gezeigten Eingangsschaltung enthaltenen ist;
Fig. 3 einen Schaltplan, der den Aufbau eines in Fig. 2 dargestellten NAND-Gatters 12 zeigt;
Fig. 4 einen Schaltplan, der den Aufbau eines in Fig. 2 dargestellten Inverters 11 zeigt;
Fig. 5 eine Zeitablaufdarstellung, die Schaltvorgänge der in Fig. 2 dargestellten NAND- Gatter 12 bis 14 zeigt;
Fig. 6 eine andere Zeitablaufdarstellung, die Schaltvorgänge der in Fig. 2 dargestellten NAND-Gatter 12 bis 14 zeigt;
Fig. 7 ein Blockschaltbild, das den Aufbau einer in Fig. 2 gezeigten Pulserzeugungsschaltung darstellt;
Fig. 8 eine Zeitablaufdarstellung, die einen Betrieb der in Fig. 7 dargestellten Pulserzeugungsschaltung zeigt;
Fig. 9 ein Blockschaltbild, das eine Abwandlung der ersten Ausführungsform darstellt;
Fig. 10 eine Blockschaltbild, das einen Eingangspuffer eines DRAMs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 11 einen Schaltplan, der den Aufbau eines in Fig. 53 dargestellten NOR-Gatters zeigt;
Fig. 12 einen Schaltplan, der den Aufbau einer in Fig. 10 gezeigten Pegelumwandlungsschaltung darstellt;
Fig. 13 eine Zeitablaufdarstellung, die einen Betrieb des in Fig. 10 gezeigten Eingangspuffers darstellt;
Fig. 14 eine andere Zeitablaufdarstellung, die einen Betrieb des in Fig. 10 gezeigten Eingangspuffers darstellt;
Fig. 15 einen Schaltplan, der den Aufbau einer Eingangsschutzschaltung eines DRAMs gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 16 eine Querschnittsansicht, die den Aufbau der in Fig. 15 gezeigten Eingangsschutzschaltung darstellt;
Fig. 17 eine Querschnittsansicht, die eine Abwandlung der dritten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 18 einen Schaltplan, der den Aufbau eines Ausgangspuffers eines DRAMs gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 19 eine Zeitablaufdarstellung, die einen Vorgang des in Fig. 18 gezeigten Ausgangspuffers darstellt;
Fig. 20 eine andere Zeitablaufdarstellung, die den Betrieb des in Fig. 18 gezeigten Ausgangspuffers darstellt;
Fig. 21 einen Schaltplan, der Hauptabschnitte eines Ausgangspuffers eines DRAMs gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 22 ein Blockschaltbild, das einen Aufbau einer Takterzeugungsschaltung eines DRAMs gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 23 eine Zeitablaufdarstellung, die einen Betrieb der in Fig. 22 gezeigten Takterzeugungsschaltung darstellt;
Fig. 24 eine andere Zeitablaufdarstellung, die den Betrieb der in Fig. 22 dargestellten Takterzeugungsschaltung zeigt;
Fig. 25 ein Blockschaltbild, das Hauptabschnitte des bezüglich Fig. 22 bis 24 beschriebenen DRAMs darstellt;
Fig. 26 ein Blockschaltbild, das den Aufbau eines Ausgangspuffers eines DRAMs gemäß einer siebten Ausführungsform darstellt;
Fig. 27 eine Tabelle zum Vergleichen einer TTL- System-Schnittstelle mit einer 1,8 V-System- Schnittstelle;
Fig. 28 ein Blockschaltbild, das den Aufbau eines Taktpuffers eines herkömmlichen DRAMs darstellt;
Fig. 29 ein Blockschaltbild, das den Aufbau eines Eingangspuffers des herkömmlichen DRAMs darstellt;
Fig. 30 ein Schaltbild, das den Aufbau einer Eingangsschutzschaltung des herkömmlichen DRAMs darstellt; und
Fig. 31 einen Schaltplan, der den Aufbau eines Ausgangspuffers eines herkömmlichen DRAMs darstellt;

Erste Ausführungsform

Fig. 1 ist ein Blockschaltbild, das den Gesamtaufbau eines DRAMs 1 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In Fig. 1 beinhaltet das DRAM 1 eine VDDP- Erzeugungsschaltung 2, eine VDDI-Erzeugungsschaltung 3, eine Eingangsschaltung 4, einen internen Schaltkreis 5 und eine Ausgangsschaltung 6 und wird durch ein von außerhalb des DRAM 1 angelegtes Versorgungspotential VDD (3,3 V oder 2,5 V), das Ausgangsversorgungspotential VDDQ (3,3 V oder 1,8 V) und das Massepotential GND (0 V) betrieben. Wenn das DRAM 1 durch ein Speichersystem verwendet wird, das eine TTL-System-Schnittstelle verwendet, ist sowohl die Versorgungsspannung VDD und die Ausgangsversorgungsspannung VDDQ auf 3,3 V eingestellt. Wenn das DRAM 1 durch ein Speichersystem verwendet wird, das eine 1,8 V- System-Schnittstelle verwendet, ist die Versorgungsspannung VDD und die Ausgangsversorgungsspannung VDDQ auf 2,5 V bzw. auf 1,8 V eingestellt (siehe Fig. 27).
Die VDDP-Erzeugungsschaltung 2 läßt das externe Versorgungspotential VDD (3,3 V) abfallen, erzeugt eine interne Versorgungsspannung VDDP (2,5 V) und legt die erzeugte innere Versorgungsspannung VDDP an eine Eingangsschaltung 4 und einen internen Schaltkreis 5 an. Die VDDI-Erzeugungsschaltung 3 läßt das interne Versorgungspotential VDDP (2,5 V) abfallen, erzeugt eine interne Versorgungsspannung VDDI (1,8 V) und legt die erzeugte interne Versorgungsspannung VDDI an die Eingangsschaltung 4 an. Die Eingangsschaltung 4 wird durch die internen Versorgungspotentiale VDDP und VDDI betrieben und überträgt das Taktsignal CLK, die Steuersignale CNT0 bis CNTi (wobei i eine ganze Zahl nicht kleiner als 0 ist), Adresssignale A0 bis Am (wobei m eine ganze Zahl nicht kleiner als 0 ist) und Datensignale D0 bis Dn (wobei n eine ganze Zahl nicht kleiner als 0 ist) an den internen Schaltkreis 5. Wenn der DRAM 1 von einem Speichersystem verwendet wird, das die TTL-System-Schnittstelle verwendet, wird VIH eines jeden Signals auf nicht weniger als 2,0 V eingestellt und VIL davon auf nicht mehr als 0,8 V eingestellt. Wenn der DRAM 1 von einem Speichersystem verwendet wird, das eine 1,8 V-System-Schnittstelle verwendet, wird der Wert VIH eines jeden Signals auf nicht weniger als 1,44 V eingestellt und der Wert VIL davon wird auf nicht mehr als 0,36 V eingestellt (siehe Fig. 27).
Der interne Schaltkreis 5 wird durch die interne Versorgungsspannung VDDP betrieben und arbeitet synchron mit dem Taktsignal CLK. Der interne Schaltkreis 5 beinhaltet eine Vielzahl von Speicherzellen, die in einer Vielzahl von Zeilen und Spalten angeordnet sind. Jede Speicherzelle speichert ein Datensignal. Eine Vielzahl von Speicherzellen sind im vorhinein ebenfalls in (n + 1) Zellen gruppiert. Jeder Speicherzellengruppe wird im vorhinein ein eigenes Adresssignal zugeordnet.
Der interne Schaltkreis 5 wird von Steuersignalen CNT0 bis CNTi gesteuert, schreibt während eines Schreibvorgangs Datensignale D0 bis Dn in die jeweiligen (n + 1) Speicherzellen, die zu der den Adresssignalen A0 bis Am entsprechenden Speicherzellengruppe gehören, und liest während eines Lesevorgangs Datensignale Q0 bis Qn aus den jeweiligen (n + 1) Speicherzellen aus, die zu der den Adresssignalen A0 bis Am entsprechenden Speicherzellengruppe gehören und legt während des Lesevorgangs die Datensignale Q0 bis Qn an die Ausgangsschaltung 6 an. Die Ausgangsschaltung 6 wird durch die Ausgangsversorgungsspannung VDDQ betrieben und gibt Lesedatensignale Q0 bis Qn von dem internen Schaltkreis 5 nach außerhalb des DRAMs 1 aus.
Ein Taktpuffer 10, der ein Merkmal der vorliegenden Erfindung ist, wird nun beschrieben. Fig. 2 ist ein Blockschaltbild, das den Aufbau eines Taktpuffers 10 zeigt, der in der in Fig. 1 gezeigten Eingangsschaltung 4 enthalten ist. In Fig. 2 enthält der Taktpuffer 10 einen Inverter 11, NAND-Gatter 12 bis 14 und eine Pulserzeugungsschaltung 15. Das NAND-Gatter 12 wird durch eine interne Versorgungsspannung VDDP betrieben, empfängt das Taktsignal CLK und ein Steuersignal MLV und gibt ein Signal φ12 aus.
Wie in Fig. 3 gezeigt, beinhaltet das NAND-Gatter 12 p-Kanal- MOS-Transistoren 21 und 22, sowie n-Kanal-MOS-Transistoren 23 und 24. Die p-Kanal-MOS-Transistoren 21 und 22 sind parallel zwischen eine Leitung des internen Versorgungspotentials VDDP und ein Ausgangsknoten N21 geschaltet, und deren Gates empfangen Signale CLK bzw. MLV. Die n-Kanal-MOS-Transistoren 23 und 24 sind in Serie zwischen den Ausgangsknoten N21 und eine Massepotentialleitung GND geschaltet, und deren Gates empfangen Signale CLK bzw. MLV.
Wenn der DRAM 1 von einem Speichersystem verwendet wird, das die 1,8 V-System-Schnittstelle verwendet, wird das Signal MLV auf den L-Pegel (0 V) gesetzt. Wenn der DRAM 1 von einem Speichersystem verwendet wird, das die TTL-System-Schnittstelle verwendet, wird das Signal MLV auf den H-Pegel (VDDP = 2,5 V) eingestellt. Das Signal MLV könnte durch den internen Schaltkreis 5 gemäß den Kontrollsignalen CNT0 bis CNTi erzeugt werden, könnte durch Erfassung der Ausgangsversorgungsspannung VDDQ erzeugt werden oder könnte direkt von außerhalb des DRAM 1 eingegeben werden.
Wenn das Signal MLV auf dem L-Pegel ist, dann wird der p-Kanal- MOS-Transistor 22 leitend, der n-Kanal-MOS-Transistor 24 nichtleitend und der Pegel des Ausgangssignals φ12 wird auf dem H- Pegel (VDDP = 2,5 V) festgehalten. Wenn das Signal MLV auf dem H- Pegel ist, dann wird der p-Kanal-MOS-Transistor 22 nichtleitend, der n-Kanal-MOS-Transistor 24 wird leitend und das NAND- Gatter 12 arbeitet als ein Inverter für das Taktsignal CLK. Daher wird das Ausgangssignal φ12 des NAND-Gatters 12 ein Taktsignal in Phase zu dem invertierten Signal des Taktsignals CLK mit einer Spannungsamplitude von VDDP. Wenn das Signal MLV auf dem H-Pegel ist, dann ist die Versorgungsspannung VDDP des NAND-Gatters 12 gleich 2,5 V, ist der H-Pegel des Taktsignals CLK auf nicht weniger als 2,0 V eingestellt und ist der L-Pegel davon auf nicht mehr als 0,8 V eingestellt. Folglich wird ein Durchlassstrom, der durch das NAND-Gatter 12 hindurchgeht, derart unterdrückt, dass er gering ist. Die Größen der MOS- Transistoren 21 bis 24 sind jeweils auf einen Optimalwert festgelegt, so dass der Pegel des Taktsignals CLK genau festgestellt werden kann und der Durchlassstrom gering wird, wenn das Signal MLV auf dem H-Pegel ist. Die Schwellenspannung des NAND- Gatters 12 für das Taktsignal CLK wird auf zum Beispiel 1,25 V eingestellt.
Der Inverter 11 wird durch die interne Versorgungsspannung VDDI betrieben und erzeugt ein invertiertes Signal φ11 des Signals MLV. Wie in Fig. 4 dargestellt, beinhaltet der Inverter 11 einen p-Kanal-MOS-Transistor 25 und einen n-Kanal-MOS-Transistor 26. Der p-Kanal-MOS-Transistor 25 ist zwischen eine interne Versorgungspotentialleitung VDDI und einen Ausgangsknoten N25 geschaltet, und dessen Gate empfängt das Signal MLV. Der n- Kanal-MOS-Transistor 26 ist zwischen den Ausgangsknoten N25 und eine Massepotentialleitung GND geschaltet, und dessen Gate empfängt das Signal MLV. Wenn das Signal MLV auf dem L-Pegel ist, dann wird der p-Kanal-MOS-Transistor 25 leitend, der n-Kanal- MOS-Transistor 26 wird nichtleitend und der Pegel des Signals φ11 wird auf den H-Pegel (VDDI = 1,8 V) eingestellt. Wenn das Signal MLV auf dem H-Pegel ist, dann wird der p-Kanal-MOS- Transistor 25 nichtleitend, der n-Kanal-MOS-Transistor 26 wird leitend und der Pegel des Signals φ11 wird auf den L-Pegel (GND = 0 V) eingestellt. Da die Spannungsamplitude VDDP des Signals MLVs größer ist als die Versorgungsspannung VDDI des Inverters 11 wird der Durchlassstrom, der durch den Inverter 11 hindurchgeht, derart unterdrückt, dass er gering ist.
Das NAND-Gatter 13 wird durch die interne Versorgungsspannung VDDI betrieben, empfängt das Taktsignal CLK und das Ausgangssignal φ11 des Inverters 11, und gibt ein Signal φ13 aus. Das NAND-Gatter 13 beinhaltet p-Kanal-MOS-Transistoren 21 und 22 und n-Kanal-MOS-Transistoren 23 und 24 wie in dem Fall des in Fig. 3 gezeigten NAND-Gatters 12, empfängt das interne Versorgungspotential VDDI anstelle des internen Versorgungspotentials VDDP und empfängt das Signal φ11 anstelle des Signals MLV.
Wenn das Signal φ11 auf dem H-Pegel ist (das heißt das Signal MLV ist auf dem L-Pegel), arbeitet das NAND-Gatter 13 als ein Inverter für das Taktsignal CLK und das Signal φ13 wird ein Taktsignal in Phase mit dem invertierten Signal des Taktsignals CLK mit einer Spannungsamplitude von VDDI. Wenn das Signal φ11 auf dem L-Pegel ist (das heißt, wenn das Signal MLV auf dem H- Pegel ist), ist der Pegel des Signals φ13 fest auf dem H-Pegel (VDDI = 1,8 V).
Wenn das Signal MLV auf dem L-Pegel ist, ist die Versorgungsspannung des NAND-Gatters 13 VDDI = 1,8 V und der H-Pegel des Taktsignals CLK wird auf nicht weniger als 1,44 V eingestellt und der L-Pegel davon wird auf nicht mehr als 0,36 V eingestellt. Daher wird ein Durchlassstrom, der durch das NAND- Gatter 13 hindurchgeht, derart unterdrückt, dass er gering ist. Wenn das Signal MLV auf dem H-Pegel ist, fließt kein Durchlassstrom in das NAND-Gatter 13. Die Größen der MOS-Transistoren 21 bis 24 des NAND-Gatters 13 werden jeweils auf Optimalwerte festgelegt, so dass der Pegel des Taktsignals CLK genau bestimmt werden kann und der Durchlassstrom des NAND-Gatters 13 gering wird, wenn das Signal MLV auf dem L-Pegel ist. Die Schwellenspannung des NAND-Gatters 13 für das Taktsignal CLK wird auf zum Beispiel 0,9 V gesetzt.
Das NAND-Gatter 14 wird durch die interne Versorgungsspannung VDDI betrieben, empfängt die Ausgangssignale φ12 und φ13 der NAND-Gatter 12 bzw. 13, und gibt ein Signal φ14 aus. Das NAND- Gatter 14 beinhaltet die gleichen p-Kanal-MOS-Transistoren 21 und 22, sowie n-Kanal-MOS-Transistoren 23 und 24 wie das in Fig. 3 gezeigte NAND-Gatter 12, empfängt das interne Versorgungspotential VDDI anstelle des internen Versorgungspotentials VDDP, und empfängt Signale φ12 und φ13 anstelle der Signale MLV und CLK.
Wenn das Signal MLV auf dem L-Pegel (0 V) ist, ist der Pegel des Ausgangssignals φ12 des NAND-Gatters 12 wie in Fig. 5 gezeigt fest auf dem H-Pegel (VDDP = 2,5 V) und das Ausgangssignal φ13 des NAND-Gatters 13 wird ein Taktsignal mit einer Spannungsamplitude von VDDI = 1,8 V, das im wesentlichen in Phase mit dem invertierten Signal des Taktsignals CLK ist. Daher arbeitet das NAND-Gatter 14 als ein Inverter für das Taktsignal φ13 und das Ausgangssignal φ14 des NAND-Gatters 14 wird ein Taktsignal mit einer Spannungsamplitude von VDDI = 1,8 V, das im wesentlichen in Phase mit dem Taktsignal CLK ist.
Wenn das Signal MLV auf einem H-Pegel (VDDP = 2,5 V) ist, ist der Pegel des Ausgangssignals φ13 des NAND-Gatters 13 wie in Fig. 6 gezeigt fest auf dem H-Pegel (VDDI = 1,8 V) und das Ausgangssignal φ12 des NAND-Gatters 12 wird ein Taktsignal mit einer Spannungsamplitude von VDDP = 2,5 V, das im wesentlichen in Phase mit dem invertierten Signal des Taktsignals CLK ist. Daher arbeitet das NAND-Gatter 18 als ein Inverter für das Taktsignal φ12, und das Ausgangssignal φ14 des NAND-Gatters 14 wird ein Taktsignal mit einer Spannungsamplitude von VDDI = 1,8 V, das im wesentlichen in Phase mit dem Taktsignal CLK ist. Auf welchem Pegel das Signal MLV auch immer ist, auf dem Pegel L oder dem Pegel H, die Spannungsamplituden VDDP und VDDI des Eingangssignals φ12 und φ13 des NAND-Gatters 14 sind nicht geringer als die Betriebsspannung VDDI des NAND-Gatters 14. Daher wird ein Durchlassstrom der durch das NAND-Gatter 14 hindurchgeht derart unterdrückt, dass er gering ist.
Die Pulserzeugungsschaltung 15 setzt das interne Taktsignal ZCLKF auf den L-Pegel für eine vorher festgelegte Zeit in Antwort auf die anwachsende Flanke des Ausgangstaktsignals φ14 des NAND-Gatters 14. Die Pulserzeugungsschaltung 15 beinhaltet insbesondere wie in Fig. 7 gezeigt p-Kanal-MOS-Transistoren 31 bis 34, n-Kanal-MOS-Transistoren 35 bis 38 und ein NOR-Gatter 39 und Verzögerungsschaltungen 40 und 41. Der p-Kanal-MOS- Transistor 31 ist zwischen eine Leitung des internen Versorgungspotentials VDDP und einen Ausgangsknoten N31 geschaltet, und die n-Kanal-MOS-Transistoren 35 und 36 sind in Serie zwischen den Ausgangsknoten N31 und eine Massepotentialleitung GND geschaltet. Die p-Kanal-MOS-Transistoren 32 und 33 sind in Serie zwischen eine Leitung des internen Versorgungspotentials VDDP und einen Ausgangsknoten N31 geschaltet, der p-Kanal-MOS- Transistor 34 ist parallel zu dem p-Kanal-MOS-Transistor 33 geschaltet, und die n-Kanal-MOS-Transistoren 37 und 38 sind in Serie zwischen den Ausgangsknoten N31 und eine Leitung des Massepotentials GND geschaltet.
Das Ausgangssignal φ14 des NAND-Gatters 14 vor der Pulserzeugungsschaltung 15 wird in das Gate des n-Kanal-MOS-Transistors 35 und des p-Kanal-MOS-Transistors 33, sowie in die Verzögerungsschaltung 41 eingespeist. Die Verzögerungsschaltung 41 verzögert das Signal φ14 um eine vorher festgelegte Zeit T41, invertiert das Signal φ14 und gibt ein Signal φ41 aus. Das Signal φ41 wird in das Gate des n-Kanal-MOS-Transistors 36 und des p-Kanal-MOS-Transistors 34 eingespeist.
Das NOR-Gatter 39 empfängt ein Einschalt-Rücksetzungssignal POR, dessen Pegel auf den H-Pegel für eine vorher festgelegte Zeit angehoben wird, nachdem die externe Versorgungsspannung VDD angelegt wird, empfängt das interne Taktsignal ZCLKF, das das Ausgangssignal der Pulserzeugungsschaltung 15 ist, und gibt ein Signal φ39 aus. Das Ausgangssignal φ39 des NOR-Gatters 39 wird in das Gate des p-Kanal-MOS-Transistors 32 und des n- Kanal-MOS-Transistors 38, sowie in die Verzögerungsschaltung 40 eingespeist. Die Verzögerungsschaltung 40 verzögert das Signal f39 um eine vorher festgelegte Zeit T40, invertiert das Signal φ39 und erzeugt ein Signal φ40. Das Signal φ40 wird in das Gate des p-Kanal-MOS-Transistors 31 und des n-Kanal-MOS-Transistors 37 eingespeist.
Fig. 8 ist eine Zeitablaufdarstellung die einen Betrieb der Pulserzeugungsschaltung 15 darstellt, die in Fig. 7 gezeigt ist. In einem anfänglichen Zustand wird das Signal φ14 auf den L-Pegel eingestellt, die MOS-Transistoren 33 und 36 werden leitend und die MOS-Transistoren 34 und 35 werden nichtleitend. Wenn der Pegel des Einschalt-Rücksetzungssignals POR für eine vorher festgelegte Zeit zu einer vorgeschriebenen Zeit auf den H-Pegel angehoben wird, dann fällt der Pegel des Ausgangssignals φ39 des NOR-Gatters 39 auf den L-Pegel, der p-Kanal- MOS-Transistor 32 wird leitend, der n-Kanal-MOS-Transistor 38 wird nichtleitend und der Pegel des internen Taktsignals ZCLKF wird auf den H-Pegel angehoben. Weiter wird der Pegel des Ausgangssignals φ40 der Verzögerungsschaltung 40 auf den H-Pegel angehoben, der p-Kanal-MOS-Transistor 31 wird nichtleitend und der n-Kanal-MOS-Transistor 37 wird leitend.
Wenn der Pegel des Signals φ14 auf den H-Pegel angehoben wird, dann wird der n-Kanal-MOS-Transistor 35 leitend, der p-Kanal- MOS-Transistor 33 wird nichtleitend und der Pegel des internen Taktsignals ZCLKF fällt auf den L-Pegel ab. Nach dem Ablauf der vorher festgelegten Zeit T41 nachdem der Pegel des Signals φ14 auf den H-Pegel angehoben wurde ist der Pegel des Ausgangssignals φ41 der Verzögerungsschaltung 41 auf den L-Pegel abgefallen, der n-Kanal-MOS-Transistor 36 wird nichtleitend und der p-Kanal-MOS-Transistor 34 wird leitend.
Wenn der Pegel des internen Taktsignals ZCLKF auf den L-Pegel abgefallen ist, dann wird der Pegel des Ausgangssignals φ39 des NOR-Gatters 39 auf den H-Pegel angehoben, der p-Kanal-MOS- Transistor 32 wird nichtleitend und der n-Kanal-MOS-Transistor 38 wird leitend. Nach dem Ablauf der vorher festgelegten Zeit T40 nachdem der Pegel des Signals φ39 auf den H-Pegel angehoben worden ist, ist der Pegel des Signals φ40 der Verzögerungsschaltung 40 auf den L-Pegel abgefallen, der p-Kanal-MOS- Transistor 31 wird leitend und der n-Kanal-MOS-Transistor 37 wird nichtleitend und der Pegel des internen Taktsignals ZCLKF wird auf den H-Pegel angehoben.
Wenn der Pegel des internen Taktsignals ZCLKF auf den H-Pegel angehoben ist, dann ist der Pegel des Ausgangssignals φ39 des NOR-Gatters 39 auf den L-Pegel abgefallen und der Pegel des Ausgangssignals φ40 der Verzögerungsschaltung 40 wird nach dem Ablauf der vorher festgelegten Zeit T40 auf den H-Pegel angehoben. Danach wird der Pegel des internen Taktsignals ZCLKF auf den L-Pegel für eine vorher festgelegte Zeit erniedrigt, wenn immer der Pegel des Taktsignals CLK auf den H-Pegel angehoben wird. Der DRAM 1 arbeitet synchron mit dem internen Taktsignal ZCLKF.
Bei dieser ersten Ausführungsform sind das NAND-Gatter-12, das den Pegel des Taktsignals CLK festlegt, wenn der DRAM 1 für die TTL-System-Schnittstelle verwendet wird, und das NAND-Gatter 13, das den Pegel des Taktsignals CLK festlegt, wenn der DRAM 1 für die 1,8 V-System-Schnittstelle verwendet wird, getrennt vorgesehen. Daher ist es möglich die Größen der MOS-Transistoren 21 bis 24 in den NAND-Gattern 12 und 13 leicht getrennt voneinander festzulegen. Es ist daher möglich den Pegel des internen Taktsignals CLK genau festzulegen und die Durchlassströme, die durch die NAND-Gatter 12 und 13 hindurchgehen derart zu unterdrücken, dass sie gering sind.
Weiter wird eins der Ausgangssignale φ12 und φ13 der NAND- Gatter 12 und 13 durch das NAND-Gatter 14 ausgewählt, das durch die interne Versorgungsspannung VDDI betrieben wird. Folglich werden die Spannungsamplituden VDDP und VDDI der Eingangssignale φ12 und φ13 nicht geringer als die Versorgungsspannung VDDI des NAND-Gatters 14. Daher ist es möglich einen Durchlassstrom, der durch das NAND-Gatter 14 hindurchgeht, derart zu unterdrücken, dass er gering ist.
Während die VDDI-Erzeugungsschaltung 3 bei dem ersten Ausführungsbeispiel bereitgestellt wird, ist es auch möglich die VDDI-Erzeugungsschaltung 3 wegzulassen und VDDQ anstelle von VDDI zu verwenden. In diesem Fall ist es möglich den Aufbau des DRAM 1 zu vereinfachen und die Layout-Fläche davon zu verringern.
Fig. 9 ist ein Blockschaltbild, das eine Abwandlung der ersten Ausführungsform darstellt. Ein in Fig. 9 dargestellter DRAM unterscheidet sich von dem in Fig. 1 dargestellten DRAM 1 dadurch, dass die VDDI-Erzeugungsschaltung 3 durch eine VDDI- Erzeugungsschaltung 42 ersetzt ist und ein p-Kanal-MOS- Transistor 43 hinzugefügt ist. Die VDDI-Erzeugungsschaltung 42 wird aktiviert, wenn ein Signal EN auf den aktiven Pegel des H- Pegels vorgegeben ist, erniedrigt die interne Versorgungsspannung VDDP und erzeugt ein internes Versorgungspotential VDDI. Der p-Kanal-MOS-Transistor 43 ist zwischen eine Leitung des internen Versorgungspotentials VDDP L1 und eine Leitung des internen Versorgungspotentials VDDI L2 geschaltet, und dessen Gate empfängt das Signal EN. Der Pegel des Signals EN wird auf den L-Pegel eingestellt, wenn der DRAM für die TTL-System- Schnittstelle verwendet wird, und wird auf den H-Pegel gesetzt, wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird.
Wenn das Signal EN auf dem aktiven Pegel des H-Pegels ist, dann ist die VDDI-Erzeugungsschaltung 42 aktiviert, der p-Kanal-MOS- Transistor 43 wird nichtleitend und die VDDP- Erzeugungsschaltung 2 und die VDDI-Erzeugungsschaltung 42 geben interne Versorgungspotentiale VDDP bzw. VDDI aus. Wenn das Signal EN auf dem inaktiven Pegel des L-Pegels ist, dann ist die VDDI-Erzeugungsschaltung 42 deaktiviert, der p-Kanal-MOS- Transistor 43 wird leitend, das interne Versorgungspotential VDDP wird an die Leitung L1 angelegt und wird auch an die Leitung L2 durch den p-Kanal-MOS-Transistor 43 angelegt. In diesem Fall sind VDDP und VDDI 2,5 V. Die Antwortraten des Inverters 11 und der NAND-Gatter 13 und 14 werden langsam, die Verzögerungszeit des internen Taktsignals ZCLK von dem externen Taktsignal CLK wird kurz und die DRAM-Zugriffsrate wird beschleunigt.

Zweite Ausführungsform

Fig. 10 ist ein Blockschaltbild, das den Aufbau eines Eingangspuffers 50 eines DRAMs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellt. Der Eingangspuffer 50 ist in der in Fig. 1 dargestellten Eingangsschaltung 4 enthalten und ist derart bereitgestellt, dass er jeder der Kontrollsignale CNT0 bis CNTi, der Adresssignale A0 bis Am und der Datensignale D0 bis Dn entspricht. In Fig. 10 ist der Eingangspuffer 50, der dem Adresssignal A0 entspricht, dargestellt. In Fig. 10 beinhaltet der Eingangspuffer 50 Inverter 51 und 52, NOR-Gatter 53 und 54, eine Pegelumwandlungsschaltung 55, ein NAND-Gatter 56, eine TTL-System-Verzögerungsschaltung 57, eine 1,8 V-System- Schnittstellen-Verzögerungsschaltung 58 und einen Schalter 59. Das NOR-Gatter 54 wird durch die interne Versorgungsspannung VDDI betrieben, die Pegelumwandlungsschaltung 55 wird durch die internen Versorgungsspannungen VDDI und VDDP betrieben, die verbleibenden Schaltungen 51 bis 53 und 56 bis 59 werden durch die interne Versorgungsspannung VDDP betrieben.
Das Adresssignal A0 wird in jeweils einen Eingangsknoten der NOR-Gatter 53 und 54 eingespeist. Das Signal MLV wird in den anderen Knoten des NOR-Gatters 53 über einen Inverter 51 eingespeist und wird auch in den anderen Knoten des NOR-Gatters 54 eingespeist.
Wie in Fig. 11 gezeigt beinhaltet das NOR-Gatter 53 p-Kanal- MOS-Transistoren 61 und 62 und n-Kanal-MOS-Transistoren 63 und 64. Die p-Kanal-MOS-Transistoren 61 und 62 sind zwischen eine Leitung des internen Versorgungspotentials VDDP und einen Ausgangsknoten N62 geschaltet, und deren Gates empfangen Signale φ51 bzw. A0. Die n-Kanal-MOS-Transistoren 63 und 64 sind parallel zueinander zwischen den Ausgangsknoten N62 und eine Leitung des Massepotentials GND geschaltet, und deren Gates empfangen Signale A0 bzw. φ51.
Wenn das Signal φ51 auf dem H-Pegel ist (das heißt, wenn das Signal MLV auf dem L-Pegel ist), dann wird der p-Kanal-MOS- Transistor 61 nichtleitend, der n-Kanal-MOS-Transistor 64 wird leitend und der Pegel des Ausgangssignals φ53 des NOR-Gatters 53 ist fest auf dem L-Pegel (0 V). Wenn das Signal φ51 auf dem L-Pegel ist (das heißt, wenn das Signal MLV auf dem H-Pegel ist), dann wird der p-Kanal-MOS-Transistor 61 leitend, der n- Kanal-MOS-Transistor 64 wird nichtleitend und das NOR-Gatter 53 arbeitet als ein Inverter für das Adresssignal A0. Daher wird das Ausgangssignal φ53 des NOR-Gatters 53 ein Signal in Phase mit dem invertierten Signal des Adresssignals A0 mit einer Spannungsamplitude von VDDP.
Wenn das Signal MLV auf dem H-Pegel ist, ist die Versorgungsspannung VDDP des NOR-Gatters 53 2,5 V. In diesem Fall ist der H-Pegel des Adresssignals A0 auf nicht weniger als 2,0 V eingestellt und der L-Pegel davon ist auf nicht mehr als 0,8 V eingestellt. Daher ist ein Durchlassstrom, der durch das NOR-Gatter 53 hindurchgeht, derart unterdrückt, dass er gering ist. Wenn das Signal MLV auf dem L-Pegel ist, fließt kein Durchlassstrom in dem NOR-Gatter 53. Die Größen der MOS-Transistoren 61 bis 64 des NOR-Gatters 53 sind jeweils auf einen Optimalwert festgelegt, so dass der Pegel des Adresssignals A0 genau bestimmt werden kann und der Durchlassstrom, der durch das NOR-Gatter 53 hindurchgeht, kann derart unterdrückt werden, dass er gering ist, wenn das Signal MLV auf dem H-Pegel ist. Die Schwellenspannung des NOR-Gatters 53 für das Adresssignal A0 ist zum Beispiel auf 1,25 V eingestellt. Das Signal φ53 wird in einen Eingangsknoten des NAND-Gatters 56 eingespeist.
Das NOR-Gatter 54 beinhaltet die gleichen p-Kanal-MOS- Transistoren 61 und 62, sowie n-Kanal-MOS-Transistoren 63 und 64, wie das in Fig. 11 gezeigte NOR-Gatter 53, empfängt das Signal MLV anstelle des Signals φ51 und empfängt das interne Versorgungspotential VDDI anstelle des internen Versorgungspotentials VDDP. Wenn das Signal MLV auf dem L-Pegel ist, arbeitet das NOR-Gatter 54 als ein Inverter für das Adresssignal A0. Daher wird das Ausgangssignal φ54 des NOR-Gatters 54 ein Signal in Phase mit dem invertierten Signal des Adresssignals A0 mit einer Amplitude von VDDI. Wenn das Signal MLV auf dem H-Pegel ist, ist der Pegel des Ausgangssignals φ54 des NOR-Gatters 54 fest auf dem L-Pegel.
Wenn das Signal MLV auf dem L-Pegel ist, ist die Versorgungsspannung VDDI des NOR-Gatters 54 gleich 1,8 V. In diesem Fall ist der H-Pegel des Adresssignals A0 auf nicht weniger als 1,44 V eingestellt und der L-Pegel davon ist auf nicht mehr als 0,36 V eingestellt. Daher kann ein Durchlassstrom, der durch das NOR-Gatter 54 hindurchgeht derart unterdrückt werden, dass er gering ist. Wenn das Signal MLV auf dem H-Pegel ist, geht kein Durchlassstrom durch das NOR-Gatter 54 hindurch. Die Größen der MOS-Transistoren 61 bis 64 des NOR-Gatters 54 sind jeweils auf Optimalwerte eingestellt, so dass der Pegel des Adresssignals A0 genau bestimmt werden kann und der Durchlassstrom, der durch das NOR-Gatter 54 hindurchgeht, kann derart unterdrückt werden, dass er gering ist, wenn das Signal MLV auf dem L-Pegel ist. Die Schwellenspannung des NOR-Gatters 54 für das Adresssignal A0 ist auf zum Beispiel 0,9 V eingestellt. Das Signal φ54 wird an die Pegelumwandlungsschaltung 55 angelegt.
Die Pegelumwandlungsschaltung 55 wandelt die Spannungsamplitude des Signals φ54 von VDDI in VDDP um und invertiert das Signal φ54. Wie in Fig. 12 gezeigt beinhaltet die Pegelumwandlungsschaltung 55 p-Kanal-MOS-Transistoren 65 und 66, n-Kanal-MOS- Transistoren 67 und 68 und einen Inverter 69. Die p-Kanal-MOS- Transistoren 65 und 66 sind zwischen eine Leitung des internen Versorgungspotentials VDDP und Knoten N65 bzw. N66 geschaltet, und deren Gates sind mit den Knoten N65 bzw. N66 verbunden. Die n-Kanal-MOS-Transistoren 67 und 68 sind zwischen die Knoten N65 bzw. N66 und eine Leitung des Massepotentials GND geschaltet. Das Ausgangssignal φ54 des NOR-Gatters 54 vor der Pegelumwandlungsschaltung 55 wird direkt in das Gate des n-Kanal-MOS- Transistors 67 eingespeist und wird auch in das Gate des n- Kanal-MOS-Transistors 68 über den Inverter 69 eingespeist. Der Inverter 69 wird durch die interne Versorgungsspannung VDDI betrieben. Ein Signal, das am Knoten N65 auftritt, wird ein Signal φ55 der Pegelumwandlungsschaltung 55.
Wenn das Signal φ54 auf dem H-Pegel ist (VDDI = 1,8 V), dann wird der n-Kanal-MOS-Transistor 67 und der p-Kanal-MOS-Transistor 66 leitend, der n-Kanal-MOS-Transistor 68 und der p-Kanal-MOS- Transistor 65 wird nichtleitend, und der Pegel des Signals φ55 wird der L-Pegel (GND = 0 V). Wenn das Signal φ54 auf dem L-Pegel ist (GND = 0 V), dann werden der n-Kanal-MOS-Transistor 67 und der p-Kanal-MOS-Transistor 66 nichtleitend, der n-Kanal-MOS- Transistor 68 und der p-Kanal-MOS-Transistor 65 werden leitend, und der Pegel des Signals φ55 wird der H-Pegel (VDDP = 2,5 V). Das Signal φ55 wird in den anderen Eingangsknoten des NAND-Gatters 56 eingespeist.
Da die Spannungsamplitude des Ausgangssignals φ52 des Inverters 52 und das Ausgangssignal φ55 der Pegelumwandlungsschaltung 55 beide gleich der Versorgungsspannung VDDP des NAND-Gatters 56 sind, kann der Durchlassstrom, der durch das NAND-Gatter 56 hindurchgeht, derart unterdrückt werden, dass er gering ist. Das Ausgangssignal φ56 des NAND-Gatters 56 wird an die TTL- System-Verzögerungsschaltung 57 und die 1,8 V-System- Verzögerungsschaltung 58 angelegt.
Die TTL-System-Verzögerungsschaltung 57 verzögert das Signal φ56 um eine vorher festgelegte Zeit T57 und legt das verzögerte Signal an einen Anschluss 59a des Schalters 59 an. Die 1,8 V- System-Verzögerungsschaltung 58 verzögert das Signal φ56 um eine vorher festgelegte Zeit T58 (T58 < T57) und legt das verzögerte Signal an den anderen Anschluss 59b des Schalters 59 an. Der Grund dafür, die Verzögerungszeit T57 der TTL-System- Verzögerungsschaltung 57 länger einzustellen als die Verzögerungszeit T58 der 1,8 V-System-Verzögerungsschaltung 58 ist der, die Differenz T55 - T52 zwischen der Verzögerungszeit T55 der Pegelumwandlungsschaltung 55 und der Verzögerungszeit T52 des Inverters 52 auszugleichen. Folglich sind die Verzögerungszeiten T57 und T58 der Verzögerungsschaltungen 57 und 58 derart eingestellt, dass sie die Gleichung T55 + T58 = T52 + T57 erfüllen.
Der Schalter 59 wird durch das Signal MLV gesteuert. Wenn das Signal MLV auf dem L-Pegel ist, werden die Anschlüsse 59b und 59c des Schalters 59 leitend miteinander verbunden und das Ausgangssignal der 1,8 V-System-Verzögerungsschaltung 58 wird das interne Adresssignal A0'. Wenn das Signal MLV auf dem H-Pegel ist, werden die Anschlüsse 59a und 59c des Schalters 59 leitend miteinander verbunden und das Ausgangssignal der TTL-System- Verzögerungsschaltung 57 wird das interne Adresssignal A0'.
Im folgenden wird der Betrieb des Eingangspuffers 50 beschrieben. Wenn der DRAM von einem Speichersystem benützt wird, das die 1,8 V-System-Schnittstelle verwendet, wird das Signal MLV auf den L-Pegel (0 V) eingestellt. In diesem Fall wird, wie in Fig. 13 gezeigt, der Pegel des Ausgangssignals 452 des Inverters 52 auf den H-Pegel (VDDP = 2,5 V) festgehalten und das NAND- Gatter 56 arbeitet als ein Inverter für das Ausgangssignal 455 der Pegelumwandlungsschaltung 55. Zusätzlich arbeitet das NOR- Gatter 54 als ein Inverter für das Signal A0 und die Anschlüsse 59b und 59c des Schalters 59 werden leitend miteinander verbunden. Daher wird das Adresssignal A0 verzögert und invertiert durch das NOR-Gatter 54, die Pegelumwandlungsschaltung 55, das NAND-Gatter 56, die 1,8 V-System-Verzögerungsschaltung 58 und den Schalter 59, und wandelt sich in das interne Adresssignal A0'.
Wenn der DRAM durch ein Speichersystem verwendet wird, das die TTL-System-Schnittstelle verwendet, wird das Signal MLV auf den H-Pegel (VDDP = 2,5 V) eingestellt. In diesem Fall, wird wie in Fig. 14 gezeigt, der Pegel des Ausgangssignals 454 des NOR- Gatters 54 auf den L-Pegel (0 V) festgehalten und der Pegel des Ausgangssignals φ55 der Pegelumwandlungsschaltung 55 wird auf dem H-Pegel (VDDP = 2,5 V) festgehalten. Das NOR-Gatter 53 arbeitet als ein Inverter für das Adresssignal A0, das NAND-Gatter 56 arbeitet als ein Inverter für das Ausgangssignal φ52 des Inverters 52, und die Anschlüsse 59a und 59c des Schalters 59 werden leitend miteinander verbunden. Daher wird das Adresssignal A0 verzögert und invertiert durch das NOR-Gatter 53, den Inverter 52, das NAND-Gatter 56, die TTL-System- Verzögerungsschaltung 57 und den Schalter 59, und wandelt sich in das interne Adresssignal A0'.
Bei dieser zweiten Ausführungsform werden das NOR-Gatter 53, das den Pegel des Eingangssignals (z. B. A0) bestimmt, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, und das NOR-Gatter 54, das den Pegel des Eingangssignals A0 bestimmt, wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, getrennt bereitgestellt. Daher ist es möglich, die Größen der MOS-Transistoren 61 bis 64 in den NOR-Gattern 53 und 54 leicht getrennt voneinander einzustellen. Es ist daher möglich den Pegel des Eingangssignals A0 genau zu bestimmen und Durchlassströme, die durch die NOR-Gatter 53 und 54 hindurchgehen derart zu unterdrücken, dass sie gering sind.
Weiter wird die Spannungsamplitude des Ausgangssignals φ54 des NOR-Gatters 54 durch die Pegelumwandlungsschaltung 55 von VDDI nach VDDP umgewandelt und entweder das Ausgangssignal φ52 des Inverters 52 oder das Ausgangssignal φ55 der Pegelumwandlungsschaltung 55 wird durch das NAND-Gatter 56 ausgewählt, das durch die interne Versorgungsspannung VDDP betrieben wird. Es ist daher auch möglich den Durchlassstrom, der durch das NAND- Gatter 56 hindurchgeht, derart zu unterdrücken, dass er gering ist.
Außerdem wird, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, das Ausgangssignal φ56 des NAND-Gatters 56 durch die TTL-System-Verzögerungsschaltung 57 verzögert und das interne Adresssignal A0' wird erzeugt. Wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, wird das Ausgangssignal φ56 des NAND-Gatters 56 durch die 1,8 V-System- Verzögerungsschaltung 58 verzögert und das interne Adresssignal A0' wird erzeugt. So wird der Unterschied T55 - T52 zwischen der Verzögerungszeit T55 der Pegelumwandlungsschaltung 55 und der Verzögerungszeit T52 des Inverters 52 ausgeglichen. Es ist daher möglich die Zeit, die von der Einspeisung des externen Adresssignals A0 bis zur Ausgabe des internen Adresssignals A0' benötigt wird, konstant zu halten, egal ob der DRAM für die TTL-System-Schnittstelle oder die 1,8 V-System-Schnittstelle verwendet wird.

Dritte Ausführungsform

Fig. 15 ist ein Blockschaltplan, der den Aufbau einer Eingangsschutzschaltung 71 eines DRAM gemäß einer dritten Ausführungsform der vorliegenden Erfindung darstellt. Die Eingangsschutzschaltung 71 wird entsprechend für jeden externen Anschluss 70 bereitgestellt und schützt die internen Schaltkreise wie zum Beispiel den Eingangspuffer 50 vor einem an den externen Anschluss 70 angelegten Spannungsstoß. In Fig. 15 ist eine Eingangsschutzschaltung 71 dargestellt, die derart bereitgestellt ist, dass sie dem externen Anschluss 70 für die Eingabe des Adresssignals A0 entspricht.
In Fig. 15 beinhaltet eine Eingangsschutzschaltung 71 Dioden 72 und 73 und ein Widerstandselement 74. Die Dioden 73 und 72 sind in Serie zwischen eine Leitung des Massepotentials GND und eine Leitung des Ausgangsversorgungspotentials VDDQ geschaltet. Ein Knoten N72 zwischen den Dioden 73 und 72 ist mit dem externen Anschluss 70 verbunden und ist auch mit dem Eingangsknoten 50a eines Eingangspuffers 50 durch das Widerstandselement 74 verbunden.
Wenn die Schwellenspannung jeder der Dioden 72 und 73 auf 0,6 V festgelegt ist und das Potential des Knoten N72 größer als VDDQ + 0,6 V ist, dann wird die Diode 72 leitend. Wenn die Schwellenspannung jeder der Dioden 72 und 73 auf 0,6 V festgelegt ist und das Potential des Knoten N72 geringer als GND-0,6 V ist, dann wird die Diode 73 leitend.
Für die TTL-System-Schnittstelle ist VDDQ gleich 3,3 V, VIHmin ist 2 V und VILmax ist 0,8 V. Für die 1,8 V-System-Schnittstelle ist VDDQ gleich 1,8 V, VIHmin ist 1,44 V und VILmax ist 0,36 V. Daher werden, solange das gewöhnliche Signal A0 an den externen Anschluss 70 angelegt wird, die Dioden 72 und 73 nie leitend und das Signal A0 wird an den Eingangspuffer 50 über das Widerstandselement 74 angelegt.
Wenn ein Spannungsstoß an den externen Anschluss 70 angelegt wird und das Potential des Knoten N72 größer als VDDQ + 0,6 V ist, dann wird die Diode 72 leitend. Wenn der Spannungsstoß an den externen Anschluss 70 angelegt wird und das Potential des Knoten N72 geringer als -0,6 V ist, dann wird die Diode 73 leitend und der Spannungsstoß wird durch das Widerstandselement 74 unterdrückt. Daher ist das Potential des Knoten N72 auf einen Bereich von -0,6 V bis VDDQ + 0,6 V beschränkt, wodurch verhindert wird, dass der Eingangspuffer 50 durch den Spannungsstoß zerstört wird.
Weiter ist die Kathode der Diode 72 mit der Leitung des Eingangsversorgungspotentials VDDQ verbunden. Daher wird, selbst wenn die Versorgungsspannung VDD in einem Standby-Systemzustand auf 0 V eingestellt ist und der H-Pegel an den externen Anschluss 70 angelegt ist, kein Leckstrom durch die Diode 72 transportiert und es ist möglich zu verhindern, dass das System durch den Leckstrom nachteilig beeinflußt wird.
Fig. 16 ist eine Querschnittansicht, die einen tatsächlichen Aufbau der in Fig. 15 gezeigten Eingangsschutzschaltung 71 darstellt. In Fig. 16 sind eine n-dotierte Wanne 81 eine p- dotierte Wanne 82 und eine n-dotierte Wanne 83 auf der Oberfläche eines p-dotierten Siliziumsubstrats 80 ausgebildet. Eine n⁺-dotierte diffundierte Schicht 84 und eine p⁺-dotierte diffundierte Schicht 85 sind auf der Oberfläche der n-dotierten Wanne 81 ausgebildet. Die N⁺-dotierte diffundierte Schicht 84 ist mit einer Leitung des Ausgangsversorgungspotentials VDDQ verbunden und die p⁺-dotierte diffundierte Schicht 85 ist mit dem externen Anschluss 70 verbunden. Die p⁺-dotierte diffundierte Schicht 85, die n-dotierte Wanne 81 und die n⁺-dotierte diffundierte Schicht 84 bilden die Diode 72.
Eine p⁺-dotierte diffundierte Schicht 86, n⁺-dotierte diffundierte Schichten 87 und 88 sind auf der Oberfläche der p- dotierte Wanne 82 ausgebildet. Zwischen den n⁺-dotierten diffundierten Schichten 87 und 88 ist eine Gateelektrode 90 über der Oberfläche der p-dotierten Wanne 82 durch einen Gateoxidfilm 89 ausgebildet. Die p⁺-dotierte diffundierte Schicht 86, die n⁺-dotierte diffundierte Schicht 87 und die Gateelektrode 90 sind alle mit einer Leitung des Massepotentials GND verbunden und die n⁺-dotierte diffundierte Schicht 88 ist mit dem externen Anschluss 70 verbunden. Die n⁺-dotierten diffundierten Schichten 87 und 88, der Gateoxidfilm 89 und die Gateelektrode 90 bilden einen n-Kanal-MOS-Transistor und dieser n-Kanal-MOS- Transistor bildet wiederum die Diode 73.
Eine p⁺-dotierte diffundierte Schicht 91 und eine n⁺-dotierte diffundierte Schicht 92 sind auf der Oberfläche der n-dotierten Wanne 83 ausgebildet. Ein Endabschnitt der p⁺-dotierten diffundierten Schicht 91 ist mit dem externen Anschluss 70 verbunden und der andere Endabschnitt davon ist mit dem Eingangspuffer 50 verbunden. Die p⁺-dotierte diffundierte Schicht 91 bildet das Widerstandselement 74. Die n⁺-dotierte diffundierte Schicht 92 ist mit einer Leitung des Ausgangsversorgungspotentials VDDQ verbunden. Das Ausgangsversorgungspotential VDDQ wird an die beiden n⁺-dotierten diffundierten Schichten 84 und 92 angelegt, um die pn-Übergänge in den n-dotierten Wannen 81 und 83 in einem Sperrspannungs-Zustand zu halten. Daher leckt, solange kein Spannungsstoß an den externen Anschluss 70 angelegt ist, kein Strom von dem externen Anschluss 70 zu der Leitung des Ausgangsversorgungspotentials VDDQ über die pn-Übergänge in den n- dotierten Wannen 81 und 83.
Fig. 17 ist eine Querschnittsansicht, die eine Abwandlung der dritten Ausführungsform darstellt. In Fig. 17 unterscheidet sich eine Eingangsschutzschaltung 71' von der Eingangsschutzschaltung 71, die in Fig. 16 gezeigt wurde, dadurch, dass die n-dotierte Wanne 83 weggelassen wurde und eine n⁺-dotierte diffundierte Schicht 93 und eine p⁺-dotierte diffundierte Schicht 94 auf der Oberfläche der p-dotierten Wanne 82 ausgebildet sind. Ein Endabschnitt der n⁺-dotierten diffundierten Schicht 93 ist mit dem externen Anschluss 70 verbunden und der andere Endabschnitt davon ist mit dem Eingangspuffer 50 verbunden. Die n⁺-dotierte diffundierte Schicht 93 bildet das Widerstandselement 74. Die p⁺-dotierte diffundierte Schicht 94 ist mit einer Leitung des Massepotentials GND verbunden. Bei dieser Abwandlung sind die p⁺-dotierte diffundierte Schicht 93 und die p- dotierte Wanne 82 immer relativ zueinander in einem Sperrspannungs-Zustand, so dass kein Leckstrom zu dem Widerstandselement 74 transportiert wird.

Vierte Ausführungsform

Fig. 18 ist ein Schaltplan, der den Aufbau eines Ausgangspuffers 100 eines DRAMs gemäß einer vierten Ausführungsform der vorliegenden Erfindung darstellt. Der Ausgangspuffer 100 ist in der in Fig. 1 gezeigten Ausgangsschaltung 6 enthalten und ist derart bereitgestellt, dass er jedem der Datensignale Q0 bis Qn entspricht. In Fig. 18 beinhaltet der Ausgangspuffer 100 p- Kanal-MOS-Transistoren 101 bis 117, n-Kanal-MOS-Transistoren 118 und 119, ein OR-Gatter 120, NAND-Gatter 121 bis 123, ein NOR-Gatter 124 und Inverter 125 bis 129. Die n-Kanal-MOS- Transistoren 101 bis 103 bilden eine Ladungspumpenschaltung 130 und die p-Kanal-MOS-Transistoren 113 bis 115 bilden eine Ladungspumpenschaltung 131.
Der p-Kanal-MOS-Transistor 117 ist zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und einen Ausgangsknoten N117 geschaltet, und das Gate davon empfängt das Signal ZOH. Der n-Kanal-MOS-Transistor 119 ist zwischen den Ausgangsknoten N117 und eine Leitung des Massepotentials GND geschaltet, und dessen Gate empfängt das Signal OL. Der p-Kanal-MOS-Transistor 116 ist zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und das Gate des p-Kanal-MOS-Transistors 117 geschaltet, und dessen Gate empfängt das Signal RDH. Der n-Kanal-MOS- Transistor 118 ist zwischen das Gate des p-Kanal-MOS- Transistors 117 und einem Knoten N108 geschaltet, und dessen Gate empfängt das Signal RDH. Ein Signal, das an dem Knoten zwischen den MOS-Transistoren 116 und 118 auftritt, ist das Signal ZOH.
Wenn der DRAM für die TTL-System-Schnittstelle verwendet wird (MLV = VDDP und VDDQ = 3,3 V) wird der Knoten N108 auf Massepotential GND eingestellt. Ein Verfahren zum Einstellen des Knoten N108 auf Massepotential GND wird später beschrieben. Wenn die Signale RDH und OL auf dem H-Pegel bzw. dem L-Pegel sind, dann werden die MOS-Transistoren 117 und 118 leitend, die MOS- Transistoren 116 und 119 werden nichtleitend und das Datenlesesignal Q ist auf den H-Pegel eingestellt. Wenn die Signale RDH und OL auf den L-Pegel bzw. den H-Pegel sind, dann werden die MOS-Transistoren 116 und 119 leitend, die MOS-Transistoren 117 und 118 werden nichtleitend und das Datenlesesignal Q ist auf den L-Pegel eingestellt.
Wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird (MLV = 0 V und VDDQ = 1,8 V), wird der Knoten N108 auf ein negatives Potential VBB eingestellt. Ein Verfahren für das Einstellen des Knotens N108 auf das negative Potential VBB wird später beschrieben werden. Der Grund dafür, den Knoten N108 auf das negative Potential VBB einzustellen, wenn der DRAM für die 1,8 V- System-Schnittstelle verwendet wird, ist der folgende. Für die 1,8 V-System-Schnittstelle ist VDDQ auf 1,8 V eingestellt. Daher wird, wenn der Knoten N108 auf Massepotential GND eingestellt ist, die treibende Kraft für den Strom des p-Kanal-MOS- Transistors 117 ungenügend. Die Größe des p-Kanal-MOS- Transistors 117 und der Pegel des negativen Potentials VBB werden so eingestellt, dass die treibende Kraft des Stromes des p- Kanal-MOS-Transistors 117 bei VDDQ = 3,3 V und ZOH = GND übereinstimmt mit der bei VDDQ = 1,8 V und ZOH = VBB.
Ein Verfahren zum selektiven Einstellen des Potentials des Knotens N108 auf entweder das Massepotential GND oder das negative Potential VBB wird im folgenden beschreiben. In Fig. 18 empfängt das OR-Gatter 120 die Signale MLV und SLOW und gibt ein Signal MLV' aus. Das Signal SLOW ist ein Signal, das auf den H- Pegel in einem langsamen Durchgangsratenmodus eingestellt ist, bei dem das Datensignal Q in einer relativ niedrigen Rate ausgegeben wird. Das NOR-Gatter 124 empfängt die Signale MLV' und ZRDH, und der Ausgang des NOR-Gatters 124 ist mit Source und Drain des p-Kanal-MOS-Transistors 110 über die Inverter 125 bis 127 verbunden. Das Gate des p-Kanal-MOS-Transistors 110 ist mit dem Knoten N108 verbunden. Der p-Kanal-MOS-Transistor 110bildet einen Kondensator C3. Das Signal ZRDH ist ein komplementäres Signal zu dem Signal RDH.
Der p-Kanal-MOS-Transistor 111 ist zwischen eine Leitung des Massepotentials GND und einen Knoten N108 geschaltet, und dessen Gate ist mit dem Knoten N108 verbunden. Der p-Kanal-MOS- Transistor 112 ist zwischen den Knoten N108 und eine Leitung des Massepotentials GND geschaltet, und dessen Gate ist mit der Leitung des Massepotentials GND verbunden. Jeder der p-Kanal- MOS-Transistoren 111 und 112 bildet eine Diode. Wenn das Potential des Knotens N108 höher als Vth ist (wobei Vth die Schwellenspannung des p-Kanal-MOS-Transistors ist) wird der p-Kanal- MOS-Transistor 112 leitend. Wenn das Potential des Knotens N108 niedriger als -Vth ist, wird der p-Kanal-MOS-Transistor 111 leitend. Folglich ist das Potential des Knotens N108 auf einen Bereich von -Vth bis Vth beschränkt.
Der p-Kanal-MOS-Transistor 109 ist zwischen eine Leitung des Massepotentials GND und einen Knoten N108 geschaltet. Das NAND- Gatter 122 empfängt ein Ausgangssignal φ125 des Inverters 125 und ein Signal DPRE, und ein Ausgangssignal φ122 des NAND- Gatters 122 wird in Source und Drain des p-Kanal-MOS- Transistors 104 eingespeist. Das Gate des p-Kanal-MOS- Transistors 104 ist mit dem Gate des p-Kanal-MOS-Transistors 109 (Knoten N102) verbunden. Der p-Kanal-MOS-Transistor 104 bildet einen Kondensator C2. Das Signal DPRE ist ein Signal, dessen Pegel als Antwort auf einen Lesebefehl READ (Ausgangsanweisungssignal) vom L-Pegel auf den H-Pegel angehoben wird.
Die p-Kanal-MOS-Transistoren 105 bis 107 sind in Serie zwischen eine Leitung des Massepotentials GND und einen Knoten N102 geschaltet. Die Gates der p-Kanal-MOS-Transistoren 105 bis 107 sind jeweils mit den Drainanschlüssen der p-Kanal-MOS- Transistoren 105 bis 107 verbunden. Der p-Kanal-MOS-Transistor 108 ist zwischen den Knoten N102 und eine Leitung des Massepotentials GND geschaltet, und dessen Gate ist mit der Leitung des Massepotentials GND verbunden. Jeder der p-Kanal-MOS- Transistoren 105 bis 108 bildet eine Diode. Wenn das Potential des Knoten N102 höher als Vth ist, wird der p-Kanal-MOS- Transistor 108 leitend. Wenn das Potential des Knoten N102 niedriger als -3Vth ist, werden die p-Kanal-MOS-Transistoren 105 bis 107 leitend. Folglich ist das Potential des Knoten N102 auf einem Bereich von -3Vth bis Vth beschränkt.
Wenn das Signal MLV oder SLOW auf den H-Pegel ist, wird der Pegel des Ausgangssignals MLV' des OR-Gatters 120 der H-Pegel. In diesem Fall ist der Pegel des Ausgangssignals φ125 des Inverters 125 fest auf dem H-Pegel und das NAND-Gatter 122 arbeitet als ein Inverter für das Signal DPRE. Während das Signal DPRE auf dem L-Pegel ist wird das Ausgangssignal φ122 des NAND- Gatters 122 auf dem H-Pegel (VDDP) festgehalten und der Kondensator C2 wird mit VDDP-Vth aufgeladen. Wenn der Pegel des Signals DPRE von dem L-Pegel auf den H-Pegel angehoben wird, dann fällt der Pegel des Signals φ122 von dem H-Pegel auf den L- Pegel ab, das Potential des Knoten N102 fällt durch kapazitive Kopplung auf 2Vth-VDDP ab, der p-Kanal-MOS-Transistor 109 wird leitend und der Knoten n108 wird auf dem Massepotential GND festgehalten.
Wenn die Signale MLV und SLOW beide auf dem L-Pegel sind, ist das Ausgangssignal MLV' des OR-Gatters 120 auf den L-Pegel eingestellt. Während das Signal ZRDH auf dem H-Pegel ist, wird der Kondensator C2 mit VDDP-Vth aufgeladen, während das Signal DPRE wie oben beschrieben auf den L-Pegel gehalten wird. Wenn der Pegel des Signals DPRE auf den H-Pegel angehoben wird, dann wird der p-Kanal-MOS-Transistor 109 leitend und der Knoten N108 wird auf das Massepotential GND eingestellt. Wenn die Signale ZRDH und DPRE beide auf dem H-Pegel sind, dann ist der Pegel des Ausgangssignals 4122 des NAND-Gatters 122 auf den L-Pegel (0 V) eingestellt, der Kondensator C2 wird mit -Vth aufgeladen, der Pegel des Ausgangssignals 4127 des Inverters 127 wird auf den H-Pegel (VDDP) eingestellt und der Kondensator C3 wird mit VDDP-Vth aufgeladen. Wenn der Pegel des Signals ZRDH auf den L- Pegel abgesenkt wird, dann wird der Pegel des Ausgangssignals φ122 des NAND-Gatters 122 auf den H-Pegel (VDDP) angehoben, das Potential des Knotens N102 wird auf 3Vth (< VDDP + Vth) angehoben, der p-Kanal-MOS-Transistor 109 wird nichtleitend, das Ausgangssignal φ127 des Inverters 127 wird auf den L-Pegel abgesenkt und der Knoten N108 ist auf -Vth (> Vth-VDDP) eingestellt.
Die Ladungspumpenschaltung 130 lässt positive Ladungen von dem Knoten N102 abfließen und hält das Potential des Knotens N102 auf -3Vth ist, während das Signal MLV' auf dem H-Pegel ist. Das heißt das NAND-Gatter 121 empfängt Signale MLV' und SUSCLK, und ein Ausgangssignal φ121 davon wird an Source und Drain des p- Kanal-MOS-Transistors 101 angelegt. Das Gate des p-Kanal-MOS- Transistors 101 (Knoten N101) ist mit dem Knoten N102 über den p-Kanal-MOS-Transistor 102 verbunden und ist auch mit einer Leitung des Massepotentials GND über den p-Kanal-MOS-Transistor 103 verbunden. Das Gate des p-Kanal-MOS-Transistors 102 ist mit dem Knoten N101 verbunden und das des p-Kanal-MOS-Transistors 103 ist mit einer Leitung des Massepotentials GND verbunden. Der p-Kanal-MOS-Transistor 101 bildet einen Kondensator C1 und jeder der p-Kanal-MOS-Transistoren 102 und 103 bildet eine Diode.
Wenn das Signal MLV' auf dem H-Pegel ist, arbeitet das NAND- Gatter 121 als ein Inverter für das Taktsignal SUSCLK. Wenn der Pegel des Ausgangssignals φ121 des NAND-Gatters 121 von dem H- Pegel auf den L-Pegel abgefallen ist, fließen positive Ladungen in den Knoten N101 von dem Knoten N102 über den p-Kanal-MOS- Transistor 102. Wenn der Pegel des Signals φ121 von dem L-Pegel auf den H-Pegel angehoben wird, fließen positive Ladungen in die Leitung des Massepotentials GND vom Knoten N101 über den p- Kanal-MOS-Transistor 103. Daher, wenn immer der Pegel des Signals φ121 von dem H-Pegel auf den L-Pegel abgesenkt wird, erniedrigt sich das Potential des Knotens N102. Wenn das Signal MLV' auf dem L-Pegel ist, dann ist der Pegel des Ausgangssignals φ121 des NAND-Gatters 121 fest auf dem H-Pegel und die Ladungspumpenschaltung 130 arbeitet nicht.
Die Ladungspumpenschaltung 131 lässt positive Ladungen von dem Knoten N108 abfließen und hält das Potential des Knotens N108 auf -Vth, während die Signale MLV' und ZRDH auf dem L-Pegel sind. Das heißt, das NAND-Gatter 123 empfängt das Taktsignal SUSCLK und das Ausgangssignal φ126 des Inverters 126, und das Ausgangssignal davon ist mit Source und Drain des p-Kanal-MOS- Transistors 113 über die Inverter 128 und 129 verbunden. Das Gate des p-Kanal-MOS-Transistors 113 (Knoten N113) ist mit dem Knoten N108 über den p-Kanal-MOS-Transistor 114 verbunden und ist auch mit einer Leitung des Massepotentials GND durch den p- Kanal-MOS-Transistor 115 verbunden. Das Gate des p-Kanal-MOS- Transistors 114 ist mit dem Knoten N113 verbunden und das des p-Kanal-MOS-Transistors 115 ist mit einer Leitung des Massepotentials GND verbunden. Der p-Kanal-MOS-Transistor 113 bildet einen Kondensator C4 und jeder der p-Kanal-MOS-Transistoren 114 und 115 bildet eine Diode.
Wenn die Signale MLV' und ZRDH beide auf dem L-Pegel sind, ist der Pegel des Ausgangssignals φ126 des Inverters 126 fest auf dem H-Pegel und das NAND-Gatter 123 arbeitet als ein Inverter für das Signal SUSCLK. Wenn der Pegel eines Ausgangssignals φ129 des Inverters 129 von dem H-Pegel auf den L-Pegel abgesenkt wird, fließen positive Ladungen in den Knoten N113 von dem Knoten N108 durch den p-Kanal-MOS-Transistor 114. Wenn der Pegel des Signals 4129 von dem L-Pegel auf den H-Pegel angehoben wird, fließen positive Ladungen in die Leitung des Massepotentials GND von dem Knoten N113 durch den p-Kanal-MOS- Transistor 115. Daher erniedrigt sich das Potential des Knotens 108 jedes mal, wenn der Pegel des Signals φ129 von dem H-Pegel auf den L-Pegel abgesenkt wird. Wenn das Signal MLV' auf dem H- Pegel ist, dann wird der Pegel des Signals φ129 auf dem H-Pegel festgehalten und die Ladungspumpenschaltung 131 arbeitet nicht.
Die Vorgänge des Ausgangspuffers 100 werden als nächstes beschrieben. Wenn der DRAM für die TTL-System-Schnittstelle (MLV = VDDP) verwendet wird, dann wird der Pegel des Ausgangssignals MLV' des OR-Gatters 120 der H-Pegel, die der Ausgangssignale φ125 und φ127 der Inverter 125 und 127 werden auf dem H-Pegel festgehalten und das Ausgangssignal φ126 des Inverters 126 wird auf den L-Pegel festgehalten. Daher werden die Kondensatoren C3 und C4 nicht betrieben und die Ladungspumpenschaltung 131 arbeitet nicht.
Wenn der Lesebefehl READ synchron mit dem Taktsignal CLK zu einer vorgeschriebenen Zeit t0 eingegeben wird, dann wird gemäß Fig. 19 der Pegel des Signals DPRE von dem L-Pegel auf den H- Pegel angehoben, das des Ausgangssignals φ122 des NAND-Gatters 122 wird von dem H-Pegel auf den L-Pegel abgesenkt und das Potential des Knotens N102 wird auf -3Vth abgesenkt. Das Potential des Knotens N102 steigt schrittweise durch den Leckstrom an. Nach dem Ablauf einer vorher festgelegten Zeit, nachdem der Lesebefehl READ eingegeben wurde, wird das Taktsignal SUSCLK erzeugt. Das Taktsignal SUSCLK wird zu dem Signal φ121 durch das NAND-Gatter 121 invertiert. Wenn der Pegel des Signals φ121 von dem H-Pegel auf den L-Pegel abgesenkt wird, dann wird das Potential des Knotens N101 erniedrigt und das des Knotens N102 wird auf -3Vth abgesenkt. Folglich wird der p-Kanal-MOS- Transistor 109 leitend gehalten und das Potential des Knotens N108 wird auf dem Massepotential GND gehalten.
Wenn das Signal SLOW auf dem H-Pegel ist wird der Pegel des Signals MLV' der H-Pegel unabhängig von dem Pegel des Signals MLV, und das Potential des Knotens N108 wird auf dem Massepotential GND gehalten. Folglich nimmt, wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, die Ausgangsrate des Datensignals Q ab und ein langsamer Durchgangsratenmodus wird damit realisiert.
Wenn der DRAM für die 1,8 V-System-Schnittstelle (MLV = 0 V) verwendet wird, dann wird der Pegel des Ausgangssignals MLV' des OR-Gatters 120 der L-Pegel, das des Ausgangssignals φ121 des NAND-Gatters 121 wird auf dem H-Pegel festgehalten und die Ladungspumpenschaltung 130 arbeitet nicht.
Gemäß Fig. 20 wird, wenn der Lesebefehl READ synchron mit dem Taktsignal CLK zu einer vorgeschriebenen Zeit t0 eingegeben wird, der Pegel des Signals DPRE von dem L-Pegel auf den H- Pegel angehoben, der des Ausgangssignals φ122 des NAND-Gatters 122 fällt von dem H-Pegel auf den L-Pegel ab, und das Potential des Knotens N102 wird auf -3Vth erniedrigt. Folglich wird der p-Kanal-MOS-Transistor 109 leitend und das Potential des Knoten N108 ist auf das Massepotential GND eingestellt.
Wenn, als nächstes, der Pegel des internen Datensignals ZRDH von dem H-Pegel auf den L-Pegel zu einer Zeit t1 erniedrigt wird, dann werden die Pegel der Ausgangssignale φ125 und φ127 der Inverter 125 und 127 von dem H-Pegel auf den L-Pegel erniedrigt und der des Ausgangssignals φ126 des Inverters 126 wird von dem L-Pegel auf den H-Pegel angehoben. Folglich wird das Potential des Knotens N102 auf Vth angehoben, der p-Kanal- MOS-Transistor 109 wird nichtleitend und das Potential des Knotens N108 wird auf -Vth erniedrigt. Weiter arbeitet NAND-Gatter 123 als ein Inverter für das Taktsignal SUSCLK. Nach dem Ablauf einer vorher festgelegten Zeit, nachdem der Lesebefehl READ eingegeben wurde, wird das Taktsignal SUSCLK erzeugt. Das Taktsignal SUSCLK wird durch das NAND-Gatter 123 und die Inverter 128 und 129 in das Signal φ129 invertiert. Jedes mal, wenn der Pegel des Signals φ129 von dem H-Pegel auf den L-Pegel abgesenkt wird, verringert sich das Potential des Knotens N113 und das Potential des Knotens N108 wird auf -Vth gehalten.
Bei diesem vierten Ausführungsbeispiel wird, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, das Massepotential GND an das Gate des p-Kanal-MOS-Transistors 117 angelegt, um den p-Kanal-MOS-Transistor 117 leitend zu machen. Wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, wird das negative Potential VBB an das Gate des p-Kanal-MOS-Transistors 117 angelegt, um den p-Kanal-MOS-Transistor 117 leitend zu machen. Daher ist es durch das passende Festlegen der Größe des p-Kanal-MOS-Transistors 117 und des Pegels des negativen Potentials VBB möglich, die treibende Kraft für den Strom des p- Kanal-MOS-Transistors 117 auf einen Optimalwert für sowohl die TTL-System-Schnittstelle als auch für die 1,8 V-System- Schnittstelle festzulegen.

Fünfte Ausführungsform

Fig. 21 ist ein Schaltplan, der Hauptabschnitte eines Ausgangspuffers eines DRAMs gemäß einer fünften Ausführungsform der vorliegenden Erfindung darstellt. Dieser Ausgangspuffer in Fig. 21 unterscheidet sich von dem in Fig. 18 gezeigten dadurch, dass zumindest eine der Ladungspumpenschaltungen 130 und 131 durch eine Ladungspumpenschaltung 132 ersetzt wird. Fig. 21 stellt einen Fall dar, in dem die Ladungspumpenschaltung 130 durch eine Ladungspumpenschaltung 132 ersetzt ist.
Die Ladungspumpenschaltung 132 ist so aufgebaut, dass die p- Kanal-MOS-Transistoren 133 bis 136 und ein Inverter 137 zu der Ladungspumpenschaltung 130 hinzugefügt sind. Das Ausgangssignal φ121 des NAND-Gatters 121 vor der Ladungspumpenschaltung 132 wird in Source und Drain des p-Kanal-MOS-Transistors 101 durch den Inverter 137 eingespeist und wird auch in Source und Drain des p-Kanal-MOS-Transistors 133 eingespeist. Das Gate des p- Kanal-MOS-Transistors 133 (ein Knoten N133) ist mit dem Gate des p-Kanal-MOS-Transistors 103 verbunden. Der p-Kanal-MOS- Transistor 133 bildet einen Kondensator C5.
Die p-Kanal-MOS-Transistoren 134 und 135 sind in Serie zwischen eine Leitung des Massepotentials GND und einen Knoten N133 geschaltet, und der p-Kanal-MOS-Transistor 136 ist zwischen den Knoten N133 und eine Leitung des Massepotentials GND geschaltet. Die Gates der p-Kanal-MOS-Transistoren 134 bis 136 sind jeweils mit den jeweiligen Drains der p-Kanal-MOS-Transistoren 134 bis 136 verbunden. Jeder der p-Kanal-MOS-Transistoren 134-136 bildet eine Diode. Wenn das Potential des Knotens N133 höher als Vth ist, wird der p-Kanal-MOS-Transistor 136 leitend. Wenn das Potential des Knotens N133 niedriger als -2Vth ist, werden die p-Kanal-MOS-Transistoren 134 und 135 leitend. Folglich ist das Potential des Knotens N137 auf einen Bereich von -2Vth bis Vth beschränkt.
Wenn der Pegel des Signals φ121 von dem L-Pegel auf den H-Pegel angehoben wird, dann wird das Potential des Knotens N133 auf Vth angehoben, der p-Kanal-MOS-Transistor 103 wird nichtleitend gemacht, das Potential des Knoten N101 wird abgesenkt und positive Ladungen fließen dadurch in den Knoten N101 von dem Knoten N102 durch den p-Kanal-MOS-Transistor 102. Wenn der Pegel des Signals φ121 von dem H-Pegel auf den L-Pegel abgesenkt wird, dann wird das Potential des Knotens N133 auf -2Vth abgesenkt, der p-Kanal-MOS-Transistor 103 wird leitend gemacht, das Potential des Knotens N101 wird angehoben und positive Ladungen fließen dadurch in die Leitung des Massepotentials GND von dem Knoten N101 durch den p-Kanal-MOS-Transistor 103. Folglich, wann immer der Pegel des Signals φ121 von dem L-Pegel auf den H-Pegel angehoben wird, erniedrigt sich das Potential des Knotens N102.
Bei dieser fünften Ausführungsform wird der p-Kanal-MOS- Transistor 103 der Ladungspumpenschaltung 132 Zweipunkt- gesteuert. Daher ist es, verglichen mit der Ladungspumpenschaltung 130 in Fig. 18, bei der der p-Kanal-MOS-Transistor 103 als eine Diode verwendet wird, möglich positive Ladungen effizient von dem Knoten N102 auszusenden. Folglich ist es möglich den p- Kanal-MOS-Transistor 109 genau und zeitgenau zu steuern und das Potential des Knotens N108 stabil zu steuern.

Sechste Ausführungsform

Fig. 22 ist ein Blockschaltplan, der den Aufbau einer Takterzeugungsschaltung 140 eines DRAMs gemäß einer sechsten Ausführungsform der vorliegenden Erfindung darstellt. In Fig. 22 unterscheidet sich dieser DRAM von dem in der vierten Ausführungsform dadurch, dass der Zyklus des Taktsignals SUSCLK zweistufig geschaltet wird.
Das heißt, die Takterzeugungsschaltung 140 beinhaltet NAND- Gatter 141 bis 147, ein AND-Gatter 148, Inverter 149 bis 151 und Verzögerungsschaltungen 152 und 153. Das NAND-Gatter 141 empfängt Signale MLV und COLACT, und das AND-Gatter 148 empfängt ein Ausgangssignal des NAND-Gatters 141 und ein Signal SUSEN. Das Signal MLV ist auf den H-Pegel eingestellt, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, und ist auf dem L-Pegel eingestellt, wenn er für die 1,8 V-System- Schnittstelle verwendet wird. Das Signal COLACT wird in einem aktiven Zustand auf den H-Pegel eingestellt und auf den L-Pegel eingestellt, wenn ein Vorladungsbefehl PRE (Standby- Anweisungssignal) eingegeben wird. Das Signal SUSEN ist ein Signal, dessen Pegel als Antwort auf den Lesebefehl READ (Ausgangs-Anweisungssignal) von dem L-Pegel auf den H-Pegel angehoben wird.
Ein Ausgangssignal φ148 des AND-Gatters 148 wird in einen Eingangsknoten jedes der NAND-Gatter 143 und 145 eingespeist. Ein Ausgangssignal φ143 des NAND-Gatters 143 wird in den anderen Eingangsknoten des NAND-Gatters 145 über die Verzögerungsschaltung 152 und den Inverter 150 eingespeist, und ein Ausgangssignal φ152 der Verzögerungsschaltung 152 wird in den anderen Eingangsknoten des NAND-Gatters 143 eingespeist. Die Verzögerungsschaltung 152 besitzt eine Verzögerungszeit T1 (z. B. 250 ns). Wenn das Ausgangssignal φ148 des AND-Gatters 148 auf den H-Pegel eingestellt ist, wird ein Ringoszillator aus dem NAND-Gatter 143 und der Verzögerungsschaltung 152 gebildet.
Weiter empfängt das NAND-Gatter 142 Signale MLV, COLACT und SUSEN, und ein Ausgangssignal davon wird in einen Eingangsknoten jeder der NAND-Gatter 144 und 146 über den Inverter 149 eingespeist. Ein Ausgangssignal φ144 des NAND-Gatters 144 wird in den anderen Eingangsknoten des NAND-Gatters 146 über die Verzögerungsschaltung 153 und den Inverter 151 eingespeist, und ein Ausgangssignal φ153 der Verzögerungsschaltung 153 wird in den anderen Eingangsknoten des NAND-Gatters 144 eingespeist. Die Verzögerungsschaltung 153 besitzt eine Verzögerungszeit T2 (z. B. 130 ns), die kürzer als die Verzögerungszeit T1 der Verzögerungsschaltung 152 ist. Wenn ein Ausgangssignal φ149 des Inverters 149 auf den H-Pegel eingestellt ist, wird ein Ringoszillator aus dem NAND-Gatter 144 und der Verzögerungsschaltung 153 gebildet. Das NAND-Gatter 147 empfängt Ausgangssignale φ145 und φ146 der NAND-Gatter 145 bzw. 146, und gibt das Taktsignal SUSCLK aus.
Die Schaltvorgänge dieses DRAMs werden als nächstes beschrieben. Wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, ist das Signal MLV wie in Fig. 23 gezeigt auf den H-Pegel eingestellt. Das Signal COLACT wird als Antwort auf einen aktiven Befehl ACT, der im vorhinein eingegeben wird, auf den H- Pegel eingestellt. In Fig. 23 ist das Signal SUSEN in einem Anfangszustand auf den L-Pegel eingestellt und die Pegel der Signale φ148 und φ149 sind fest auf dem L-Pegel, die der Signale φ145 und φ146 sind fest auf dem H-Pegel, und dass des Taktsignals SUSCLK ist auf dem L-Pegel.
Wenn der Lesebefehl READ synchron mit dem Takt CLK zu einer vorgeschriebenen Zeit eingespeist wird, dann wird der Pegel des Signals SUSEN von dem L-Pegel auf den H-Pegel angehoben, und der des Signals φ149 wird von dem L-Pegel auf den H-Pegel angehoben. Folglich wird ein Ringoszillator aus dem NAND-Gatter 144 und der Verzögerungsschaltung 153 gebildet, und das Ausgangssignal φ153 der Verzögerungsschaltung 153 wird ein Taktsignal, dessen logischer Pegel in Zeitabständen der Verzögerungszeit T2 invertiert wird. Das Taktsignal φ153 wird in das Taktsignal SUSCLK durch den Inverter 151 und die NAND-Gatter 146 und 147 invertiert.
Wenn der Vorladungsbefehl PRE als nächstes eingegeben wird, dann fällt der Pegel des Signals COLACT von dem H-Pegel auf den L-Pegel, der des Signals φ149 fällt auf den L-Pegel, die Pegel der Ausgangssignale φ144 und φ146 der NAND-Gatter 144 bzw. 146 sind fest auf dem H-Pegel, und der des Signals φ148 wird, wie in Fig. 24 gezeigt, auf den H-Pegel angehoben. Folglich wird ein Ringoszillator aus dem NAND-Gatter 143 und der Verzögerungsschaltung 152 gebildet und das Ausgangssignal φ152 der Verzögerungsschaltung 152 wird ein Taktsignal, dessen logischer Pegel in Zeitabständen der Verzögerungszeit T1 invertiert wird. Das Taktsignal φ152 wird durch den Inverter 150 und die NAND- Gatter 145 und 147 in das Taktsignal SUSCLK invertiert.
Wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, wird das Signal MLV auf den L-Pegel eingestellt. Dementsprechend wird das Signal SUSEN auf den H-Pegel eingestellt, das Signal φ148 wird auf den H-Pegel eingestellt und das Signal f149 wird auf den L-Pegel eingestellt, unabhängig von dem Signal COLACT. Folglich wird das Taktsignal SUSCLK ein Taktsignal, dessen logischer Pegel in Zeitintervallen der Verzögerungszeit T1 invertiert wird, und die Zykluszeit des Taktsignals SUSCLK ändert sich nicht, selbst wenn der Vorladungsbefehl PRE eingespeist wird.
Ein Befehl CMD bei dem DRAM wird ergänzend beschrieben werden. Der Befehl CMD wird entsprechend einer Kombination der logischen Pegel der in Fig. 1 gezeigten Kontrollsignale CTN0 bis CTNi eingespeist. Wie in Fig. 25 gezeigt beinhaltet der interne Schaltkreis 5 eine Speichermatrix 161, einen Zeilendecoder 162, einen Spaltendecoder 163 und eine Leseverstärker- und Ein- /Ausgangs-Steuerschaltung 164.
Die Speichermatrix 161 beinhaltet eine Mehrzahl von Speicherzellen MC, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind, eine Mehrzahl von Wortleitungen WL, die derart bereitgestellt sind, dass sie der Mehrzahl an jeweiligen Teilen entsprechen, und eine Mehrzahl an Bitleitungspaaren BLP, die derart bereitgestellt sind, dass sie der Mehrzahl an jeweiligen Spalten entsprechen. Eine Speicherzelle MC speichert ein Datensignal.
Der Zeilendecoder 162 wählt eine Wortleitung aus der Mehrzahl der Wortleitungen gemäß den Zeilenadresssignalen RA0 bis RAm aus, stellt die ausgewählte Wortleitung WL auf den H-Pegel ein und aktiviert jeweilige Speicherzellen MC, die der ausgewählten Wortleitung WL entsprechen.
Der Spaltendecoder 163 wählt ein Bitleitungspaar BLP aus der Mehrzahl der Bitleitungspaare BLP gemäß Spaltenadresssignalen CA0 bis CAm aus. Die Leseverstärker- und Ein-/Ausgangs- Steuerschaltung 164 verstärkt einen Kleinstpotentialunterschied, der an jeder der Bitleitungspaare BLP als Antwort auf die Aktivierung der Speicherzelle MC erzeugt wird, und verbindet das Bitleitungspaar BLP, das durch den Spaltendecoder 163 ausgewählt wird, mit einem Daten-Ein-/Ausgabe-Leitungspaar IOP.
Das Daten-Ein-/Ausgabe-Leitungspaar IOP ist mit der Eingangsschaltung 4 und der in Fig. 1 gezeigten Ausgangsschaltung 6 verbunden.
Während eines Lesevorgangs wird zuerst der aktive Befehl ACT eingegeben. Wenn der aktive Befehl ACT eingegeben wird, werden externe Adresssignale A0 bis Am, die zu der Zeit der Eingabe des aktiven Befehls ACT angelegt sind, als Zeilenadresssignale RA0 bis RAm aufgenommen und an den Zeilendecoder 162 angelegt. Der Zeilendecoder 162 stellt Wortleitungen WL in einer Zeile gemäß den Zeilenadresssignalen RA0 bis RAm auf den H-Pegel ein und aktiviert jeweilige Speicherzellen MC in der Zeile. Zusätzlich verstärkt die Leseverstärker-Ein-/Ausgabe-Steuerschaltung 164 die Potentialdifferenz jeder der Bitleitungspaare BLP.
Wenn der Lesebefehl READ als nächstes eingegeben wird, werden externe Adresssignale A0 bis Am, die zu der Zeit der Eingabe des Lesebefehls READ angelegt sind, als Spaltenadresssignale CA0 bis CAm aufgenommen und an den Spaltendecoder 163 angelegt. Der Spaltendecoder 163 wählt ein Bitleitungspaare BLP in einer Spalte gemäß den Spaltenadresssignalen CA0 bis CAm aus, und die Leseverstärker- und Ein-/Ausgabe-Steuerschaltung 164 verbindet das ausgewählte Bitleitungspaar BLP mit dem Daten-Ein-/Ausgabe- Leitungspaar IOP. Die Differenz des Bitleitungspaares BLP wird als Lesedatensignal Q an die Ausgangsschaltung 6 angelegt und nach außen durch die Ausgangsschaltung 6 ausgegeben.
Wenn der Vorladungsbefehl PRE als nächstes eingegeben wird, beenden der Zeilendecoder 162 und der Spaltendecoder 163 ihre jeweiligen Auswahloperationen und die Speicherzellen MC werden deaktiviert.
Während eines Schreibvorgangs wird der aktive Befehl ACT und der Vorladungsbefehl PRE genauso wie im Fall des Lesevorgangs eingegeben. Zusätzlich wird ein Schreibbefehl WRITE anstelle des Lesebefehls READ eingegeben. Wenn der Schreibbefehl WRITE eingegeben wird, werden externe Adresssignale A0 bis Am, die zu dem Zeitpunkt der Eingabe des Schreibbefehls WRITE anliegen, als Spaltenadresssignale CA0 bis CAm aufgenommen und an den Spaltendecoder 163 angelegt. Der Spaltendecoder 163 wählt ein Bitleitungspaar BLP in einer Spalte gemäß den Spaltenadresssignalen CA0 bis CAm aus, und eine Leseverstärker- und Ein- /Ausgabe-Steuerschaltung 164 verbindet das ausgewählte Bitleitungspaar BLP mit dem Daten-Ein-/Ausgabe-Leitungspaar IOP. Ein Datensignal D, welches über die Eingabeschaltung 4 angelegt ist, wird in die Speicherzelle MC geschrieben, die durch das Daten-Ein-/Ausgabe-Leitungspaar IOP und das ausgewählte Bitleitungspaar BLP aktiviert ist.
Bei dieser sechsten Ausführungsform wird, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, der Zyklus des Taktsignals SUSCLK in einem aktiven Zeitraum verkürzt und in einem Vorladungs-Zeitraum verlängert. Weiter wird, wenn der DRAM für die 1,8 V-System-Schnittstelle verwendet wird, der Zyklus des Taktsignals SUSCLK sowohl in dem aktiven Zeitraum, als auch während des Vorladungs-Zeitraums verlängert. Folglich ist es, wenn der DRAM für die TTL-System-Schnittstelle verwendet wird, möglich die Leistungsaufnahme während des Vorladungs-Zeitraums zu verringern, und es ist, wenn der DRAM für die 1,8 V-System- Schnittstelle verwendet wird, möglich die Leistungsaufnahme sowohl während des aktiven Zeitraums, als auch während des Vorladungs-Zeitraums zu verringern.

Siebte Ausführungsform

Fig. 26 ist ein Blockschaltbild, das den Aufbau eines Ausgangspuffers 170 eines DRAMs gemäß einer siebenten Ausführungsform der vorliegenden Erfindung darstellt. In Fig. 26 beinhaltet der Ausgangspuffer 170 p-Kanal-MOS-Transistoren 171 bis 175, n- Kanal-MOS-Transistoren 176 bis 178 und Potentialerzeugungsschaltungen 179 und 180. Der p-Kanal-MOS-Transistor 171 und der n-Kanal-MOS-Transistor 176 sind in Serie zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und einen Ausgangsknoten N179 der Potentialerzeugungsschaltung 179 geschaltet, und deren Gates empfangen das interne Datensignal RDH. Die Potentialerzeugungsschaltung 179 wird durch das Taktsignal SUSCLK betrieben, stellt das Potential des Ausgangsknotens N179 auf das Massepotential GND ein, wenn das Signal MLV auf den H-Pegel ist, und stellt das des Ausgangsknotens N179 auf das negative Potential VBB ein, wenn das Signal MLV auf dem L-Pegel ist.
Der p-Kanal-MOS-Transistor 172 ist zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und einen Ausgangsknoten N172 des Ausgangspuffers N170 geschaltet, und dessen Gate empfängt das Signal ZOH, das an einem Knoten zwischen den MOS- Transistoren 171 und 176 auftaucht. Der n-Kanal-MOS-Transistor 177 ist zwischen den Ausgangsknoten N172 und eine Leitung des Massepotentials GND geschaltet, und dessen Gate empfängt das Signal OL.
Der p-Kanal-MOS-Transistor 173 und der n-Kanal-MOS-Transistor 178 sind zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und einen Ausgangsknoten N180 der Potentialerzeugungsschaltung 180 geschaltet, und deren Gates empfangen das interne Datensignal RDH. Die Potentialerzeugungsschaltung 180 wird durch das Taktsignal SUSCLK betrieben, stellt das Potential des Ausgangsknotens N180 auf das Massepotential GND ein, wenn das Signal MLV auf dem H-Pegel ist, und stellt das des Ausgangsknotens N180 auf das negative Potential VBB ein, wenn das Signal MLV auf dem L-Pegel ist. Die p-Kanal-MOS-Transistoren 174 und 175 sind in Serie zwischen eine Leitung des Ausgangsversorgungspotentials VDDQ und einen Ausgangsknoten N172 des Ausgangspuffers 170 geschaltet, und die p-Kanal-MOS-Transistoren 174 und 175 empfangen Signale SLOW bzw. ZOHS. Das Signal ZOHS ist ein Signal, das an dem Knoten zwischen den MOS-Transistoren 173 und 178 auftritt.
Wenn der DRAM z. B. für die TTL-System-Schnittstelle verwendet wird, sind die Potentiale der Knoten N179 und N180 beide auf das Massepotential GND eingestellt. Bei einer gewöhnlichen Durchgangsrate, wird das Signal SLOW auf den L-Pegel eingestellt und der p-Kanal-MOS-Transistor 174 wird leitend. Wenn die Signal RDH und OL auf dem H-Pegel bzw. dem L-Pegel eingestellt sind, dann werden die MOS-Transistoren 172, 175, 176 und 178 leitend, die MOS-Transistoren 171, 173, und 177 werden nichtleitend und das Datensignal Q wird auf den H-Pegel eingestellt.
Bei einer langsamen Durchgangsrate wird das Signal SLOW auf den H-Pegel eingestellt und der p-Kanal-MOS-Transistor 174 wird nichtleitend. Wenn der p-Kanal-MOS-Transistor 174 nichtleitend wird, wird kein Strom zu dem p-Kanal-MOS-Transistor 175 transportiert. Das heißt, der p-Kanal-MOS-Transistor 174 wird auch nichtleitend. Wenn die Signale RDH und OL auf dem H-Pegel bzw. dem L-Pegel eingestellt werden, dann werden die MOS- Transistoren 172, 176 und 178 leitend, die MOS-Transistoren 171, 173 und 177 werden nichtleitend, kein Strom wird zu dem p- Kanal-MOS-Transistor 175 transportiert und der Pegel des Ausgangsknotens N172 wird auf den H-Pegel nur durch den Strom, der in dem p-Kanal-MOS-Transistor 172 fließt, angehoben. Folglich ist, verglichen mit der gewöhnlichen Durchgangsrate, bei der der Pegel des Ausgangsknotens N172 durch die in den p-Kanal- MOS-Transistoren 172 und 175 fließenden Ströme auf den H-Pegel angehoben wird, die Ausgangsrate des Datensignals Q erniedrigt. Folglich ist ein langsamer Durchgangsratenmodus realisiert.
Obwohl die vorliegende Erfindung im Detail beschrieben und veranschaulicht wurde, ist es klar, dass dies zugleich nur als Veranschaulichung und Beispiel und nicht als Einschränkung zu verstehen ist, der Geist und der Umfang der vorliegenden Erfindung werden nur durch die angehängten Ansprüche limitiert.

Claims

1. Halbleitervorrichtung, die eine erste Betriebsart besitzt, in der die Halbleitervorrichtung durch eine erste Versorgungsspannung betrieben wird und ein erstes Signal empfängt, das eine Spannungsamplitude besitzt, die geringer als die erste Versorgungsspannung ist; und
eine zweite Betriebsart, in der die Halbleitervorrichtung durch eine zweite Versorgungsspannung betrieben wird, die geringer als die erste Versorgungsspannung ist, und ein zweites Signal empfängt, das eine zweite Spannungsamplitude besitzt, die geringer als die zweite Versorgungsspannung ist; mit
einer in der ersten Betriebsart aktivierten ersten logischen Schaltung (12, 53) zum Betrieb mit einer ersten internen Versorgungsspannung (VDDP), die den gleichen Pegel wie die zweite Versorgungsspannung hat, und die erfasst, ob das erste Signal einen höheren Pegel als eine erste Schwellenspannung besitzt, und ein Signal auf einem einem Erfassungsergebnis entsprechenden Pegel ausgibt;
einer in der zweiten Betriebsart aktivierten zweiten logischen Schaltung (13, 54) zum Betrieb durch eine zweite interne Versorgungsspannung (VDDI), die geringer als die erste interne Versorgungsspannung (VDDP) ist, und die erfasst, ob das zweite Signal einen höheren Pegel als eine zweite Schwellenspannung hat, und ein Signal auf einem einem Erfassungsergebnis entsprechenden Pegel ausgibt; und
einer internen Schaltung (57), die als Antwort auf Ausgangssignale der ersten und der zweiten logischen Schaltung (12, 53; 13, 54) einen vorher festgelegten Betrieb durchführt.

2. Halbleitervorrichtung nach Anspruch 1, weiterhin mit einer dritten logischen Schaltung (14), die durch die zweite interne Versorgungsspannung (VDDI) betrieben wird, die die Ausgangssignale der ersten und der zweiten logischen Schaltung (12, 13) empfängt, die in der ersten Betriebsart das Ausgangssignal der ersten logischen Schaltung (12) an den internen Schaltkreis (5) anlegt, und die in der zweiten Betriebsart das Ausgangssignal der zweiten logischen Schaltung (13) an den internen Schaltkreis (5) anlegt.

3. Halbleitervorrichtung nach Anspruch 1, weiterhin mit
einer Amplitudenumwandlungsschaltung (55), die eine Spannungsamplitude des Ausgangssignals der zweiten logischen Schaltung (54) in die erste interne Versorgungsspannung (VDDP) umwandelt; und
einer dritten logischen Schaltung (56), die durch die erste interne Versorgungsspannung (VDDP) betrieben wird, die das Ausgangssignal der ersten logischen Schaltung (12) und ein Ausgangssignal der Amplitudenumwandlungsschaltung (55) empfängt, die in der ersten Betriebsart das Ausgangssignal der ersten logischen Schaltung (12) an den internen Schaltkreis (5) anlegt, und die in der zweiten Betriebsart das Ausgangssignal der Amplitudenumwandlungsschaltung (55) an den internen Schaltkreis anlegt.

4. Halbleitervorrichtung nach Anspruch 3, weiterhin mit
einer ersten Verzögerungsschaltung (57) mit einer ersten Verzögerungszeit, die ein Ausgangssignal der dritten logischen Schaltung (56) verzögert zum Anlegen des verzögerten Ausgangssignals in der ersten Betriebsart an den internen Schaltkreis (5; und
einer zweiten Verzögerungsschaltung (58) mit einer zweite Verzögerungszeit, die um die Verzögerungszeit der Amplitudenumwandlungsschaltung (55) kürzer als die erste Verzögerungszeit ist, und die das Ausgangssignal der dritten logischen Schaltung (56) verzögert zum Anlegen des verzögerten Ausgangssignals in der zweiten Betriebsart an den internen Schaltkreis (5).

5. Halbleitervorrichtung nach Anspruch 1, weiterhin mit
einer ersten Spannungserzeugungsschaltung (2), die die erste interne Versorgungsspannung (VDDP) erzeugt; und
einer zweiten Spannungserzeugungsschaltung (3), die die zweite interne Versorgungsspannung (VDDI) erzeugt.

6. Halbleitervorrichtung nach Anspruch 1, die
weiterhin eine erste Ausgangsversorgungsspannung in der ersten Betriebsart empfängt und in der zweiten Betriebsart eine zweite Ausgangsversorgungsspannung empfängt, die geringer als die zweite Versorgungsspannung ist; und weiterhin beinhaltet:
eine Spannungserzeugungsschaltung (2), die die erste interne Versorgungsspannung (VDDP) erzeugt; und
eine Ausgangsschaltung (6), die durch die erste und die zweite Ausgangsversorgungsspannung betrieben wird und ein in dem internen Schaltkreis (5) erzeugtes Signal nach außerhalb der Halbleitervorrichtung ausgibt; wobei
die zweite Ausgangsversorgungsspannung auch als die zweite interne Versorgungsspannung (VDDI) verwendet wird.

7. Halbleitervorrichtung nach Anspruch 2, weiterhin mit
einer ersten Spannungserzeugungsschaltung (2), die die erste interne Versorgungsspannung (VDDP) in der ersten und der zweiten Betriebsart erzeugt;
einer zweiten Spannungserzeugungsschaltung (42), die die zweite interne Versorgungsspannung (VDDI) in der zweiten Betriebsart erzeugt; und
einem Schaltelement (43), das zwischen Ausgangsknoten der ersten und der zweiten Spannungserzeugungsschaltung (2, 42) geschaltet ist und in der ersten Betriebsart leitend wird; wobei
die dritte logische Schaltung (14) durch die erste interne Versorgungsspannung (VDDP) in der ersten Betriebsart betrieben wird.

8. Halbleitervorrichtung nach Anspruch 1, die
weiterhin eine Ausgangsversorgungsspannung (VDDQ) empfängt; und weiterhin beinhaltet:
einen externen Anschluss (70), der das erste und das zweite Signal empfängt;
eine Schutzschaltung (71), die ein zwischen den externen Anschluss (70) und eine Leitung der Ausgangsversorgungsspannung (VDDQ) geschaltetes Diodenelement (72) und ein zwischen den externen Anschluss (70) und einen Eingangsknoten der ersten und der zweiten logischen Schaltung (12, 53; 13, 54) geschaltetes Widerstandselement (74) beinhaltet, und die die erste und die zweite logische Schaltung (12, 53; 13, 54) vor einem an den externen Anschluss (70) angelegten Spannungsstoß schützt; und
eine Ausgangsschaltung (6), die durch die Ausgangsversorgungsspannung (VDDQ) betrieben wird, und die ein in dem internen Schaltkreis (5) erzeugtes Signal nach außerhalb der Halbleitervorrichtung ausgibt.

9. Halbleitervorrichtung nach Anspruch 8, bei der das Widerstandselement (74), das eine Referenzspannung (GND) empfängt, durch eine auf einer Oberfläche einer p-dotierten Wanne (82) ausgebildete n-dotierte diffundierte Schicht (93) ausgebildet ist.

10. Halbleitervorrichtung mit einer ersten Betriebsart, in der die Halbleitervorrichtung eine erste Ausgangsversorgungsspannung empfängt, und einer zweiten Betriebsart, in der die Halbleitervorrichtung eine zweite Ausgangsversorgungsspannung empfängt, die geringer als die erste Ausgangsversorgungsspannung ist, wobei die Halbleitervorrichtung weiterhin beinhaltet:
einen internen Schaltkreis (5), der einen vorher festgelegten Betrieb ausführt; und
eine Ausgangsschaltung (100), die durch die erste und die zweite Ausgangsversorgungsspannung betrieben wird, und die ein in dem internen Schaltkreis (5) erzeugtes Signal nach außerhalb der Halbleitervorrichtung ausgibt, wobei die Ausgangsschaltung (100) beinhaltet:
einen ersten p-Typ-Transistor (117), der eine die erste und die zweite Ausgangsversorgungsspannung empfangende erste Elektrode und eine mit einem Ausgangsknoten verbundene zweite Elektrode hat;
eine Spannungsversorgungsschaltung (104-112, 120-131), die in der ersten Betriebsart eine Massespannung (GND) ausgibt, und die in der zweiten Betriebsart eine vorher festgelegte negative Spannung (VBB) ausgibt; und
ein Schaltelement (118), das eine mit einer Gate- Elektrode des ersten p-Typ-Transistors (117) verbundene Elektrode besitzt, und dessen andere Elektrode eine Ausgangsspannung der Spannungsversorgungsschaltung (104-112, 120-131) empfängt, und das gemäß dem in dem internen Schaltkreis (5) erzeugten Signal leitend oder nichtleitend wird.

11. Halbleitervorrichtung nach Anspruch 10, bei der die Spannungsversorgungsschaltung (104-112, 120-131) beinhaltet:
einen zweiten p-Typ-Transistor (109), der zwischen eine Leitung der Massespannung (GND) und die andere Elektrode des Schaltelements (118) geschaltet ist;
einen ersten Kondensator (C2), der eine mit einer Gate-Elektrode des zweiten p-Typ-Transistors (109) verbundene Elektrode besitzt;
einen zweiten Kondensator (C3), der eine mit der anderen Elektrode des Schaltelements (118) verbundene Elektrode besitzt; und
einen Steuerkreis (120-129), der als Antwort auf ein Ausgangsanweisungssignal (READ) eine Spannung der anderen Elektrode des ersten Kondensators (C2) um eine Versorgungsspannung (VDDP) erniedrigt, der eine Signalausgabe anweist, um in der ersten Betriebsart den zweiten p-Typ- Transistor (109) leitend zu machen, und der als Antwort auf das Ausgangsanweisungssignal (READ) eine Spannung der anderen Elektrode des zweiten Kondensators (C3) um die Versorgungsspannung (VDDP) erniedrigt zum Erniedrigen einer Spannung der anderen Elektrode des Schaltelements (118) in der zweiten Betriebsart.

12. Halbleitervorrichtung nach Anspruch 11, bei der in der zweiten Betriebsart die Steuerschaltung als Antwort auf das Ausgangsanweisungssignal (READ) zum Leitendmachen des zweiten p-Typ-Transistors (109) die Spannung der anderen Elektrode des ersten Kondensators (C2) um die Versorgungsspannung (VDDP) erniedrigt; zum Nichtleitendmachen des zweiten p-Typ-Transistors (109) die Spannung der anderen Elektrode des ersten Kondensators (C2) um die Versorgungsspannung (VDDP) anhebt, nach Ablauf einer vorher festgelegten Zeit, nachdem das Ausgangsanweisungssignal (READ) eingegeben ist; und die Spannung der anderen Elektrode des zweiten Kondensators (C3) um die Versorgungsspannung (VDDP) zu erniedrigen, um die Spannung der anderen Elektrode des Schaltelements (118) abfallen zu lassen.

13. Halbleitervorrichtung nach Anspruch 11, bei der
die Spannungsversorgungsschaltung (104-112, 120-131) weiterhin beinhaltet:
eine erste Ladungspumpenschaltung (130), die in der ersten Betriebsart als Antwort auf das Ausgangsanweisungssignal (READ) aktiviert wird, und die positive Ladungen von der einen Elektrode des ersten Kondensators (C2) abfließen lässt; und
eine zweite Ladungspumpenschaltung (131), die als Antwort auf das Ausgangsanweisungssignal (READ) in der zweiten Betriebsart aktiviert wird, und die positive Ladungen von der einen Elektrode des zweiten Kondensators (C3) abfließen lässt.

14. Halbleitervorrichtung nach Anspruch 13, weiterhin mit
einer Takterzeugungsschaltung (140); die in der ersten Betriebsart als Antwort auf das Ausgangsanweisungssignal (READ) ein erstes Taktsignal erzeugt, das einen ersten Zyklus hat; die in der ersten Betriebsart als Antwort auf ein Standby-Anweisungssignal (PRE) zum Anweisen des Beendens der Signalausgabe und Eintretens in einen Standby- Zustand ein zweites Taktsignal erzeugt, das einen zweiten Zyklus hat, der länger als der erste Zyklus ist; und die als Antwort auf das Ausgangsanweisungssignal (READ) in der zweiten Betriebsart das zweite Taktsignal erzeugt; bei der
die erste und die zweite Ladungspumpenschaltung (130, 131) durch das erste und das zweite Taktsignal, die in der Takterzeugungsschaltung (140) erzeugt werden, betrieben werden.

15. Halbleitervorrichtung nach Anspruch 10, bei der
die Halbleitervorrichtung weiterhin eine langsame Durchgangsraten-Betriebsart hat, in der die Halbleitervorrichtung ein Signal mit einer verhältnismäßig geringen Rate ausgibt; und
die Spannungsversorgungsschaltung (104-112, 120-131) die Massespannung (GND) selbst in der zweiten Betriebsart in der Betriebsart langsamer Durchgangsrate ausgibt.

16. Halbleitervorrichtung nach Anspruch 10, bei der
die Halbleitervorrichtung weiterhin eine Betriebsart langsamer Durchgangsrate hat, in der die Halbleitervorrichtung ein Signal mit verhältnismäßig niedriger Rate ausgibt;
zumindest zwei Sätze der ersten p-Typ-Transistoren (172, 175) und zumindest zwei Sätze der Schaltelemente (176, 178) vorgesehen sind; und die Ausgangsschaltung (170) weiterhin eine Durchgangsraten-Einstellschaltung (174) beinhaltet, die zumindest einen ersten p-Typ-Transistor (175) in einem nichtleitenden Zustand festhält und eine Durchgangsrate in der Betriebsart der langsamen Durchgangsrate erniedrigt.