DE112012002672T5 - Schaltkreise und Verfahren für Speicher - Google Patents

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Abstract

Es werden Ausführungsformen von datenabhängig verstärkten (Data Dependent Boosted, DDB) Bitzellen vorgestellt, die eine geringere Mindestzellenversorgung (Vmin) ermöglichen können, ohne unbedingt die Abmessungen des Bauelements vergrößern zu müssen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein Speicherschaltkreise und insbesondere dynamische Leseport-Schaltkreise.
  • HINTERGRUND
  • Die Mindest-Betriebsversorgungsspannung (Vccmin) ist ein wichtiger Parameter heutiger Prozessoren. Die Verringerung der Vccmin ist ein wichtiger Weg zum Verringern des Stromverbrauchs eines Prozessors. Registerdatei(Register files, RF)-Speicherzellen, die üblicherweise für Cache verwendet werden, im Inneren des Prozessors sind das einschränkende Hindernis für die Verringerung der Vccmin. RF-Vccmin ist in der Regel das Maximum aus drei Komponenten: Schreib-Vccmin, Lese-Vccmin und Halte-Vccmin.
  • 1 zeigt eine herkömmliche, sogenannte „8T”-Registerdatei(Register file, RF)-Speicherzelle mit einem separaten Leseport für einen entkoppelten Lesebetrieb. Die Lese-Vccmin wird durch die Lokale Bitleitungs(Local Bit Line, LBL)-Evaluierungsverzögerung und/oder das LBL-Rauschen bestimmt. Keeper-Bauelemente wie Transistoren vom p-Typ (K1–K3) werden zum Mindern der Auswirkungen des Rauschens verwendet. Aufgrund der Konkurrenz zwischen Pulldown-Bauelementen (N6, N7) des Leseports und denen der Keeper-Bauelemente wird die LBL-Evaluierungsverzögerung durch Vmin beeinflusst, d. h. in dem Maße, wie Vmin sinkt, nimmt die LBL-Verzögerung in der Regel zu.
  • Leider ist bei dem Leseport-Schaltkreis von 1 der Betrag, auf den Vmin verringert werden kann, begrenzt, was beispielsweise vor allem an den Schwankungen in dem untersten Leseport-Transistor (N7) und einer erhöhten Keeper-Stärke aufgrund von Breitenquantisierung liegt. Dementsprechend besteht Bedarf an neuen technischen Lösungswegen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Ausführungsformen der Erfindung sind beispielhaft und ohne Einschränkung in den Figuren der beiliegenden Zeichnungen veranschaulicht, in denen gleiche Bezugszahlen ähnliche Elemente bezeichnen.
  • 1 zeigt einen herkömmlichen Bitzellenschaltkreis mit einem Leseport.
  • 2 zeigt einen Bitzellenschaltkreis mit einem Leseport mit datenabhängiger Verstärkung gemäß einigen Ausführungsformen.
  • 3 veranschaulicht eine datenabhängige Kapazität zur kapazitiven Kopplung gemäß einigen Ausführungsformen.
  • 4 zeigt einen Bitzellenschaltkreis mit einem Leseport mit einem selektiv einklinkbaren Schaltkreis zur datenabhängigen Verstärkung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden Ausführungsformen von datenabhängig verstärkten (Data Dependent Boosted, DDB) Bitzellen, die eine geringere Mindestzellenversorgung (Vmin) ermöglichen können, gezeigt, ohne unbedingt die Abmessungen des Bauelements zu vergrößern. In einigen Ausführungsformen kann Vmin von 220 auf 260 mV (bis beispielsweise auf etwa 0,6 V) für bis zu, oder sogar mehr als, 64 Bitzellen auf jeder lokalen Bitleitung (Local Bit Line, LBL) gesenkt werden.
  • In einigen Ausführungsformen kann die Ansteuerungsfestigkeit eines Leseportdatentransistors (zum Beispiel N7) während eines Lesevorgangs verbessert werden, indem man einen Anstiegsübergang von der aufgedrückten Lesewortleitung kapazitiv mit der Gateelektrode des Leseportdatentransistors koppelt.
  • 2 zeigt einen Bitzellenschaltkreis mit datenabhängiger Verstärkung gemäß einigen Ausführungsformen. Der Schaltkreis enthält ein Datendurchlass-Bauelement, das aus N5 und P3 gebildet wird, sowie einen Kopplungskondensator, der durch einen Transistor vom p-Typ P4 gebildet wird. (In Abhängigkeit von den verfügbaren Optionen für einen bestimmten Prozess kann jede Art von Kondensator verwendet werden. In vielen CMOS-Prozessen werden Kondensatoren von Transistoren abgeleitet, wie zum Beispiel einem PMOS-Transistor, wobei Source-Elektrode und Drain-Elektrode für einen Anschluss miteinander verbunden werden und die Gateelektrode für den anderen Anschluss verwendet wird. Des Weiteren ist zu beachten, dass das Datendurchlass-Bauelement aus P- und N-Bauelementen in einer Quasi-Durchlass-Gateelektrodenanordnung besteht. In dieser Ausführungsform ist das N-Bauelement immer an. Es versteht sich jedoch, dass jeder geeignete Kopplungspfad verwendet werden könnte. Zum Beispiel könnte das N-Bauelement, N5, weggelassen werden, obgleich sowohl das P- als auch das N-Bauelement für eine effektivere Kopplung logischer Einsen und logischer Nullen erwünscht sein können. Bei einigen Ausführungsformen könnte sogar das gesamte Durchlassbauelement weggelassen werden, wobei nur der Kondensator P4 dafür verwendet wird, die RWL kapazitiv mit der Gateelektrode des Datentransistors zu koppeln.)
  • In der gezeigten Ausführungsform erfolgt die kapazitive Kopplung zu der Gateelektrode des Datentransistors (Vx) durch die Gate-zu-Source-Kapazität des Schaltkondensators P3 sowie von dem Kondensator P4 aus. In einigen Ausführungsformen könnte der separate Kondensator (P4) weggelassen werden, falls die Gate-zu-Source-Kapazität von P3 ausreichend ist. Es ist des Weiteren zu beachten, dass in einigen Regimes der RWL-Knoten verstärkt sein kann.
  • 3 veranschaulicht eine datenabhängige Kapazität zur kapazitiven Kopplung in dem Schaltkreis von 2 gemäß einigen Ausführungsformen. Sie zeigt, wie die Kapazität von P4, dem kapazitiv konfigurierten Transistor vom p-Typ, vom Wert des Bits (Bit) in der Bitzelle abhängig ist. In dem gezeigten Kurvendiagramm stellt die x-Achse V die Spannung an P4 dar (VRWL – VVX). Für gespeicherte Bitzellendaten = '1 ist Transistor P4 in einer Umkehrungsregion (RWL = 0, Vx = 1), so dass eine höhere Gate-Kapazität und somit eine höhere Kapazität an P4 bereitgestellt wird. Andererseits ist Transistor P4 für gespeicherte Bitzellendaten = '0 in einer Erschöpfungsregion (RWL = 0, Vx = 0), was zur Folge hat, dass P4 eine verringerte Kapazität hat. Somit ist die datenabhängige Kapazität bei dieser Konfiguration vorteilhaft, weil sie höher ist, wenn Vx N7 einschalten soll (Bitzellendaten sind '1), und niedriger ist, wenn Vx N7 hinreichend ausgeschaltet halten soll (Daten sind '0).
  • Mit Bezug auf beide 2 und 3 wird nun die Funktionsweise beschrieben. Wenn eine '1 gelesen wird, so ist der interne Knoten (Datentransistor-Gateknoten Vx) zunächst auf Vcc (da P3 ein ist, während RWL Low ist. Wenn RWL aufgedrückt wird (High), so wird der ansteigende Übergang auf RWL kapazitiv mit dem Knoten Vx (Datentransistor-Gateelektrode) gekoppelt, was bewirkt, dass der Datentransistor (N7) stärker angesteuert wird. Darum kann eine niedrigere Vmin toleriert werden.
  • In einigen Ausführungsformen kann – zusätzlich zur Verwendung einer kapazitiven Kopplung – das RWL-Signal, wenn es aufgedrückt wird, für eine Leseoperation verstärkt werden. Wenn Vx kapazitiv mit RWL gekoppelt ist, so hat das nicht nur zur Folge, dass der Wortleitungstransistor (N6) stärker angesteuert wird, sondern auch, dass der Datentransistor (N7) ebenfalls stärker angesteuert wird. Das kann zu einer weiteren Verbesserung der LBL-Evaluierung führen, selbst wenn Vmin verringert wird. Bei einigen Ausführungsformen wird aufgrund von Analysen angenommen, dass, wenn RWL-Verstärkung angewendet wird, das Erhöhen der RWL-Spannung auf einen Pegel von etwa 30% oberhalb von Vcc für eine Leseoperation die gewünschte Leseoperationsleistung erreichen kann, zum Beispiel, wenn das Datenbit eine logische '1 ist. Andererseits kann mit Bezug auf die Leseleistung für den Fall, wo das Datenbit eine logische '0 ist, in einigen Fällen eine geringe RWL-Verstärkung unter dem Gesichtspunkt des Rauschens erwünscht sein.
  • Für den Fall, dass das Bit auf '1 steht, fungiert der Transistor N5 als ein Clipper (Gateelektrode = Vcc, Source-Elektrode = V(Bit) = Vcc und Drain-Elektrode = Vx = Vcc + (kapazitive Kopplungsverstärkung von RWL)). Das bedeutet, dass N5 verhindert, dass Vx sich auf einen Wert unterhalb von Vcc entlädt, wenn eine '1 gelesen werden soll. Das Bauelement P3 erlaubt, dass Vx auf Vcc angesteuert wird, wenn die gespeicherten Daten eine '1 sind, und es hilft, die Lesewortleitung (RWL) kapazitiv mit Vx zu koppeln, begrenzt aber gleichzeitig den Maximalwert von Vx = V(RWL) + VT (Schwellenspannung für P3).
  • Für den Fall, wo eine logische '0 gelesen werden soll (Bit = '0), ist der interne Knoten (Vx) zunächst auf Vss, und N7 ist ausgeschaltet. Wenn RWL aufgedrückt wird (High), so steigt Knoten Vx aufgrund der kapazitiven Kopplung des Low-zu-High-Übergangs der RWL einen Moment über Vss. Die Transistoren N5 und N2 bringen dann den Knoten Vx wieder auf Vss, wodurch die Auswirkung der RWL-Kopplung auf das LBL-Rauschen für den Fall des Lesens von '0 verringert wird.
  • Der Transistor vom n-Typ (N5), der die Bitzelle mit dem Gateeingang des Datentransistors (Vx) koppelt, kann erforderlich sein, muss es aber nicht; das richtet sich nach den Betriebsparametern des Schaltkreises. In der gezeigten Ausführungsform koppelt er den Bit-Knoten (Vss, wenn Bit '0 ist) mit dem Datentransistor-Eingang und hält dadurch den Datentransistor (N7) während der Evaluierung hinreichend ausgeschaltet, wenn Bit eine logische '0 ist, ungeachtet der Tatsache, dass die zeitweilige Verstärkung bei Vx vom RWL-Knoten kapazitiv mit ihm gekoppelt ist. Wenn aber die Spannung an P4 auf 0 ist (vor der Evaluierung, wenn RWL = '0, Vx = '0), so ist die Kapazität für P4 auf einem Minimum, und somit kann es passieren, dass der RWL-Anstieg nicht hinreichend mit dem Vx-Knoten gekoppelt ist, um N7 problematisch einzuschalten. Der verringerte Kopplungsbetrag von P4 hilft zumindest, und erforderlichenfalls können auch andere Lösungen verwendet werden, um die Spannung bei Vx hinreichend klein zu halten.
  • Es versteht sich, dass bei einigen Ausführungsformen neben einer besseren LBL-Evaluierung noch weitere Vorteile realisiert werden können. Zum Beispiel kann sich bei Bitzellen mit DDB-Merkmalen, wie in 2 beschrieben, eine verbesserte Diffusionsbalance ergeben. Die DDB-Zelle von 2 hat 4 PMOS- und 7 NMOS-Bauelemente, anders als die herkömmliche Zelle von 1, die 2 PMOS- und 6 NMOS-Bauelemente hat. Dementsprechend hat die DDB-Zelle eine ausgewogenere P/N-Diffusionsdichte.
  • 4 zeigt eine DDB-Bitzelle von 2 mit einem selektiv einklinkbaren DDB-Schaltkreis für High- und Low-Vcc-Betriebsmodi. Während eines hohen Vcc-Spannungsmodus (wo zum Beispiel Vcc etwa 1 V beträgt) sollten die Vx-Spannungen in der Regel Vmax (eine maximale zulässige Spannung, die ein Bauelement zuverlässig tolerieren kann) nicht übersteigen. Darum gibt es eine Modusauswahlfunktion, um das oder die kapazitiven Bauelemente selektiv vom RWL-Knoten abzukoppeln, um wenigstens die Vx-Verstärkung zu verringern, wenn Vcc auf einer höheren Spannung ist. Ein durch ein Modusauswahl(Mode Sel.)-Signal gesteuerter Schalter (S1) verbindet den Kondensatorkopplungsknoten (Vy) mit Vss, wenn der Schaltkreis im höheren Vcc-Modus ist. Andererseits verbindet er den Kondensatorkopplungsknoten mit dem RWL-Knoten, wenn er im niedrigen (zum Beispiel Vcc = Vmin) Modus ist. Auf diese Weise ist DDB aktiviert, wenn es am dringendsten gebraucht wird, für niedrigere Versorgungsniveaus, und deaktiviert, wenn die Versorgung höher ist, wenn DDB nicht so hilfreich ist und vielleicht sogar destruktiv sein könnte.
  • DDB-Zellen, gemäß im vorliegenden Text offenbarten Ausführungsformen, könnten in einer Vielzahl verschiedener Speicherstrukturen für eine Vielzahl verschiedener Computerplattformen verwendet werden. Zum Beispiel könnten sie in dynamischen Registerdatei-Anordnungen verwendet werden, zum Beispiel für sogenannte Cachespeichersysteme. Des Weiteren könnte jede beliebige Art von Computersystemen, wie zum Beispiel mobile Personalcomputer, PDAs, Mobiltelefone, Tablet-PCs, Server-Computers oder dergleichen Speicherzellen mit DDB, wie im vorliegenden Text gelehrt, nutzen.
  • In der obigen Beschreibung wurden zahlreiche konkrete Details dargelegt. Es versteht sich jedoch, dass Ausführungsformen der Erfindung auch ohne diese konkreten Details praktiziert werden können. In anderen Fällen sind möglicherweise allgemein bekannte Schaltkreise, Strukturen und Techniken nicht im Detail gezeigt worden, um das Verständnis der Beschreibung nicht zu erschweren. Vor diesem Hintergrund bedeuten Verweise auf „eine bestimmte Ausführungsform”, „eine Ausführungsform”, „beispielhafte Ausführungsform”, „verschiedene Ausführungsformen” usw., dass die so beschriebenen Ausführungsform(en) der Erfindung bestimmte Merkmale, Strukturen oder Eigenschaften enthalten können, aber nicht jede Ausführungsform unbedingt die bestimmten Merkmale, Strukturen oder Eigenschaften enthält. Des Weiteren können einige Ausführungsformen einige, alle oder keine der für andere Ausführungsformen beschriebenen Merkmale aufweisen.
  • In der obigen Beschreibung und den folgende Ansprüche sind folgende Begriffe folgendermaßen auszulegen: Es können die Begriffe „gekoppelt” und „verbunden,” zusammen mit ihren Ableitungen, verwendet werden. Es versteht sich, dass diese Begriffe nicht als Synonymes füreinander gedacht sind. Vielmehr wird in bestimmten Ausführungsformen „verbunden” verwendet, um anzuzeigen, dass zwei oder mehr Elemente in direktem körperlichem oder elektrischem Kontakt miteinander stehen. „Gekoppelt” wird verwendet, um anzuzeigen, dass zwei oder mehr Elemente zusammenwirken oder miteinander interagieren, aber sie brauchen dafür nicht unbedingt in einem direkten körperlichen oder elektrischen Kontakt zu stehen.
  • Der Begriff „PMOS-Transistor” meint einen Metalloxidhalbleiter-Feldeffekttransistor vom p-Typ. Gleichermaßen meint „NMOS-Transistor” einen vom n-Typ Metalloxidhalbleiter-Feldeffekttransistor. Es versteht sich, dass, wenn die Begriffe „MOS-Transistor”, „NMOS-Transistor” oder „PMOS-Transistor” verwendet werden, sofern nicht ausdrücklich etwas anderes ausgesagt ist oder die Art ihrer Verwendung nicht ein anderes Verständnis erfordert, sie in einer beispielhaften Weise verwendet werden. Sie umfassen die verschiedenen Varianten von MOS-Bauelementen, einschließlich Bauelementen mit verschiedenen VTs, Materialarten, Isolatordicken oder Gateelektroden-Konfigurationen, um nur einige zu nennen. Darüber hinaus kann der Begriff ”Transistor”, sofern nicht ausdrücklich als MOS oder dergleichen bezeichnet, auch andere geeignete Transistorarten enthalten, zum Beispiel Sperrschicht-Feldeffekttransistoren, Bipolar-Sperrschichttransistoren, Metallhalbleiter-FETs und verschiedenen Arten von dreidimensionalen Transistoren, MOS oder andere, die heute bekannt sind oder noch nicht entwickelt wurden.
  • Die Erfindung ist nicht auf die beschriebenen Ausführungsformen beschränkt, sondern kann mit Modifizierungen und Änderungen innerhalb des Geistes und Geltungsbereichs der beiliegenden Ansprüche praktiziert werden. Zum Beispiel versteht es sich, dass die vorliegende Erfindung zur Verwendung mit allen Arten von integrierten Halbleiterschaltkreis(IC)-Chips geeignet ist. Zu Beispielen dieser IC-Chips gehören Prozessoren, Controller, Chipsatz-Komponenten, programmierbare Logikarrays (PLA), Speicherchips, Netzwerk-Chips und dergleichen.
  • Des Weiteren ist zu beachten, dass in einigen der Zeichnungen Signalleitungen mit Linien dargestellt sind. Einige können dicker sein, um mehrere einzelne Signalpfade anzuzeigen, können eine Nummernbezeichnung haben, um eine Anzahl einzelner Signalpfade anzuzeigen, und/oder können Pfeile an einem oder mehreren Enden haben, um die primäre Informationsflussrichtung anzuzeigen. Dies darf jedoch nicht in einem einschränkenden Sinne verstanden werden. Vielmehr können diese zusätzlichen Details in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet werden, um das Verständnis eines Schaltkreises zu erleichtern. Alle dargestellten Signalleitungen, ob mit zusätzlichen Informationen oder ohne, können praktisch ein oder mehrere Signale umfassen, die in mehreren Richtungen transportiert werden, und können mit einer beliebigen geeigneten Art von Signalregime implementiert sein, zum Beispiel digitale oder analoge Leitungen, die mit Differenzialpaaren, Optofaserleitungen und/oder ein-endigen Leitungen implementiert sind.
  • Es versteht sich, dass beispielhafte Größen, Modelle, Werte oder Bereiche genannt worden sein können, obgleich die vorliegende Erfindung nicht darauf beschränkt ist. In dem Maße, wie Fertigungstechniken (zum Beispiel Fotolithografie) immer besser beherrscht werden, ist zu erwarten, dass Bauelemente von geringerer Größe hergestellt werden können. Außerdem können allgemein bekannte Strom- oder Erdungsverbindungen zu IC-Chips und anderen Komponenten in den Figuren gezeigt sein, können aber auch weggelassen worden sein, um die Illustration und Besprechung zu vereinfachen und die wesentliche Aspekte der Erfindung nicht in den Hintergrund treten zu lassen. Des Weiteren können Anordnungen in Blockschaubildform gezeigt sein, um zu vermeiden, dass die wesentlichen Aspekte der Erfindung in den Hintergrund treten, und ebenso vor dem Hintergrund der Tatsache, dass die Spezifika mit Bezug auf die Implementierung solcher Blockschaubild-Anordnungen in hohem Maße von der Plattform abhängig sind, auf der die vorliegende Erfindung implementiert werden soll, d. h. solche Spezifika sollten innerhalb des Kompetenzbereichs des Fachmanns liegen. Wenn konkrete Details (zum Beispiel Schaltkreise) dargelegt werden, um beispielhafte Ausführungsformen der Erfindung zu beschreiben, so ist dem Fachmann klar, dass die Erfindung auch ohne diese konkreten Einzelheiten oder mit Abänderung dieser konkreten Einzelheiten praktiziert werden kann. Die Beschreibung ist somit als veranschaulichend und nicht als einschränkend anzusehen.

Claims (20)

  1. Chip, der Folgendes umfasst: einen Leseport einer Speicherzelle, wobei der Leseport Folgendes umfasst: einen Lesewortleitungs(Read Word Line, RWL)-Knoten und einen Datentransistor-Steuerknoten, und ein kapazitives Bauelement, das zwischen der RWL und dem Datentransistor-Steuerknoten zu koppeln ist.
  2. Chip nach Anspruch 1, wobei das kapazitive Bauelement einen Transistor umfasst.
  3. Chip nach Anspruch 2, wobei der Transistor ein CMOS-Transistor vom p-Typ ist.
  4. Chip nach Anspruch 3, wobei der Transistor eine Source-Elektrode und eine Drain-Elektrode hat, die miteinander verbunden und mit dem Datentransistor-Steuerknoten gekoppelt sind.
  5. Chip nach Anspruch 1, der des Weiteren einen Transistor vom n-Typ umfasst, der zwischen dem Datentransistor-Steuerknoten und einem Bit-Knoten der Speicherzelle gekoppelt ist.
  6. Chip nach Anspruch 5, der des Weiteren einen Transistor vom p-Typ umfasst, der zwischen dem Datentransistor-Steuerknoten und dem Bit-Knoten gekoppelt ist, wobei der Transistor vom p-Typ eine Gateelektrode aufweist, die mit dem RWL-Knoten gekoppelt ist.
  7. Chip nach Anspruch 1, wobei das kapazitive Bauelement selektiv mit dem RWL-Knoten gekoppelt wird, wobei es für einen ersten Betriebsmodus mit einer Versorgungsreferenz zu verbinden ist und für einen zweiten Betriebsmodus, der einen niedrigeren Versorgungspegel hat, mit dem RWL-Knoten zu verbinden ist.
  8. Chip nach Anspruch 1, wobei die Speicherzelle Teil eines dynamischen Registerdateiarrays ist.
  9. Chip nach Anspruch 1, wobei die Speicherzelle Teil einer Gruppe von mindestens 64 Speicherzellen ist, die mit einer gemeinsamen lokalen Bitleitung verbunden ist.
  10. Vorrichtung, die Folgendes umfasst: eine Bitleitung mit mehreren Bitzellen mit Bit-Knoten und Leseports, die mit der Bitleitung gekoppelt sind, wobei jeder Leseport Folgendes umfasst: einen Lesewortleitungs(Read Word Line, RWL)-Knoten zum Steuern eines RWL-Transistors und einen Datentransistorknoten zum Steuern eines Datentransistors; und ein selektiv einklinkbares kapazitives Bauelement, das zwischen dem RWL-Knoten und dem Datentransistorknoten anzuordnen ist.
  11. Vorrichtung nach Anspruch 10, wobei das kapazitive Bauelement einen Transistor umfasst.
  12. Vorrichtung nach Anspruch 11, wobei der Transistor ein CMOS-Transistor vom p-Typ ist.
  13. Vorrichtung nach Anspruch 12, wobei der Transistor eine Source-Elektrode und eine Drain-Elektrode hat, die miteinander verbunden und mit dem Datentransistor-Steuerknoten gekoppelt sind.
  14. Vorrichtung nach Anspruch 10, die des Weiteren einen Transistor vom n-Typ umfasst, der zwischen dem Datentransistor-Steuerknoten und einem Bit-Knoten der Speicherzelle gekoppelt ist.
  15. Vorrichtung nach Anspruch 14, die des Weiteren einen Transistor vom p-Typ umfasst, der zwischen dem Datentransistor-Steuerknoten und dem Bit-Knoten gekoppelt ist, wobei der Transistor vom p-Typ eine Gateelektrode aufweist, die mit dem RWL-Knoten gekoppelt ist.
  16. Vorrichtung nach Anspruch 10, wobei die Bitleitung Teil eines dynamischen Registerdateiarrays ist.
  17. Vorrichtung nach Anspruch 10, wobei die Gruppe von Speicherzellen mindestens 64 Speicherzellen enthält.
  18. Verfahren, das Folgendes umfasst: Aufdrücken eines Wortleitungsknotens von einem Low- in einen High-Übergang, um einen Wortleitungstransistor einzuschalten; und kapazitives Koppeln eines Spannungsstoßes in einen Datentransistorknoten von dem Wortleitungsknoten auf den Low-zu-High-Übergang.
  19. Verfahren nach Anspruch 18, das umfasst, den Spannungsstoß einem logischen High-Spannungspegel hinzuzufügen, wenn sich der Datentransistor zum Lesen einer logischen '1 einschalten soll.
  20. Verfahren nach Anspruch 19, wobei die logische '1 mit dem Datentransistorknoten aus einer Bitzelle heraus mittels eines PMOS-Transistors gekoppelt wird.
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Publications (2)

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US (1) US8488390B2 (de)
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WO (1) WO2013002868A2 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9256441B2 (en) 2012-10-24 2016-02-09 Intel Corporation System and method providing forward compatibility between a driver module and a network interface
CN104882159A (zh) * 2015-05-15 2015-09-02 清华大学 一种近阈值8管静态随机存储器单元
US9947388B2 (en) 2016-03-16 2018-04-17 Intel Corporation Reduced swing bit-line apparatus and method
US10199080B2 (en) 2017-04-11 2019-02-05 Intel Corporation Low swing bitline for sensing arrays
US10590639B2 (en) * 2017-12-22 2020-03-17 Toto Ltd. Toilet seat device and toilet device
US10584469B2 (en) * 2017-12-22 2020-03-10 Toto Ltd. Toilet seat device and toilet device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215576A (ja) * 1993-01-18 1994-08-05 Mitsubishi Electric Corp 半導体記憶装置
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
US7259986B2 (en) * 2005-03-25 2007-08-21 International Business Machines Corporation Circuits and methods for providing low voltage, high performance register files
US7336533B2 (en) * 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US8059451B2 (en) 2007-01-16 2011-11-15 Nanochips, Inc. Multiple valued dynamic random access memory cell and thereof array using single electron transistor
US7920409B1 (en) 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
JP4954954B2 (ja) * 2008-08-07 2012-06-20 パナソニック株式会社 半導体記憶装置
US8111542B2 (en) 2008-11-19 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. 8T low leakage SRAM cell
US8284593B2 (en) * 2010-04-14 2012-10-09 Freescale Semiconductor, Inc. Multi-port memory having a variable number of used write ports

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