CN103650052A - 用于存储器的电路和方法 - Google Patents
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Abstract
本发明提供了数据依赖性增强(DDB)位元单元的实施例，所述DDB位单元可以在不需要不得比增加设备尺寸的情况下来允许较小的最小单元供电(Vmin)。
Description
技术领域
本发明通常涉及存储器电路，并且尤其涉及动态读取端口电路。
背景技术
最小工作电源电压(Vccmin)是当今处理器的重要参数。减少Vccmin是减少处理器的功率消耗的重要方式。位于处理器内的通常用于高速缓存的寄存器文件(RF)存储单元是减少Vcccmin的限制模块。RF Vccmin典型地是下列三个分量的最大值：写入Vccmin，读取Vccmin和保持Vccmin。
图1示出了传统的所谓“8T”的寄存器文件(RF)位单元，该位单元具有单独的读取端口用于去耦合读取操作。读取Vmin由本地位线(LBL)评估延迟和／或LBL噪声确定。保持器设备P型晶体管(K1-K3)用于减轻噪声影响。由于读取端口的下拉设备(N6，N7)与保持器设备的设备之间的竞争，LBL评估延迟受Vmin影响，也就是说，随着Vmin下降，LBL延迟典型地增加。
不幸的是，利用图1的读取端口电路，Vmin可以被减少到的量会受到限制，例如，主要是由于读取端口下部晶体管(N7)的变化，以及由于宽度量化导致的增加的保持器强度。因此，需要新的方案。
附图说明
在附图中通过示例而非限制的方式说明了本发明的实施例，在附图中，相同的附图标记指代类似的元件。
图1示出了传统的具有读取端口的位单元电路。
图2示出了根据一些实施例的具有读取端口的位单元电路，所述读取端口具有数据依赖性增强。
图3说明了根据一些实施例的用于电容性耦合的数据依赖性电容。
图4示出了根据一些实施例的具有读取端口的位单元电路，所述读取端口具有可选择地可接合的数据依赖性增强电路。
具体实施方式
下面将介绍数据依赖性增强(DDB)位单元的实施例，该数据依赖性增强(DDB)位单元可以在不必增加设备尺寸的情况下来允许较小的最小单元供电(Vmin)。实际上，在一些实施例中，对于每本地位线(LBL)上高达64个或者甚至超过64个的位单元，可以将Vmin从220减少到260mV(例如减少到大致0.6V)。
在一些实施例中，在读取操作期间，通过将上升变换从生效的读取字线电容性耦合到读取端口数据晶体管(例如，N7)的栅极，可以改善该读取端口数据晶体管的驱动强度。
图2示出了根据一些实施例的具有数据依赖性增强的位单元电路。该电路结合有由N5和P3形成的数据传输设备以及由P型晶体管P4形成的耦合电容器。(取决于对于给定处理的可用选择，可以使用任何类型的电容器。在许多CMOS处理中，电容器源自诸如PMOS晶体管的晶体管，将源极和漏极连接到一起用于一个端子并且栅极用于另一端子。而且要注意到，数据传输设备由P型设备和N型设备按照类似传输门布置的形式形成。在这一实施例中，N型设备总是导通。然而，需要认识到，可以使用任何合适的耦合路径。例如，尽管可能期望P型和N型设备二者用于逻辑1和逻辑0的更加有效的耦合，但是可以省去N型设备N5。实际上，在一些实施例中，可以省去整个传输设备，仅留下用于将RWL电容性耦合到数据晶体管栅极的电容器P4。)
在描述的实施例中，存在经过开关电容器P3的栅-源电容以及从电容器P4的到数据晶体管的栅极(Vx)的电容性耦合。在一些实施例中，如果P3的栅-源电容足够，则可以省去单独的电容器(P4)。还要注意到，在一些方案中，可以增强RWL节点。
图3说明了根据一些实施例用于图2的电路中的电容性耦合的数据依赖性电容。图3示出了电容性配置的P型晶体管P4的电容如何取决于位单元中的位(Bit)的值。在说明的图形中，x轴V代表经过P4的电压(VRWL-VVx)。对于存储的位单元数据=1，晶体管P4处于提供较高栅极电容的反转区(RWL=0，Vx=1)，并且因而提供经过P4的较高电容。另一方面，对于存储的位单元数据=0，晶体管P4处于耗尽区(RWL=0，Vx=0)，导致P4具有减小的电容。因而，由于当Vx导通N7(位单元数据为1)时，数据依赖性电容较高，并且当Vx足以保持N7截止(数据为0)时，数据依赖性电容较低，因此，数据依赖性电容具有这一配置是有益的。
同时参照图2和图3，将详细描述操作。当读取1时，内部节点(数据晶体管栅极节点Vx)被初始化在Vcc(由于RWL为低时，P3导通。)当RWL生效(高)时，RWL上的上升变换变为电容性耦合到节点Vx(数据晶体管栅极)，这使数据晶体管(N7)被更强地驱动。因此，可以忍受较小的Vmin。
在一些实施例中，除了使用电容性耦合，RWL信号在生效时可以被增强用于读取操作。随着Vx被电容性耦合到RWL，这不仅使字线晶体管(N6)被更加困难地驱动，而且还会使数据晶体管(N7)也被更加困难地驱动。这会导致LBL评估的进一步改善，即使减少了Vmin。对于一些实施例，经过分析可以相信，当采用RWL增强时，将RWL电压增加到高于Vcc大约30％的水平用于读取操作可以实现期望的读取操作性能，例如，当数据位为逻辑1时。另一方面，关于当数据位为逻辑0时的读取性能，在一些情况下，从噪声的角度会期望较低的RWL增强。
对于位处于1的情况，晶体管N5用作限幅器(栅极=Vcc，源极=V(位)=Vcc并且漏极=Vx=Vcc+(来自RWL的电容性耦合增强))。这意味着，当要读取逻辑1时，N5禁止Vx在Vcc以下进行放电。当存储的数据为1时，设备P3允许Vx被驱动到Vcc，这有助于将读取字线(RWL)电容性耦合到Vx，但是同时，这限制了Vx=V(RWL)+VT(P3的阈值电压)的最大值。
对于要读取逻辑0时的情况(位=0)，内部节点(Vx)被初始化在Vss，并且N7截止。当RWL生效(高)时，节点Vx即刻上升高于Vss，这是由于来自RWL低到高变换的电容性耦合。晶体管N5和N2然后将节点Vx恢复到Vss，这减少了对于读取逻辑0的情况RWL耦合对LBL噪声的影响。
取决于电路的操作参数，可以需要或者不需要将位单元耦合到数据晶体管栅极输入(Vx)的N型晶体管(N5)。在描述的实施例中，该N型晶体管将位节点(当位为0时为Vss)耦合到数据晶体管输入，从而用于当位为逻辑0时在评估期间将数据晶体管(N7)保持为充分截止，尽管在Vx处从电容性耦合到Vx的RWL节点的临时增强。然而，随着经过P4的电压为0(在进行评估之前，当RWL=0，Vx=0时)，P4的电容将为最小值，并且因而，RWL上升不会被充分耦合到Vx节点从而有问题地导通N7。来自P4的减少的耦合量将至少有帮助，并且如果需要，可以采用其它解决方案来将Vx处的电压维持得足够小。
应该认识到，利用一些实施例，除了进行更好的LBL评估，还有其它益处。例如，随着如在图2中描述的位单元具有DDB特征，可以产生改善的扩散均衡。与图1中的具有2个PMOS设备和6个NMOS设备的传统单元相比较，图2中的DDB单元具有4个PMOS设备和7个NMOS设备。因此，DDB单元具有更加均衡的P／N扩散密度。
图4示出了具有可选择地可接合的DDB电路的图2中的DDB位单元，用于高Vcc操作模式和低Vcc操作模式。在高Vcc电压模式期间(例如，Vcc为大致1V)，Vx电压应该典型地不超过Vmax(设备能够可靠忍受的最大允许电压)。因而，提供模式选择特征以便可选择地将电容性设备从RWL节点分离，以便在Vcc处于较高电压时至少减少Vx增强。当电路处于较高Vcc模式中时，由模式选择(Mode Sel.)信号控制的开关(S1)将电容器耦合节点(Vy)连接到Vss。另一方面，当电路处于较低(例如，Vcc=Vmin)模式中时，该开关(S1)将电容器耦合节点连接到RWL节点。按照这种方式，当最需要时，对于较低的供电水平，DDB被使能，而在供电水平较高时，DDB被禁止，此时DDB并不那么有帮助并且实际上会潜在地具有破坏性。
根据本文公开的实施例，DDB单元可以用于各种不同的计算平台中的各种不同的存储器结构。例如，DDB单元可以用于动态寄存器文件阵列，例如，用于所谓的高速缓存存储器系统。而且，诸如移动个人电脑、PDA、手机、平板电脑、服务器计算机等等的任何类型的计算系统能够采用如本文教导的具有DDB的存储单元。
在先前的描述中阐述了大量的具体细节。然而，需要理解的是，可以在没有这些具体细节的情况下来实践本发明的实施例。在其它实例中，为了不混淆对当前描述的理解，没有详细地示出公知的电路、结构和技术。基于这种想法，对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等等的引述表明这样描述的本发明的实施例可以包括特定的特征、结构或者特性，但是并不是每一个实施例都必须包括这些特定的特征、结构或者特性。进而，一些实施例可以具有对于其它实施例描述的特征中的一些、所有或者更多。
在先前的描述和下面的权利要求中，应该这样理解下面的术语：可以使用术语“耦合”和“连接”连同它们的衍生词。需要理解的是，这些术语并不意在对于彼此是同义词。相反，在特定实施例中，“连接”用于指示两个或者更多个元件彼此直接物理接触或者电接触。“耦合”用于指示两个或者更多个元件彼此协作或者相互作用，但是它们可以直接物理接触或者电接触，也可以不直接物理接触或者电接触。
术语“PMOS晶体管”指代P型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指代N型金属氧化物半导体场效应晶体管。应该认识到，只要使用术语“MOS晶体管”、“NMOS晶体管”、或者“PMOS晶体管”，除非关于它们的使用性质另有明确的指示或者规定，否则就按照示例性方式来使用它们。它们包含不同种类的MOS设备，包括具有不同的VT、材料类型、绝缘层厚度、栅极配置等等的设备，这里仅仅提及了一些。而且，除非明确地被称为MOS管或者类似，否则术语晶体管可以包括其它适合的晶体管类型，例如结型场效应晶体管、双极结型晶体管、金属半导体FET以及各种类型的三维晶体管、MOS管或者其它现在已知的或还未研发出的晶体管。
本发明并不局限于描述的实施例，而是，可以在所附权利要求的精神和范围内通过修改和改变来实践本发明。例如，应该认识到，本发明适用于与所有类型的半导体集成电路(IC)芯片一起使用。这些IC芯片的示例包括但不局限于处理器、控制器、芯片集部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片等等。
还应该认识到，在一些附图中，信号导线由线条表示。有些可能较粗，用来指示较多的构成信号路径，有些可能具有数字标记，用来指示多个构成信号路径，和／或有些在一端或者更多端可能具有箭头，用来指示主要信息流向。然而，这不应该按照限制的方式进行解释。相反，可以结合一个或多个示例性实施例来使用这样增加的细节，以便促进更加容易地理解电路。任意表示的信号线路，无论是否具有附加的信息，实际上都可以包括可以沿着多个方向行进的一个或多个信号，并且可以利用任何适合类型的信号方案来实现，例如，利用差分对、光纤线路和／或单端线路实现的数字或者模拟线路。
应该认识到，尽管可能给出了示例尺寸／模型／值／范围，但是本发明并不局限于这些。随着制造技术(例如，光刻)随着时间发展而成熟，可以期望能够制造具有较小尺寸的设备。此外，出于简化说明和讨论的目的，并且为了不混淆本发明，在呈现的附图中可以示出或者没有示出到IC芯片和其它部件的公知的电源／接地连接。进而，可以按照方框图的形式示出布置，以便避免混淆本发明，并且也出于下列事实的考虑：关于这样的方框图布置的实现的具体细节高度依赖于要在其中实现本发明的平台，即，这样的具体细节应该在本领域普通技术人员熟知的范围内。在阐明具体细节(例如，电路)以便描述本发明的示例实施例的情况下，对于本领域普通技术人员来说显而易见的是，能够在没有这些具体细节或者在这些具体细节的变化的情况下来实践本发明。因而，认为这些描述是说明性的而非限制性的。
Claims (20)
1.一种芯片，包括：
存储单元的读取端口，所述读取端口包括：
读取字线(RWL)节点和数据晶体管控制节点，以及
耦合在所述RWL节点和所述数据晶体管控制节点之间的电容性设备。
2.根据权利要求1所述的芯片，其中，所述电容性设备包括晶体管。
3.根据权利要求2所述的芯片，其中，所述晶体管是P型CMOS晶体管。
4.根据权利要求3所述的芯片，其中，所述晶体管具有连接到一起并且耦合到所述数据晶体管控制节点的源极和漏极。
5.根据权利要求1所述的芯片，进一步包括耦合在所述数据晶体管控制节点和所述存储单元的位节点之间的N型晶体管。
6.根据权利要求5所述的芯片，进一步包括耦合在所述数据晶体管控制节点和所述位节点之间的P型晶体管，所述P型晶体管具有耦合到所述RWL节点的栅极。
7.根据权利要求1所述的芯片，其中，所述电容性设备选择性地耦合到所述RWL节点，其中，对于第一操作模式，所述电容性设备连接到参考电源，并且对于第二较低供电水平操作模式，所述电容性设备连接到所述RWL节点。
8.根据权利要求1所述的芯片，其中，所述存储单元是动态寄存器文件阵列的一部分。
9.根据权利要求1所述的芯片，其中，所述存储单元是连接到公共本地位线的至少64个存储单元的组的一部分。
10.一种装置，包括：
具有多个位单元的位线，位节点和读取端口耦合到所述位线，每一个读取端口包括：
读取字线(RWL)节点，用于控制RWL晶体管和数据晶体管节点，以便控制数据晶体管；以及
选择性地可接合的电容性设备，位于所述RWL节点和所述数据晶体管节点之间。
11.根据权利要求10所述的装置，其中，所述电容性设备包括晶体管。
12.根据权利要求11所述的装置，其中，所述晶体管是P型CMOS晶体管。
13.根据权利要求12所述的装置，其中，所述晶体管具有连接到一起并且耦合到所述数据晶体管节点的源极和漏极。
14.根据权利要求10所述的装置，进一步包括耦合在所述数据晶体管节点和所述装置的存储单元的位节点之间的N型晶体管。
15.根据权利要求14所述的装置，进一步包括耦合在所述数据晶体管节点和所述位节点之间的P型晶体管，所述P型晶体管具有耦合到所述RWL节点的栅极。
16.根据权利要求10所述的装置，其中，所述位线是动态寄存器文件阵列的一部分。
17.根据权利要求10所述的装置，其中，所述存储单元的组包括至少64个存储单元。
18.一种方法，包括：
通过对字线节点进行从低到高的变换来使所述字线节点生效，以便导通字线晶体管；并且
从所述字线节点结束所述从低到高的变换时，将电压泵电容性耦合到数据晶体管节点。
19.根据权利要求18所述的方法，包括当所述数据晶体管要导通用于读取逻辑1时，将所述泵添加到逻辑高电压水平。
20.根据权利要求19所述的方法，其中，通过PMOS晶体管的方式，将所述逻辑1从位单元耦合到所述数据晶体管节点。
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