KR20200130648A - 신호 라인들을 포함하는 메모리 시스템 - Google Patents

신호 라인들을 포함하는 메모리 시스템 Download PDF

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KR20200130648A
KR20200130648A KR1020200040139A KR20200040139A KR20200130648A KR 20200130648 A KR20200130648 A KR 20200130648A KR 1020200040139 A KR1020200040139 A KR 1020200040139A KR 20200040139 A KR20200040139 A KR 20200040139A KR 20200130648 A KR20200130648 A KR 20200130648A
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이봉현
남기범
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삼성전자주식회사
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Abstract

본 발명의 실시 예에 따른 메모리 시스템은 메모리, 복수의 신호 라인들, 복수의 신호 라인들을 통해 메모리와 연결된 로직 블록을 포함하고, 복수의 신호 라인들 중 제1 신호 라인은 제1 신호 라인과 인접한 제2 및 제3 신호 라인들 각각과 제1 거리만큼 이격되고, 복수의 신호 라인들 중 제4 신호 라인은 제4 신호 라인과 인접한 제5 및 제6 신호 라인들 각각과 제1 거리보다 긴 제2 거리만큼 이격된다.

Description

신호 라인들을 포함하는 메모리 시스템{MEMORY SYSTEM INCLUDING SIGNAL LINES}
본 발명은 메모리 시스템에 관한 것으로, 좀 더 상세하게는 신호 라인들을 포함하는 메모리 시스템에 관한 것이다.
최근의 전자 장치들은 수많은 기능들을 수행하고, 소형화 및 휴대성이 강조되면서, 저전력 동작에 대한 요구가 증가하고 있다. 특히, 모바일 전자 장치에서, 다양한 기능들에 의하여 전력 소모가 증가하고, 이로 인하여 배터리에서 전력이 빠르게 소모될 수 있다. 이에 따라, 전자 장치의 구동 시간이 감소될 수 있다.
전자 장치들에 포함되는 메모리는 블록 사이즈가 크고, 비트 셀을 동작 시키기 위하여 주변 회로 또는 여분 회로 등의 동작이 추가적으로 요구될 수 있다. 메모리에 의한 전력 소모를 감소시키기 위한 요구가 제기되고 있다.
본 발명은 전력 소모를 감소시키는 메모리 시스템을 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리, 복수의 신호 라인들, 복수의 신호 라인들을 통해 메모리와 연결된 로직 블록을 포함하고, 복수의 신호 라인들 중 제1 신호 라인은 제1 신호 라인과 인접한 제2 및 제3 신호 라인들 각각과 제1 거리만큼 이격되고, 복수의 신호 라인들 중 제4 신호 라인은 제4 신호 라인과 인접한 제5 및 제6 신호 라인들 각각과 제1 거리보다 긴 제2 거리만큼 이격된다.
본 발명의 실시 예에 따른 메모리 장치와 연결된 복수의 신호 라인들에 대한 레이아웃 방법에 있어서, 메모리 장치에 대하여 시뮬레이션을 수행하는 단계, 시뮬레이션의 결과를 기반으로 복수의 신호 라인들 중에서 토글링 빈도가 기준 토글링 빈도보다 높은 적어도 하나의 신호 라인을 선택하는 단계, 선택된 신호 라인들에 대하여 라우팅 룰을 적용하여 레이아웃을 생성하는 단계를 포함하고, 라우팅 룰을 적용하는 것은 복수의 신호 라인들 중 제1 신호 라인을 제1 신호 라인과 인접한 제2 및 제3 신호 라인들 각각과 제1 거리만큼 이격시키고, 복수의 신호 라인들 중 제4 신호 라인을 제4 신호 라인과 인접한 제5 및 제6 신호 라인들 각각과 제1 거리보다 긴 제2 거리만큼 이격시키는 것을 포함하고 제4 신호 라인은 선택된 적어도 하나의 신호 라인 중 하나이고, 제1 신호 라인은 복수의 신호 라인들 중 선택된 적어도 하나의 신호 라인을 제외한 나머지 신호 라인들 중 하나이다.
본 발명에 따르면, 토글링 빈도(Toggle Rate)가 높은 신호 라인들에 라우팅 쉴딩(Routing Shielding) 또는 라우팅 스페이싱(Routing Spacing)을 적용하여 커플링 커패시턴스를 감소시키고, 저전력 설계가 가능하다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 셀을 예시적으로 보여주는 회로도이다.
도 4는 도 1의 복수의 신호 라인들을 예시적으로 보여주는 도면이다.
도 5는 도 1의 복수의 신호 라인들을 예시적으로 보여주는 도면이다.
도 6은 레이아웃 툴의 도 1의 메모리 장치와 연결된 복수의 신호 라인들에 대한 레이아웃 방법을 보여주는 순서도이다.
도 7은 도 6의 S110단계의 시뮬레이션 결과를 보여주는 타이밍도이다.
도 8a는 도 1의 복수의 신호 라인들의 레이아웃을 예시적으로 보여주는 도면이다.
도 8b는 도 1의 복수의 신호 라인들의 레이아웃을 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다. 도 1을 참조하면, 메모리 시스템(100)은 메모리 장치(110) 및 로직 블록(120)을 포함한다. 메모리 장치(110)는 SRAM일 수 있다. 메모리 장치(110)는 로직 블록(120)과 복수의 신호 라인들(SIG)을 통하여 연결될 수 있다. 로직 블록(120)은 복수의 신호 라인들(SIG)을 통해서 메모리 장치(110)를 제어할 수 있다. 예를 들어, 로직 블록(120)은 메모리 장치(110)로 데이터, 읽기 및 쓰기 요청, 및 어드레스를 전송할 수 있다.
메모리 장치(110) 및 로직 블록(120)은 복수의 신호 라인들(SIG) 중 적어도 하나를 통하여 데이터를 송수신할 수 있다. 메모리 장치(110)는 복수의 신호 라인들(SIG) 중 적어도 하나를 통하여 로직 블록(120)으로부터 제어 신호, 어드레스, 및 커맨드 등의 신호를 수신할 수 있다. 복수의 신호 라인들(SIG)은 인접한 신호 라인에 제공되는 신호에 의하여 SRAM 스위칭 전력이 증가할 수 있고, 이에 따라, 메모리 시스템(100) 전체의 전력 소모가 증가할 수 있다.
도 2는 도 1의 메모리를 설명하기 위한 블록도이다. 도 2를 참조하면, 메모리 장치(110)는 메모리 셀 어레이(111), 로우 디코더(112), 쓰기 드라이버들 및 감지 증폭기들(113), 데이터 버퍼(114), 및 제어 로직(115)을 포함할 수 있다. 도 2의 블록 구조는 예시적인 것으로, 본 발명의 메모리의 구조가 이에 제한되지 않는다. 예를 들어, 메모리 장치(110)는 어드레스 버퍼 또는 커맨드 버퍼 등을 더 포함할 수도 있다.
메모리 셀 어레이(111)는 데이터를 저장하도록 구현되며, 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 행들 및 열들로 배열될 수 있다. 메모리 셀들은 워드 라인을 통하여 로우 디코더(112)에 연결되고, 비트 라인을 통하여 쓰기 드라이버들 및 감지 증폭기들(113)에 연결될 수 있다.
로우 디코더(112)는 행 어드레스를 수신하고, 하나의 워드 라인을 선택할 수 있다. 로우 디코더(112)는 선택된 워드 라인에 선택 전압 또는 선택 전류를 인가할 수 있다. 쓰기 드라이버들 및 감지 증폭기들(113)은 열 어드레스를 수신하고, 선택된 행에 데이터를 쓰거나 읽을 수 있다.
데이터 버퍼(114)는 도 1의 로직 블록(120) 또는 다른 메모리 등으로부터 신호 라인을 통하여 수신된 데이터(DATA)를 쓰기 드라이버들 및 감지 증폭기들(113)로 전달할 수 있다. 데이터 버퍼(114)는 쓰기 드라이버들 및 감지 증폭기들(113)로부터 전달되는 데이터(DATA)를 신호 라인을 통하여 외부로 전달할 수 있다.
제어 로직(115)은 도 1의 로직 블록(120) 으로부터 신호 라인을 통하여 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(115)은 수신된 어드레스(ADDR) 중에서 행 어드레스를 로우 디코더(112)로 전달할 수 있다. 제어 로직(115)은 수신된 어드레스(ADDR) 중에서 열 어드레스를 쓰기 드라이버들 및 감지 증폭기들(113)로 전달할 수 있다. 제어 로직(115)은 로직 블록(120)으로부터 제어 신호들(CTRL) 및 커맨드 (CMD)에 응답하여 메모리 장치(110)의 구성 요소들의 동작들을 제어할 수 있다.
도 3은 도 2의 메모리 셀 어레이에 포함된 메모리 셀을 예시적으로 보여주는 회로도이다. 도 3에서 메모리 장치에 포함된 하나의 메모리 셀(MC)이 도시된다.
도 3을 참조하면, 메모리 셀(MC)은 제1 및 제2 트랜지스터들(TR1, TR2), 제1 및 제2 풀-업 트랜지스터들(PU1, PU2), 및 제1 및 제2 풀-다운 트랜지스터들(PD1, PD2)을 포함할 수 있다.
제1 트랜지스터(TR1)는 비트라인(BL) 및 제1 노드(n1) 사이에 연결되고, 제2 트랜지스터(TR2)는 상보 비트라인(BLB) 및 제2 노드(n2) 사이에 연결된다. 제1 및 제2 트랜지스터들(TR1, TR2)은 워드라인(WL)에 응답하여 동작한다.
제1 풀-업 트랜지스터(PU1)의 소스 단자는 전원 전압(VDD)과 연결되고, 드레인 단자는 제1 노드(n1)와 연결되고, 게이트 단자는 제2 노드(n2)와 연결된다. 제1 풀-다운 트랜지스터(PD1)의 소스 단자는 제1 노드(n1)와 연결되고, 드레인 단자는 접지 전압(VSS)과 연결되고, 게이트 단자는 제2 노드(n2)와 연결된다.
제2 풀-업 트랜지스터(PU2)의 소스 단자는 전원 전압(VDD)과 연결되고, 드레인 단자는 제2 노드(n2)와 연결되고, 게이트 단자는 제1 노드(n1)와 연결된다. 제2 풀-다운 트랜지스터(PD2)의 소스 단자는 제2 노드(n2)와 연결되고, 드레인 단자는 접지 전압(VSS)과 연결되고, 게이트 단자는 제1 노드(n1)와 연결된다.
상술된 바와 같이, 메모리 셀(MC)은 6개의 트랜지스터 구조(6-TR 구조)를 가질 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀(MC)은 다양한 형태로 구현될 수 있다.
도 4는 도 1의 복수의 신호 라인들을 예시적으로 보여주는 도면이다. 도 1 및 도 4를 참조하면, 설명의 편의를 위하여 메모리 장치(110)와 로직 블록(120)을 연결하는 복수의 신호 라인들(SIG1)을 설명하는데 불필요한 신호들은 생략되며, 제1 내지 제8 신호 라인들(L1~L8)이 예시적으로 도시된다. 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 어드레스, 커맨드, 또는 제어 신호를 메모리 장치(110)로 전달할 수 있다. 또는 메모리 장치(110) 및 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 데이터를 주고 받을 수 있다.
복수의 신호 라인들(L1~L8) 사이에서 커플링 커패시턴스(C)가 발생할 수 있다. 커플링 커패시턴스(C)는 복수의 신호 라인들(L1~L8)에 흐르는 신호가 토글링 하기 위한 전력을 증가시키고, 이에 따라, 메모리 시스템(100) 전체의 전력 소모가 증가할 수 있다.
복수의 신호 라인들(L1~L8) 사이에서 발생하는 커플링 커패시턴스(C)를 방지 또는 감소시키기 위해, 복수의 신호 라인들(L1~L8) 사이에 각각 기준 간격 이상의 복수의 스페이스들(SS1~SS7)이 형성될 수 있다. 예를 들어, 제1 스페이스(SS1)는 제1 신호 라인(L1) 및 제2 신호 라인(L2) 사이에 형성된다. 제2 스페이스(SS2)는 제2 신호 라인(L2) 및 제3 신호 라인(L3) 사이에 형성된다. 다른 스페이스들(SS3~SS7)은 이와 유사하므로 상세한 설명은 생략한다.
기준 간격은 복수의 신호 라인들(L1~L8) 사이에 신호 라인의 폭보다 큰 간격으로 정의될 수 있다. 예를 들어, 복수의 신호 라인들(L1~L8) 사이의 간격은 신호 라인의 폭의 n배(단, n은 양의 실수) 이상이 되도록 하는 스페이싱 룰(spacing rule)이 적용될 수 있다. 이에 따라, 복수의 신호 라인들(L1~L8)의 커플링 커패시턴스(C)가 감소된다. 커플링 커패시턴스(C)가 감소됨에 따라, 복수의 신호 라인들(L1~L8)의 신호들이 토글링하기 위한 전력이 감소 될 수 있다. 이로 인해, 메모리 시스템의 총 전력이 감소할 수 있다.
도 5는 도 1의 복수의 신호 라인들을 예시적으로 보여주는 도면이다. 도 1 및 도 5를 참조하면, 설명의 편의를 위하여 메모리 장치(110)와 로직 블록(120)을 연결하는 복수의 신호 라인들(SIG2)을 설명하는데 불필요한 신호들은 생략되며, 제1 내지 제8 신호 라인(L1~L8)이 예시적으로 도시된다. 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 어드레스, 커맨드, 제어 신호를 메모리 장치(110)로 전달할 수 있다. 또는 메모리 장치(110) 및 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 데이터를 주고 받을 수 있다.
복수의 신호 라인들(L1~L8) 사이에서 발생하는 커플링 커패시턴스를 방지 또는 감소시키기 위해, 복수의 신호 라인들(L1~L8) 사이에 각각 복수의 쉴드(shield) 라인들(SL1~SL7)이 형성될 수 있다. 예를 들어, 제1 쉴드 라인(SL1)은 제1 신호 라인(L1) 및 제2 신호 라인(L2) 사이에 형성될 수 있다. 제2 쉴드 라인(SL2)은 제2 신호 라인(L2) 및 제3 신호 라인(L3) 사이에 형성된다. 다른 쉴드 라인들(SS2~SS7)은 이와 유사하므로 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1~SL7)은 복수의 신호 라인들(L1~L8) 사이의 커패시턴스를 감소시키는 절연 물질을 포함할 수 있다. 예를 들어, 복수의 쉴드 라인들(SL1~SL7)은 도 3의 접지 전압(VSS)에 연결된 메탈 라인일 수 있다. 또는 복수의 쉴드 라인들(SL1~SL7)은 도 3의 바이어스 전압(VDD)에 연결된 메탈 라인일 수 있다. 또는 복수의 쉴드 라인들(SL1~SL7)은 플로팅(floating)된 메탈 라인일 수 있다.
커플링 커패시턴스가 감소됨에 따라, 복수의 신호 라인들(L1~L8)의 신호들이 토글링하기 위한 전력이 감소 될 수 있다. 이로 인해, 메모리 시스템의 총 전력이 감소할 수 있다.
도 6은 레이아웃 툴의 도 1의 메모리 장치와 연결된 복수의 신호 라인들에 대한 레이아웃 방법을 보여주는 순서도이다. 도 1 및 도 6을 참조하면, S110 단계에서, 반도체 메모리 시스템 설계 단계에서 레이아웃 툴은 메모리 시스템(100)의 시뮬레이션을 실행할 수 있다. 예를 들어, 메모리 시스템의 입력을 넣고 출력을 확인할 수 있다.
S120 단계에서, 시뮬레이션 결과에 따라서, 레이아웃 툴은 복수의 신호 라인들(SIG)의 신호들 중에서 토글링 빈도가 높은 복수의 신호 라인들을 선택할 수 있다. 예를 들어, 복수의 신호 라인들의 신호들 중에서 기준 토글링 빈도보다 높은 토글링 빈도를 가지는 복수의 신호 라인들이 선택될 수 있다. 토글링은 복수의 신호 라인들(SIG)의 신호의 로직-레벨이 로직-로우에서 로직-하이로 천이되고, 로직-하이에서 로직-로우로 천이되는 과정을 가리킨다. 토글링 빈도는 일정 시간 동안에 복수의 신호 라인들(SIG)의 신호가 토글링 되는 횟수를 가리킨다. 기준 토글링 빈도는 복수의 신호 라인들(SIG)의 토글링 빈도의 평균 값이 될 수 있다. 또는 기준 토글링 빈도는 복수의 신호 라인들(SIG)의 토글링 빈도의 최대값의 0.8배가 될 수 있다. 본 발명의 범위가 이에 한정되는 것은 아니다.
S130 단계에서, S120 단계에서 레이아웃 툴은 선택된 토글링 빈도가 높은 복수의 신호 라인들에 대해서는 라우팅 스페이싱 또는 라우팅 쉴딩을 적용할 수 있다. 예를 들어, 복수의 신호 라인들(SIG) 사이에서 커플링 캐패시턴스가 발생할 수 있다. 커플링 캐패시턴스는 복수의 신호 라인들(SIG)에 흐르는 신호가 토글링 하기 위한 전력을 증가시키고, 이에 따라, 메모리 시스템(100) 전체의 전력 소모가 증가할 수 있다. 토글링 빈도가 높은 복수의 신호 라인들에 대해서 라우팅 스페이싱 또는 라우팅 쉴딩을 적용하여, 토글링 빈도가 높은 신호 라인들에 대한 커플링 캐패시턴스를 감소시킬 수 있다. 이로 인해 토글링 빈도가 높은 복수의 신호 라인들(SIG)의 신호들이 토글링 하기 위한 전력이 감소되고, 메모리 시스템(100)의 총 전력이 감소할 수 있다. 모든 복수의 신호 라인들(SIG)에 대하여 라우팅 스페이싱 또는 라우팅 쉴딩을 적용하지 않으므로, 메모리 시스템(100) 칩의 크기가 증가하는 것을 방지할 수 있다. 토글링 빈도가 높은 신호 라인들에 대해서 라우팅 스페이싱 또는 라우팅 쉴딩을 적용하는 방법은 이하 도면에서 상세하게 설명된다.
도 7은 도 6의 S110단계의 시뮬레이션 결과를 보여주는 타이밍도이다. 도 1 및 도 7을 참조하면, 설명의 편의를 위하여 메모리 시스템(100)의 불필요한 신호들은 생략되며, 복수의 신호 라인들(L1~L8)로 제공되는 신호들이 간략하게 표현된다. 가로축은 시간을 가리킨다.
제1 시간(t1)에서 복수의 신호 라인들(L1~L8)의 신호들은 토글링을 시작할 수 있다. 제2 시간(t2)에서 복수의 신호 라인들(L1~L8)의 신호들은 토글링을 멈출 수 있다. 제1 신호 라인(L1)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 0 번일 수 있다. 제2 신호 라인(L2)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 3 번일 수 있다. 제3 신호 라인(L3)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 5 번일 수 있다. 제4 신호 라인(L4)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 2 번일 수 있다. 제5 신호 라인(L5)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 2 번일 수 있다. 제6 신호 라인(L6)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 5 번일 수 있다. 제7 신호 라인(L7)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 5 번일 수 있다. 제8 신호 라인(L8)의 신호의 토글링 빈도는 제1 시간(t1)부터 제2 시간(t2)까지 2 번일 수 있다.
예시적으로, 기준 토글링 빈도는 복수의 신호 라인들(L1~L8)에 제공되는 신호의 최대 토글링 빈도의 80% 일수 있다. 최대 토글링 빈도는 5번 이므로, 기준 토글링 빈도는 4번일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 신호 라인들(L1~L8)의 신호들 중에서 기준 토글링 빈도보다 높은 신호 라인들은 제3 신호 라인(L3), 제6 신호 라인(L6), 제7 신호 라인(L7)이다.
도 8a는 도 1의 복수의 신호 라인들의 레이아웃을 예시적으로 보여주는 도면이다. 도 1 및 도 8a를 참조하면, 설명의 편의를 위하여 메모리 장치(110)와 로직 블록(120)을 연결하는 복수의 신호 라인들(SIG3)을 설명하는데 불필요한 구성 요소들은 생략되며, 제1 내지 제8 신호 라인(L1~L8)이 예시적으로 도시된다. 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 어드레스, 커맨드, 또는 제어 신호를 메모리 장치(110)로 전달할 수 있다. 또는 메모리 장치(110) 및 로직 블록(120)은 복수의 신호 라인들(L1~L8) 중 적어도 하나를 통해 데이터를 주고 받을 수 있다.
복수의 신호 라인들(L1~L8) 사이에서 커플링 커패시턴스가 발생할 수 있다. 커플링 커패시턴스는 복수의 신호 라인들(L1~L8)에 흐르는 신호가 토글링 하기 위한 전력을 증가시키고, 이에 따라, 메모리 시스템(100) 전체의 전력 소모가 증가할 수 있다. 이를 방지하기 위하여, 토글링 빈도가 높은 복수의 신호 라인들에 대하여 라우팅 스페이싱을 적용할 수 있다. 토글링 빈도가 높은 복수의 신호 라인들의 커플링 커패시턴스 감소시켜서 전력 소모 감소시킬 수 있다.
도 4의 복수의 신호 라인들(SIG1)과 같이 모든 복수의 신호 라인들(L1~L8) 사이에 각각 복수의 스페이스들(SS1~SS7)이 형성될 수 있다. 그러나, 모든 복수의 신호 라인들(L1~L8)대하여 복수의 스페이스들(SS1~SS7)이 형성되면, 메모리 시스템(100) 칩의 크기가 증가한다. 메모리 시스템(100) 칩의 크기가 증가하는 것을 방지하기 위해 복수의 신호 라인들(L1~L8) 중 일부 신호 라인들에 대해서만 라우팅 스페이싱을 적용할 수 있다. 일부 신호 라인들은 도 7을 참조하여 설명된 선택된 신호 라인들일 수 있다. 즉, 복수의 신호 라인들 중 토글링 빈도가 높은 신호 라인들에 대해서만 라우팅 스페이싱이 적용될 수 있다.
예를 들어, 도 7을 참조하면, 복수의 신호 라인들(L1~L8)의 신호들 중에서 토글링 빈도가 기준 토글링 빈도보다 높은 신호 라인들은 제3 신호 라인(L3), 제6 신호 라인(L6), 및 제7 신호 라인(L7)인 것으로 가정한다. 이 경우, 3 신호 라인(L3), 제6 신호 라인(L6), 제7 신호 라인(L7)에 대해서만 스페이스들이 형성될 수 있다.
좀 더 구체적으로, 제3 신호 라인(L3) 및 제3 신호 라인(L3)과 인접한 제2 신호 라인(L2) 사이에 제1 스페이스(SS1)가 형성될 수 있다. 제3 신호 라인(L3) 및 제3 신호 라인(L3)과 인접한 제4 신호 라인(L4) 사이에 제2 스페이스(SS2)가 형성될 수 있다. 마찬가지로, 제6 신호 라인(L6) 및 제6 신호 라인(L6)과 인접한 제5 신호 라인(L5) 사이에 제3 스페이스(SS3)가 형성될 수 있다. 제6 신호 라인(L6) 및 제6 신호 라인(L6)과 인접한 제7 신호 라인(L7) 사이에 제4 스페이스(SS4)가 형성될 수 있다. 제7 신호 라인(L6) 및 제7 신호 라인(L7)과 인접한 제8 신호 라인(L8) 사이에 제5 스페이스(SS5)가 형성될 수 있다.
제1 신호 라인(L1)과 제2 신호 라인(L2)은 모두 토글링 빈도가 기준 토글링 빈도보다 낮은 신호이다. 따라서 제1 신호 라인(L1) 및 제2 신호 라인(L2)의 간격은 제1 간격(r1)이다. 제2 신호 라인(L2) 및 토글링 빈도가 높은 제3 신호 라인(L3)의 간격은 제2 간격(r2)이다. 제2 간격(r2)은 제1 간격(r1)보다 큰 간격으로 정의될 수 있다. 예를 들어, 제2 간격(r2)은 제1 간격(r1)의 n배 이상이 되도록 하는 스페이싱 룰(spacing rule)이 적용될 수 있다.
이에 따라, 토글링 빈도가 기준 토글링 빈도보다 높은 신호 라인들(L3, L6, 및 L7)의 커플링 커패시턴스가 감소할 수 있다. 커패시턴스가 감소함에 따라, 토글링 빈도가 높은 신호 라인들의 신호들이 토글링 하기 위한 전력이 감소될 수 있다. 이로 인해, 메모리 시스템의 총 전력이 감소할 수 있다. 또한 토글링 빈도가 낮은 신호 라인들(L1, L2, L4, L5 및 L8)에 대해서 스페이스들을 형성되지 않을 수 있다. 즉 제1 신호 라인(L1) 및 제2 신호 라인(L2) 사이와, 제4 신호 라인(L4) 및 제5 신호 라인(L5) 사이는 스페이스들이 형성되지 않을 수 있다. 이로 인해, 메모리 시스템(100) 칩의 크기가 증가하는 것을 방지할 수 있다. 전자 장치들의 소형화 및 휴대성이 강조되면서, 저전력 및 칩의 집적도 문제를 해결할 수 있다.
도 8b는 도 1의 복수의 신호 라인들의 레이아웃을 예시적으로 보여주는 도면이다. 도 1 및 도 8b를 참조하면, 메모리 시스템(100) 칩의 크기가 증가하는 것을 방지하고 저전력을 위하여, 토글링 빈도가 기준 토글링 빈도보다 높은 신호 라인들에 대해서만 라우팅 쉴딩을 적용할 수 있다. 도 8a와 비교하여 복수의 스페이스들(SS1~SS5)을 형성하는 대신에, 복수의 쉴드 라인들(SL1~SL5)을 형성할 수 있다.
예를 들어, 도 7을 참조하면, 복수의 신호 라인들(L1~L8)의 신호들 중에서 토글링 빈도가 기준 토글링 빈도보다 높은 신호 라인들은 제3 신호 라인(L3), 제6 신호 라인(L6), 및 제7 신호 라인(L7)인 것으로 가정한다. 이 경우, 3 신호 라인(L3), 제6 신호 라인(L6), 제7 신호 라인(L7)에 대해서만 쉴드 라인들이 형성될 수 있다.
좀 더 구체적으로, 3 신호 라인(L3) 및 제3 신호 라인(L3)과 인접한 제2 신호 라인(L2) 사이에 제1 쉴드 라인(SL1)이 형성될 수 있다. 제3 신호 라인(L3) 및 제3 신호 라인(L3)과 인접한 제4 신호 라인(L4) 사이에 제2 쉴드 라인(SL2)이 형성될 수 있다. 나머지 쉴드 라인들(SL3~SL5)은 도8a에서 상술한 바와 같이, 스페이스 대신에 쉴드 라인이 삽입되는 것으로 상세한 설명은 생략한다.
제1 신호 라인(L1)과 제2 신호 라인(L2)은 모두 토글링 빈도가 기준 토글링 빈도보다 낮은 신호이다. 제1 신호 라인(L1) 및 제2 신호 라인(L2)의 간격은 제3 간격(r3)이다. 제2 신호 라인(L2) 및 제1 쉴드 라인(SL1)의 간격은 제4 간격(r4)이다. 제4 간격(r4)은 제3 간격(r3)과 동일하거나 큰 간격으로 정의될 수 있다. 예를 들어, 제4 간격(r4)은 제3 간격(r3)의 n배(단, n은 양의 실수) 이상이 되도록 하는 스페이싱 룰(spacing rule)이 적용될 수 있다.
이에 따라, 토글링 빈도가 기준 토글링 빈도보다 높은 신호 라인들(L3, L6, 및 L7)의 커플링 커패시턴스가 감소할 수 있다. 커플링 커패시턴스가 감소함에 따라, 메모리 시스템의 총 전력이 감소할 수 있다. 또한 토글링 빈도가 낮은 신호 라인들(L1, L2, L4, L5 및 L8)에 대해서 쉴드 라인들을 형성되지 않을 수 있다. 즉 제1 신호 라인(L1) 및 제2 신호 라인(L2) 사이와, 제4 신호 라인(L4) 및 제5 신호 라인(L5) 사이는 쉴드 라인들이 형성되지 않을 수 있다. 메모리 시스템(100) 칩의 크기가 증가하는 것을 방지할 수 있다.
복수의 쉴드 라인들(SL1~SL5)은 일정 전압이 인가될 수 있다. 예를 들어, 복수의 쉴드 라인들(SL1~SL5)은 도3의 바이어스 전압(VDD) 또는 접지 전압(VSS)이 인가될 수 있다. 복수의 쉴드 라인들(SL1~SL5)은 플로팅(floating)될 수 있다.
신호 전달이 빈번함에 따라, 토글링 빈도가 증가할 수 있다. 이러한 신호 라인들 사이에 스페이스 또는 쉴드 라인 형성은 토글링 빈도가 높은 신호가 전달되는 신호 라인들에 선택적으로 적용될 수도 있다. 예를 들어, 스페이싱 룰은 기준 토글링 빈도보다 큰 신호가 전달되는 신호 라인과 그 인접한 라인 사이에 적용될 수 있다. 모든 신호 라인들에 대하여 라우팅 스페이싱 또는 라우팅 쉴딩이 적용되는 것이 아니라 선택적으로 적용될 수 있다. 그 결과, 메모리 시스템(100) 칩의 크기가 증가를 방지하면서도 전력 소모를 감소시킬 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 시스템
110: 메모리
120: 로직 블록

Claims (10)

  1. 메모리;
    복수의 신호 라인들;
    상기 복수의 신호 라인들을 통해 상기 메모리와 연결된 로직 블록을 포함하고,
    상기 복수의 신호 라인들 중 제1 신호 라인은 상기 제1 신호 라인과 인접한 제2 및 제3 신호 라인들 각각과 제1 거리만큼 이격되고,
    상기 복수의 신호 라인들 중 제4 신호 라인은 상기 제4 신호 라인과 인접한 제5 및 제6 신호 라인들 각각과 상기 제1 거리보다 긴 제2 거리만큼 이격되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제4 신호 라인의 신호는 토글링 빈도가 기준 토글링 빈도보다 높은 메모리 시스템.
  3. 제 1 항에 있어서,
    상기의 복수의 신호 라인들은 데이터 라인들, 어드레스 라인들, 커맨드 라인들, 또는 제어 신호 라인들을 포함하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 제2 거리는 상기 제1 거리보다 n배 길고, 단, n은 양의 실수인 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 제4 신호 라인 및 상기 제5 신호 라인 사이에 위치한 제1 쉴드 라인; 및
    상기 제4 신호 라인 및 상기 제6 신호 라인 사이에 위치한 제2 쉴드 라인을 더 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 제4 신호 라인은 상기 제1 및 제2 쉴드 라인들 각각과 제3 거리만큼 이격되고, 제1 거리와 제3 거리는 동일한 메모리 시스템.
  7. 제 5항에 있어서,
    상기 쉴드 라인에 접지 전압 또는 바이어스 전압이 인가되는 것을 특징으로 하는 메모리 시스템.
  8. 제 5항에 있어서,
    상기 쉴드 라인이 플로팅 되는 것을 특징으로 하는 메모리 시스템.
  9. 메모리 장치와 연결된 복수의 신호 라인들에 대한 레이아웃 방법에 있어서:
    상기 메모리 장치에 대하여 시뮬레이션을 수행하는 단계;
    상기 시뮬레이션의 결과를 기반으로 상기 복수의 신호 라인들 중에서 토글링 빈도가 기준 토글링 빈도보다 높은 적어도 하나의 신호 라인을 선택하는 단계;
    상기 선택된 신호 라인들에 대하여 라우팅 룰을 적용하여 상기 레이아웃을 생성하는 단계를 포함하고,
    상기 라우팅 룰을 적용하는 것은:
    상기 복수의 신호 라인들 중 제1 신호 라인을 상기 제1 신호 라인과 인접한 제2 및 제3 신호 라인들 각각과 제1 거리만큼 이격시키고,
    상기 복수의 신호 라인들 중 제4 신호 라인을 상기 제4 신호 라인과 인접한 제5 및 제6 신호 라인들 각각과 상기 제1 거리보다 긴 제2 거리만큼 이격시키는 것을 포함하고
    상기 제4 신호 라인은 상기 선택된 적어도 하나의 신호 라인 중 하나이고, 상기 제1 신호 라인은 상기 복수의 신호 라인들 중 상기 선택된 적어도 하나의 신호 라인을 제외한 나머지 신호 라인들 중 하나인 방법.
  10. 제 9 항에 있어서,
    상기 라우팅 룰을 적용하는 것은:
    상기 제4 신호 라인 및 상기 제5 신호 라인 사이에 위치한 제1 쉴드 라인; 및 상기 제4 신호 라인 및 상기 제6 신호 라인 사이에 위치한 제2 쉴드 라인을 더 배치하는 것을 포함하는 방법.
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