TW202407810A - 半導體記憶體裝置 - Google Patents

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Abstract

本發明的半導體記憶體裝置包括多個記憶組。每個記憶組包括第一記憶胞、第二記憶胞、選擇電路以及解碼電路。選擇電路經由第一位元線及第二位元線分別耦接第一記憶胞及第二記憶胞，並根據第一開關信號以及第二開關信號選擇要進行操作的記憶胞。解碼電路根據記憶組選擇信號、第一局域行選擇信號以及第二局域行選擇信號，產生第一開關信號以及第二開關信號。

Description

半導體記憶體裝置
本發明是有關於一種記憶體裝置，且特別是有關於一種具有多記憶組（multi-bank）的半導體記憶體裝置。
在具有多記憶組的動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）中，需要使用解碼電路來進行解碼，以確保同時只會對於一個記憶組做讀取或寫入的動作。行解碼器可以共用，以節省布局面積。然而，傳統的解碼電路所需的電晶體數量較多，所占的空間也較大，容易造成繞線的空間限制，或是效能的降低。因此，如何使解碼電路所占的空間下降，並且維持好的效能，是本領域設計者的一大課題。
本發明提供一種半導體記憶體裝置，可改良解碼電路的架構，以降低所需的電晶體數量。
本發明的半導體記憶體裝置包括多個記憶組。每個記憶組包括第一記憶胞、第二記憶胞、選擇電路以及解碼電路。第一記憶胞耦接第一位元線。第二記憶胞耦接第二位元線。選擇電路經由第一位元線及第二位元線分別耦接第一記憶胞及第二記憶胞，並根據第一開關信號以及第二開關信號選擇要進行操作的記憶胞。解碼電路耦接選擇電路，並根據記憶組選擇信號、第一局域行選擇信號以及第二局域行選擇信號，產生第一開關信號以及第二開關信號。
基於上述，在本發明的半導體記憶體的解碼電路中，可將傳統的電源電壓置換成記憶組選擇信號，並且搭配可額外產生放電到地的路徑的放電電晶體來進行動作。藉此，能夠補足將電源電壓置換成記憶組選擇信號而容易產生不完整的低邏輯準位的弱點，不僅可降低電晶體的數量以及所佔的空間，同時還能維持好的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下請同時參照圖1與圖2，半導體記憶體裝置100例如為DRAM。半導體記憶體裝置100包括記憶組110_1、記憶組110_2、全域行解碼器120以及資料感測電路130。
如圖2所示，記憶組110_1包括第一記憶胞200_1、第二記憶胞210_1、選擇電路220_1以及解碼電路230_1。第一記憶胞200_1耦接第一位元線BL11以及字元線WL1，第二記憶胞210_1耦接第二位元線BL12以及字元線WL1。選擇電路220_1經由第一位元線BL11及第二位元線BL12分別耦接第一記憶胞200_1及第二記憶胞210_1，並根據第一開關信號SW11以及第二開關信號SW12選擇要進行操作的記憶胞。在本實施例中，第一位元線BL11包括第一位元線BL11_t以及第一位元線BL11_n，第二位元線BL12包括第二位元線BL12_t以及第二位元線BL12_n。
選擇電路220_1包括位元線等化電路300_1、感測電路310_1、開關電路320_1以及內部資料電路330_1。位元線等化電路300_1耦接第一位元線BL11以及第二位元線BL12，並且根據等化信號EQL1來穩定第一位元線BL11以及第二位元線BL12上的電壓。具體來說，位元線等化電路300_1可包括電晶體T1_1及T2_1。電晶體T1_1耦接於第一位元線BL11_t與第一位元線BL11_n之間，並且根據等化信號EQL1來對第一位元線BL11_t及BL11_n進行預充電，藉此穩定第一位元線BL11_t及BL11_n上的電壓。電晶體T2_1耦接於第二位元線BL12_t與第二位元線BL12_n之間，並且根據等化信號EQL1來對第二位元線BL12_t及BL12_n進行預充電，藉此穩定第二位元線BL12_t及BL12_n上的電壓。
感測電路310_1包括感測放大器SA1_1及SA2_1。感測放大器SA1_1耦接第一位元線BL11_t及BL11_n，感測放大器SA2_1耦接第二位元線BL12_t及BL12_n。感測放大器SA1_1及SA2_1分別經由第一位元線BL11_t及BL11_n與第二位元線BL12_t及BL12_n對第一記憶胞200_1以及第二記憶胞210_1進行讀取或寫入。
開關電路320_1耦接第一位元線BL11以及第二位元線BL12，用以接收第一開關信號SW11及第二開關信號SW12，並據以選擇第一位元線BL11以及第二位元線BL12的其中一者進行資料信號Data_n及Data_t的傳輸。具體來說，開關電路320_1可包括電晶體T3_1、T4_1、T5_1以及T6_1。電晶體T3_1耦接於第一位元線BL11_t與資料線DL1_t之間，並且受控於第一開關信號SW11而導通或斷開。電晶體T4_1耦接於第一位元線BL11_n與資料線DL1_n之間，並且受控於第一開關信號SW11而導通或斷開。電晶體T5_1耦接於第二位元線BL12_t與資料線DL1_t之間，並且受控於第二開關信號SW12而導通或斷開。電晶體T6_1耦接於第二位元線BL12_n與資料線DL1_n之間，並且受控於第二開關信號SW12而導通或斷開。
內部資料電路330_1經由資料線DL1_t及DL1_n耦接開關電路320_1，並且用以根據資料選擇信號MDQS1決定是否導通資料線DL1_t及DL1_n與資料感測電路130之間的傳輸路徑。內部資料電路330_1可包括電晶體T7_1及T8_1。電晶體T7_1耦接在資料線DL1_t與資料感測電路130之間，並且受控於選擇信號MDQS1而導通或斷開。電晶體T8_1耦接在資料線DL1_n與資料感測電路130之間，並且受控於選擇信號MDQS1而導通或斷開。
全域行解碼器120可對操作命令CMD進行解碼，並據以產生第一局域行選擇信號GCSL1以及第二局域行選擇信號GCSL2。資料感測電路130耦接內部資料電路330_1及330_2，以對記憶組110_1及110_2進行讀取或寫入。
解碼電路230_1耦接選擇電路220_1。解碼電路230_1可根據記憶組選擇信號BCSL1、第一局域行選擇信號GCSL1以及第二局域行選擇信號GCSL2，產生第一開關信號SW11以及第二開關信號SW12。在本實施例中，記憶組選擇信號BCSL1包括第一記憶組選擇信號BCSL1_t以及第二記憶組選擇信號BCSL1_n。第一記憶組選擇信號BCSL1_t的邏輯準位與第二記憶組選擇信號BCSL1_n的邏輯準位相反。半導體記憶體裝置100可根據記憶組選擇信號BCSL1選擇要進行操作的記憶組。
如圖2所示，解碼電路230_1包括第一反相器340_1、第二反相器350_1以及放電電晶體DCT1。第一反相器340_1耦接於第一記憶組選擇信號BCSL1_t與接地電壓GND之間。第一反相器340_1的輸入端接收第一局域行選擇信號GCSL1，第一反相器340_1的輸出端輸出第一開關信號SW11。第二反相器350_1耦接於第一記憶組選擇信號BCSL1_t與接地電壓GND之間。第二反相器350_1的輸入端接收第二局域行選擇信號GCSL2，第二反相器350_1的輸出端輸出第二開關信號SW12。
放電電晶體DCT1耦接在第一反相器340_1的輸出端與第二反相器350_1的輸出端之間。放電電晶體DCT1受控於第二記憶組選擇信號BCSL1_n而被導通或斷開。舉例來說，當記憶組110_1未被選擇進行操作時，第二記憶組選擇信號BCSL1_n為高邏輯準位。因此，在未被選擇的記憶組110_1中，放電電晶體DCT1會導通而同步拉低第一開關信號SW11及第二開關信號SW12。
當記憶組110_1被選擇進行操作時，第二記憶組選擇信號BCSL1_n為低邏輯準位。因此，在被選擇的記憶組110_1中，放電電晶體DCT1會斷開而由第一反相器340_1及第二反相器350_1分別根據第一局域行選擇信號GCSL1及第二局域行選擇信號GCSL2來決定第一開關信號SW11及第二開關信號SW12的邏輯準位。
詳細來說，第一反相器340_1包括第一P型場效電晶體P1_1以及第一N型場效電晶體N1_1。第一P型場效電晶體P1_1的第一端接收第一記憶組選擇信號BCSL1_t，控制端耦接第一反相器340_1的輸入端，第二端耦接第一反相器340_1的輸出端。第一N型場效電晶體N1_1的第一端耦接第一反相器340_1的輸出端，控制端耦接第一反相器340_1的輸入端，第二端耦接接地電壓GND。
第二反相器350_1包括第二P型場效電晶體P2_1以及第二N型場效電晶體N2_1。第二P型場效電晶體P2_1的第一端接收第一記憶組選擇信號BCSL1_t，控制端耦接第二反相器350_1的輸入端，第二端耦接第二反相器350_1的輸出端。第二N型場效電晶體N2_1的第一端耦接第二反相器350_1的輸出端，控制端耦接第二反相器350_1的輸入端，第二端耦接接地電壓GND。
在圖3A的範例中表示了當選擇記憶組110_1中的第一記憶胞200_1來進行寫入操作或讀取操作時，其中的解碼電路230_1的操作方法。如圖3A所示，當全域行解碼器120接收到選擇記憶組110_1中的第一記憶胞200_1來進行操作的操作命令CMD時，全域行解碼器120會產生低邏輯準位的第一局域行選擇信號GCSL1（在圖3A中以向下的波形表示）以及高邏輯準位的第二局域行選擇信號GCSL2（在圖3A中虛線用以表現出邏輯準位的差別），並且第一記憶組選擇信號BCSL1_t為高邏輯準位，第二記憶組選擇信號BCSL1_n為低邏輯準位。此時，放電電晶體DCT1會根據第二記憶組選擇信號BCSL1_n而斷開，並且由第一反相器340_1以及第二反相器350_1分別根據第一局域行選擇信號GCSL1以及第二局域行選擇信號GCSL2來決定第一開關信號SW11以及第二開關信號SW12的邏輯準位。
具體來說，由於第一反相器340_1以及第二反相器350_1皆耦接於高邏輯準位的第一記憶組選擇信號BCSL1_t與接地電壓GND之間，接收到低邏輯準位的第一局域行選擇信號GCSL1的第一反相器340_1會產生高邏輯準位的第一開關信號SW11，接收到高邏輯準位的第二局域行選擇信號GCSL2的第二反相器350_1會產生低邏輯準位的第二開關信號SW12。因此，電晶體T3_1會受控於高邏輯準位的第一開關信號SW11而導通，電晶體T5_1會受控於低邏輯準位的第二開關信號SW12而斷開，使選擇電路220_1選擇第一記憶胞200_1來進行操作。
在圖3B的範例中表示了當選擇記憶組110_2中的第一記憶胞200_2來進行寫入操作或讀取操作時，未被選擇的記憶組110_1中的解碼電路230_1的操作方法。如圖3B所示，由於在半導體記憶體裝置100中記憶組110_1及110_2的解碼電路230_1及230_2會共用相同的第一局域行選擇信號GCL1以及第二局域行選擇信號GCL2，即使記憶組110_1未被選擇來進行操作，解碼電路230_1中第一反相器340_1還是會接收到低邏輯準位的第一局域行選擇信號GCSL1，第二反相器350_1還是會接收到高邏輯準位的第二局域行選擇信號GCSL2。與圖3A的範例不同的是，解碼電路230_1所接收到的第一記憶組選擇信號BCSL1_t為低邏輯準位，第二記憶組選擇信號BCSL1_n為高邏輯準位。此時，放電電晶體DCT1會根據第二記憶組選擇信號BCSL1_n而導通，並且同步拉低第一開關信號SW11以及第二開關信號SW12。
具體來說，在接收到低邏輯準位的第一局域行選擇信號GCSL1的第一反相器340_1中，第一P型場效電晶體P1_1會導通，第一N型場效電晶體N1_1會斷開，因此通過路徑R1，第一開關信號SW11會受到第一記憶組選擇信號BCSL1_t的影響而被拉低。然而，相較於接地電壓GND，第一記憶組選擇信號BCSL1_t的拉低效果較差，如圖3B中的波形W所示，第一開關信號SW11無法僅經由第一反相器340_1而被拉低至完整的低邏輯準位。因此，在本實施例中，放電電晶體DCT1會根據第二記憶組選擇信號BCSL1_n而導通，進而讓因高邏輯準位的第二局域行選擇信號GCSL2而導通的第二N型場效電晶體N2_1通過路徑R2來協助拉低第一開關信號SW11。因此，第一開關信號SW11以及第二開關信號SW12會被同步拉低至低邏輯準位，使電晶體T3_1及電晶體T5_1同時被斷開，以避免非必要的電荷進出而干擾讀寫。
請回到圖2，另一方面，記憶組110_2的內部架構與記憶組110_1的內部架構相同。記憶組110_2包括第一記憶胞200_2、第二記憶胞210_2、選擇電路220_2以及解碼電路230_2。第一記憶胞200_2耦接第一位元線BL21以及字元線WL2，第二記憶胞210_2耦接第二位元線BL22以及字元線WL2。選擇電路220_2經由第一位元線BL21及第二位元線BL22分別耦接第一記憶胞200_2及第二記憶胞210_2，並根據第一開關信號SW21以及第二開關信號SW22選擇要進行操作的記憶胞。在本實施例中，第一位元線BL21包括第一位元線BL21_t以及第一位元線BL21_n，第二位元線BL22包括第二位元線BL22_t以及第二位元線BL22_n。
選擇電路220_2包括位元線等化電路300_2、感測電路310_2、開關電路320_2以及內部資料電路330_2。如圖2所示，位元線等化電路300_2可包括受控於等化信號EQL2的電晶體T1_2及T2_2。感測電路310_2包括感測放大器SA1_2及SA2_2。開關電路320_2包括電晶體T3_2、T4_2、T5_2以及T6_2。內部資料電路330_2包括電晶體T7_2及T8_2，並且用以根據資料選擇信號MDQS2決定是否導通資料線DL2_t及DL2_n與資料感測電路130之間的傳輸路徑。
解碼電路230_2可根據記憶組選擇信號BCSL2、第一局域行選擇信號GCSL1以及第二局域行選擇信號GCSL2，產生第一開關信號SW21以及第二開關信號SW22。在本實施例中，記憶組選擇信號BCSL2包括第一記憶組選擇信號BCSL2_t以及第二記憶組選擇信號BCSL2_n。第一記憶組選擇信號BCSL2_t的邏輯準位與第二記憶組選擇信號BCSL2_n的邏輯準位相反。解碼電路230_2包括第一反相器340_2、第二反相器350_2以及放電電晶體DCT2。第一反相器340_2包括第一P型場效電晶體P1_2以及第一N型場效電晶體N1_2。第二反相器350_2包括第二P型場效電晶體P2_2以及第二N型場效電晶體N2_2。上述記憶組110_2的元件的功能與操作方式與記憶組110_1中對應元件的功能與操作方式相同或相似，故其詳細內容在此不再贅述。
需說明的是，雖然本實施例是以包括2個記憶組110_1及110_2的半導體記憶體裝置100進行例示說明，但上述記憶組的數量不用以限定本發明。此外，記憶胞的數量也不用以限定本發明。本領域技術人員可以視其實際需求，並參照本實施例之教示，而將記憶組以及記憶胞的個數量推至更多個。
綜上所述，在本發明的半導體記憶體的解碼電路中，可將傳統的電源電壓置換成記憶組選擇信號，使用兩個簡單的反相器電路，並且搭配可額外產生放電到地的路徑的放電電晶體來進行動作。如此一來，能夠透過對放電電晶體的操作來補足將電源電壓置換成記憶組選擇信號而容易產生不完整的低邏輯準位的弱點，不僅可降低電晶體的數量以及所佔的空間，同時還能維持好的效能。
100:半導體記憶體裝置 110_1、110_2:記憶組 120:全域行解碼器 130:資料感測電路 200_1、200_2:第一記憶胞 210_1、210_2:第二記憶胞 220_1、220_2:選擇電路 230_1、230_2:解碼電路 300_1、300_2:位元線等化電路 310_1、310_2:感測電路 320_1、320_2:開關電路 330_1、330_2:內部資料電路 340_1、340_2:第一反相器 350_1、350_2:第二反相器 BCSL1、BCSL2:記憶組選擇信號 BCSL1_t、BCSL2_t:第一記憶組選擇信號 BCSL1_n、BCSL2_n:第二記憶組選擇信號 BL11、BL11_t、BL11_n、BL21、BL21_t、BL21_n:第一位元線 BL12、BL12_t、BL12_n、BL22、BL22_t、BL22_n:第二位元線 CMD:操作命令 Data_t、Data_n:資料信號 DCT1、DCT2:放電電晶體 DL1_t、DL1_n、DL2_t、DL2_n:資料線 EQL1、EQL2:等化信號 GCSL1:第一局域行選擇信號 GCSL2:第二局域行選擇信號 GND:接地電壓 MDQS1、MDQS2:資料選擇信號 N1_1、N1_2:第一N型場效電晶體 N2_1、N2_2:第二N型場效電晶體 P1_1、P1_2:第一P型場效電晶體 P2_1、P2_2:第二P型場效電晶體 R1、R2:路徑 SA1_1、SA1_2、SA2_1、SA2_2:感測放大器 SW11、SW21:第一開關信號 SW12、SW22:第二開關信號 T1_1、T1_2、T2_1、T2_2、T3_1、T3_2、T4_1、T4_2、T5_1、T5_2、T6_1、T6_2、T7_1、T7_2、T8_1、T8_2:電晶體 WL1、WL2:字元線
圖1繪示本發明一實施例的半導體記憶體裝置的方塊示意圖。 圖2繪示圖1實施例的半導體記憶體裝置的電路示意圖。 圖3A及圖3B繪示本發明一實施例的解碼電路的操作方法的範例。
100:半導體記憶體裝置
110_1、110_2:記憶組
120:全域行解碼器
130:資料感測電路
BCSL1、BCSL2:記憶組選擇信號
CMD:操作命令
GCSL1:第一局域行選擇信號
GCSL2:第二局域行選擇信號

Claims (10)

  1. 一種半導體記憶體裝置，包括多個記憶組，各該些記憶組包括： 一第一記憶胞，耦接一第一位元線； 一第二記憶胞，耦接一第二位元線； 一選擇電路，經由該第一位元線及該第二位元線分別耦接該第一記憶胞及該第二記憶胞，並根據一第一開關信號以及一第二開關信號選擇要進行操作的記憶胞；以及 一解碼電路，耦接該選擇電路，根據一記憶組選擇信號、一第一局域行選擇信號以及一第二局域行選擇信號，產生該第一開關信號以及該第二開關信號。
  2. 如請求項1所述的半導體記憶體裝置，其中該記憶組選擇信號包括一第一記憶組選擇信號以及一第二記憶組選擇信號，該第一記憶組選擇信號的邏輯準位與該第二記憶組選擇信號的邏輯準位相反，該解碼電路包括： 一第一反相器，耦接於該第一記憶組選擇信號與一接地電壓之間，其輸入端接收該第一局域行選擇信號，其輸出端輸出該第一開關信號；以及 一第二反相器，耦接於該第一記憶組選擇信號與該接地電壓之間，其輸入端接收該第二局域行選擇信號，其輸出端輸出該第二開關信號。
  3. 如請求項2所述的半導體記憶體裝置，其中該解碼電路更包括： 一放電電晶體，耦接在該第一反相器的輸出端與該第二反相器的輸出端之間，受控於該第二記憶組選擇信號而被導通或斷開。
  4. 如請求項3所述的半導體記憶體裝置，其中在未被選擇的記憶組中，對應的該放電電晶體導通而同步拉低對應的該第一開關信號及該第二開關信號。
  5. 如請求項3所述的半導體記憶體裝置，其中在被選擇的記憶組中，對應的該放電電晶體斷開，而由該第一反相器及該第二反相器分別根據該第一局域行選擇信號及該第二局域行選擇信號來決定對應的該第一開關信號及該第二開關信號的邏輯準位。
  6. 如請求項2所述的半導體記憶體裝置，其中該第一反相器包括： 一第一P型場效電晶體，其第一端接收該第一記憶組選擇信號，其控制端耦接該第一反相器的輸入端，其第二端耦接該第一反相器的輸出端；以及 一第一N型場效電晶體，其第一端耦接該第一反相器的輸出端，其控制端耦接該第一反相器的輸入端，其第二端耦接該接地電壓， 該第二反相器包括： 一第二P型場效電晶體，其第一端接收該第一記憶組選擇信號，其控制端耦接該第二反相器的輸入端，其第二端耦接該第二反相器的輸出端；以及 一第二N型場效電晶體，其第一端耦接該第二反相器的輸出端，其控制端耦接該第二反相器的輸入端，其第二端耦接該接地電壓。
  7. 如請求項1所述的半導體記憶體裝置，其中該半導體記憶體裝置根據該記憶組選擇信號選擇要進行操作的記憶組。
  8. 如請求項1所述的半導體記憶體裝置，其中該些記憶組的該些解碼電路共用相同的該第一局域行選擇信號及該第二局域行選擇信號。
  9. 如請求項1所述的半導體記憶體裝置，更包括： 一全域行解碼器，對一操作命令進行解碼，並據以產生該第一局域行選擇信號以及該第二局域行選擇信號；以及 一資料感測電路，耦接該選擇電路，以對該些記憶組進行讀取或寫入。
  10. 如請求項9所述的半導體記憶體裝置，其中該選擇電路包括： 一位元線等化電路，耦接該第一位元線及該第二位元線，根據一等化信號來穩定該第一位元線及該第二位元線上的電壓； 一感測電路，耦接該第一位元線及該第二位元線，經由該第一位元線及該第二位元線對該第一記憶胞及該第二記憶胞進行讀取或寫入； 一開關電路，耦接該第一位元線及該第二位元線，接收該第一開關信號及該第二開關信號，並據以選擇該第一位元線及該第二位元線的其中一者進行一資料信號的傳輸；以及 一內部資料電路，經由一資料線耦接該開關電路，根據一資料選擇信號決定是否導通該資料線與該資料感測電路之間的傳輸路徑。
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JP3373534B2 (ja) * 1991-07-02 2003-02-04 株式会社東芝 半導体記憶装置
DE19842852B4 (de) * 1998-09-18 2005-05-19 Infineon Technologies Ag Integrierter Speicher
JP2004111643A (ja) * 2002-09-18 2004-04-08 Toshiba Corp 半導体記憶装置、及び、その制御方法
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