KR19990080756A - 반도체 메모리 장치 및 그 장치의 데이터 처리 방법 - Google Patents

반도체 메모리 장치 및 그 장치의 데이터 처리 방법 Download PDF

Info

Publication number
KR19990080756A
KR19990080756A KR1019980014223A KR19980014223A KR19990080756A KR 19990080756 A KR19990080756 A KR 19990080756A KR 1019980014223 A KR1019980014223 A KR 1019980014223A KR 19980014223 A KR19980014223 A KR 19980014223A KR 19990080756 A KR19990080756 A KR 19990080756A
Authority
KR
South Korea
Prior art keywords
data line
inverted
write
data
input signal
Prior art date
Application number
KR1019980014223A
Other languages
English (en)
Inventor
신호근
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980014223A priority Critical patent/KR19990080756A/ko
Publication of KR19990080756A publication Critical patent/KR19990080756A/ko

Links

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 그 장치의 데이터 처리방법을 공개한다. 그 장치는 복수개의 비트 라인쌍들, 복수개의 워드 라인들, 복수개의 메모리 셀들, 행 어드레스 디코더, 열 어드레스 디코더, 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍, "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인으로 전송하고, "하이"레벨의 데이터 입력신호를 상기 리드 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 반전하여 상기 반전 리드 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 상기 라이트 데이터 라인으로 전송하기 위한 라이트 드라이버, 및 열 선택신호들에 응답하여 각각 온되고 데이터 라이트시에 라이트 데이터 라인 또는 리드 데이터 라인의 데이터를 비트 라인으로 전송하고, 반전 라이트 데이터 라인 또는 반전 리드 데이터 라인의 데이터를 반전 비트 라인으로 전송하기 위한 복수개의 열 선택 스위치들로 구성되어 있다. 따라서, 데이터 라인 부하가 줄어들고, 데이터 라이트시에 비트 라인으로 전원전압 및 접지전압 레벨을 전달할 수 있다.

Description

반도체 메모리 장치 및 그 장치의 데이터 처리 방법
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 라인 부하를 줄이고, 비트라인으로 전원전압 및 접지전압 레벨을 전달할 수 있는 반도체 메모리 장치 및 그 장치의 데이터 처리 방법에 관한 것이다.
반도체 메모리 장치의 칩 효율성을 증가시키기 위해서는 메모리 셀 블록의 개수를 최소한으로 가져가야만 가장 큰 효율이 나타난다. 즉, 메모리 셀의 행과 열 라인을 증가시킬수록 비트 라인 부하, 워드 라인 부하가 증가하게되어 칩 속도가 감소하게 된다. 그래서, 이와같은 비트 라인 부하 및 워드 라인 부하를 감소함에 의해서 칩 속도를 증가하기 위한 많은 방법이 제시되고 있다.
이러한 노력의 하나로서, 일반적으로 도1에 나타낸 바와 같이 두줄의 센스 증폭기 어레이를 가진 반도체 메모리 장치를 도2에 나타낸 바와 같이 한줄의 센스 증폭기 어레이를 가진 반도체 메모리 장치로 변경함으로써 칩 효율성을 향상시켰다. 그러나, 도2에 나타낸 장치가 칩 효율성의 관점에서는 이점을 나타낸다고 하더라도, 비트라인의 열 선택 스위치의 부하가 증가하게 되고 또한 데이터 라인의 부하가 증가됨으로써 속도 지연의 요인으로 작용하게 되는 문제점이 있다. 도1 및 도2에서, 10은 메모리 셀 블록을, 12는 열 어드레스 디코더를, 14는 센스 증폭기 어레이를 각각 나타낸다.
그래서, 칩 효율성을 증가시키면서 데이터 라인의 부하를 감소할 수 있는 방법이 요구되어지고 있다.
그런데, 일반적인 반도체 메모리 장치는 열 선택 스위치가 PMOS트랜지스터와 NMOS트랜지스터를 공통 접속하여 데이터 리드와 라이트시에 PMOS와 NMOS트랜지스터를 모두 온하여 데이터를 전송하게 된다. 따라서, 도2에 나타낸 구조에 이와같이 구성된 열 선택 스위치를 적용할 경우에는 데이터 라인의 부하가 커지게 되는 문제점이 있었다. 그래서, 도2에 나타낸 장치의 열 선택 스위치로 PMOS트랜지스터 및 NMOS트랜지스터를 분리하여 구성하고, 라이트시에는 NMOS트랜지스터를 통하여 비트라인쌍에 라이트하고 리드시에는 PMOS트랜지스터를 통하여 데이터 라인쌍으로 리드하는 방법을 사용하였다. 그러나, 이 방법은 데이터 라인의 로딩을 감소할 수는 있으나, 저 전원전압, 저 전력 반도체 메모리 장치에서는 취약하였다. 왜냐하면, 저 전원전압 마아진 향상을 위해서 워드 라인 부스팅(boosting)을 이용하여 셀 데이터를 리드/라이트하고 있는데 열 선택 스위치를 구성하는 NMOS트랜지스터만을 통하여 비트라인으로 데이터를 라이트하기 때문에 NMOS트랜지스터의 문턱전압만큼 감소된 전압이 비트라인으로 전송되게 된다. 이것은 워드 라인 부스팅을 하더라도 셀에 전원전압에서 문턱전압을 뺀값이 라이트되기 때문에 저 전원전압 마아진 향상에는 도움을 주지 못한다.
본 발명의 목적은 데이터 라인 부하를 줄이고, 비트 라인에 전원전압까지 라이트할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데이터 처리방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 비트 라인쌍들, 복수개의 워드 라인들, 상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결되어 데이터를 저장하기 위한 복수개의 메모리 셀들, 행 어드레스 신호를 디코딩하여 복수개의 워드 라인들을 선택하기 위한 워드 라인 선택신호들을 발생하기 위한 행 어드레스 디코더, 열 어드레스 신호를 디코딩하여 복수개의 비트라인쌍을 선택하기 위한 열 선택신호들을 발생하기 위한 열 어드레스 디코더, 상기 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍, "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인으로 전송하고, 상기 "하이"레벨의 데이터 입력신호를 상기 리드 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 반전하여 상기 반전 리드 데이터 라인으로 전송하고, 상기 "로우"레벨의 데이터 입력신호를 상기 라이트 데이터 라인으로 전송하기 위한 라이트 드라이버, 및 상기 열 선택신호들에 응답하여 각각 온되고 데이터 라이트시에 상기 라이트 데이터 라인 또는 리드 데이터 라인의 데이터를 상기 비트 라인으로 전송하고, 상기 반전 라이트 데이터 라인 또는 반전 리드 데이터 라인의 데이터를 상기 반전 비트 라인으로 전송하기 위한 복수개의 열 선택 스위치 수단들을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 처리 방법은 상기 라이트 드라이버가 "하이"레벨의 데이터 입력신호를 상기 리드 데이터 라인으로 전송하고, 상기 "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 상기 라이트 데이터 라인으로 전송하고, 상기 "로우"레벨의 데이터 입력신호를 반전하여 상기 반전 리드 데이터 라인으로 전송하는 단계, 및 상기 열 선택 스위칭 수단이 상기 리드 데이터 라인 및 상기 반전 라이트 데이터 라인으로 전송된 데이터를 상기 비트 라인쌍으로 그대로 전송하거나, 상기 라이트 데이터 라인 및 상기 반전 리드 데이터 라인으로 전송된 데이터를 상기 비트 라인쌍으로 그대로 전송하는 단계를 구비한 것을 특징으로 한다.
도1은 종래의 센스 증폭기 어레이가 두 줄인 반도체 메모리 장치의 배치를 나타내는 것이다.
도2는 종래의 센스 증폭기 어레이가 한 줄인 반도체 메모리 장치의 배치를 나타내는 것이다.
도3은 종래의 일실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.
도4는 종래의 다른 실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 구성을 나타내는 것이다.
도6은 본 발명의 일실시예의 반도체 메모리 장치의 라이트 드라이버의 회로도이다.
도7은 본 발명의 다른 실시예의 반도체 메모리 장치의 라이트 드라이버의 회로도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법을 설명하기 전에 종래의 반도체 메모리 장치 및 데이터 처리 방법을 설명하면 다음과 같다.
도3은 종래의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 메모리 셀들(20-1, 20-2, ..., 20-n), 행 어드레스 디코더(22), 열 어드레스 디코더(24), 라이트 드라이버(26), 센스 증폭기(28), 프리차지 및 등화 회로들(30-1, 30-2, ..., 30-n), 및 열 선택 스위치들(32-1, 32-2, ..., 32-n)로 구성되어 있다.
열 선택 스위치들 각각은 열 어드레스 디코더(24)의 해당 출력신호가 인가되는 게이트와 비트 라인(BL)과 데이터 라인(DL)사이에 각각 연결된 드레인 및 소스를 가진 NMOS트랜지스터(50), 열 어드레스 디코더(24)의 해당 출력신호가 인가되는 게이트와 반전 비트 라인(BLB)과 반전 데이터 라인(DLB)사이에 각각 연결된 드레인 및 소스를 가진 NMOS트랜지스터(51), 열 어드레스 디코더(24)의 해당 출력신호를 반전하기 위한 인버터(54), 인버터(54)의 출력신호가 인가되는 게이트와 비트 라인(BL)과 데이터 라인(DL)사이에 각각 연결된 소스 및 드레인을 가진 PMOS트랜지스터(52), 및 인버터(54)의 출력신호가 인가되는 게이트와 반전 비트 라인(BLB)과 반전 데이터 라인(DLB)사이에 각각 연결된 소스 및 드레인을 가진 NMOS트랜지스터(53)로 구성되어 있다.
상기 구성의 각 부 기능을 설명하면 다음과 같다.
메모리 셀(20-1, 20-2, ..., 20-n)은 라이트 또는 리드 인에이블 신호에 응답하여 해당 비트 라인쌍으로 전송된 데이터를 저장하거나, 저장된 데이터를 해당비트 라인쌍으로 독출한다. 행 어드레스 디코더(22)는 행 어드레스(X)를 디코딩하여 m개의 워드 라인들중의 하나를 선택하기 위한 신호를 발생한다. 열 어드레스 디코더(24)는 열 어드레스(Y)를 디코딩하여 n개의 비트 라인쌍들중 하나를 선택하기 위한 열 선택신호(Y1, Y2, ..., Yn)를 발생한다. 라이트 드라이버(26)는 라이트 인에이블 신호에 응답하여 입력되는 데이터를 데이터 라인쌍(DL, DLB)으로 전송한다. 센스 증폭기(28)는 리드 인에이블 신호에 응답하여 데이터 라인쌍(DL, DLB)으로 전송된 데이터를 증폭하여 출력한다. 프리차지 및 등화 회로들(30-1, 30-2, ..., 30-n)은 리드 동작 수행시에 비트 라인쌍으로 데이터를 전송하기 전에 비트 라인쌍을 미리 소정 레벨로 충전하고 등화한다. 프리차지 및 등화 회로들은 라이트 동작 수행시에는 동작하지 않는다. 열 선택 스위치들(32-1, 32-2, ..., 32-n)은 열 어드레스 디코더(24)의 열 선택신호(Y1, Y2, ..., Yn)에 응답하여 데이터 라인쌍(DL, DLB)과 선택된 하나의 비트 라인쌍(BL, BLB)사이의 데이터의 전송을 가능하게 한다.
도3과 같이 구성된 장치의 데이터 처리 방법을 설명하면 다음과 같다.
메모리 셀(20-1)로 데이터를 라이트하는 경우에 라이트 드라이버(26)가 데이터(DIN)를 입력하여 데이터 라인쌍(DL, DLB)으로 데이터를 전송한다. 그러면, 열 선택 스위치(32-1)를 구성하는 PMOS트랜지스터와 NMOS트랜지스터를 통하여 비트라인쌍(BL, BLB)으로 데이터를 전송하게 된다. 그리고, 메모리 셀(20-1)로부터 데이터를 리드하는 경우에는 메모리 셀(20-1)로부터 데이터가 비트 라인쌍(BL, BLB)으로 전송되고, 열 선택 스위치(32-1)를 구성하는 PMOS트랜지스터와 NMOS트랜지스터를 통하여 데이터 라인쌍(DL, DLB)으로 데이터가 전송된다. 그런데, 도3에 나타낸 회로에서는 데이터 리드나 라이트시에 PMOS트랜지스터와 NMOS트랜지스터 모두를 통하여 데이터가 전송되기 때문에 전원전압 레벨까지 라이트 및 리드가 가능하다. 그러나, 열 선택 스위치들을 구성하는 PMOS와 NMOS트랜지스터들이 모두 데이터 라인에 연결되어 있기 때문에 데이터 라인의 부하가 증가한다는 문제점이 있었다.
도4는 종래의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것으로, 메모리 셀들(20-1, 20-2, ..., 20-n), 행 어드레스 디코더(22), 열 어드레스 디코더(24), 라이트 드라이버(26), 센스 증폭기(28), 프리차지 및 등화 회로들(30-1, 30-2, ..., 30-n), 및 열 선택 스위치들(40-1, 40-2, ..., 40-n)로 구성되어 있다.
열 선택 스위치들 각각은 열 어드레스 디코더(24)의 해당 출력신호가 인가되는 게이트와 비트 라인(BL)과 라이트 데이터 라인(WDL)사이에 각각 연결된 드레인 및 소스를 가진 NMOS트랜지스터(60), 열 어드레스 디코더(24)의 해당 출력신호가 인가되는 게이트와 반전 비트 라인(BLB)과 반전 라이트 데이터 라인(WDLB)사이에 각각 연결된 드레인 및 소스를 가진 NMOS트랜지스터(61), 열 어드레스 디코더(24)의 해당 출력신호를 반전하기 위한 인버터(64), 인버터(64)의 출력신호가 인가되는 게이트와 비트 라인(BL)과 리드 데이터 라인(RDL)사이에 각각 연결된 소스 및 드레인을 가진 PMOS트랜지스터(62), 및 인버터(64)의 출력신호가 인가되는 게이트와 반전 비트 라인(BLB)과 반전 리드 데이터 라인(RDLB)이에 각각 연결된 소스 및 드레인을 가진 PMOS트랜지스터(63)로 구성되어 있다.
상기 구성의 각 부 기능은 도3에 나타낸 각 부의 기능과 동일하며, 도4와 같이 구성된 장치의 데이터 처리 방법을 설명하면 다음과 같다.
메모리 셀(20-1)로 데이터를 라이트하는 경우에 라이트 드라이버(26)가 데이터(DIN)를 입력하여 데이터 라인쌍(DL, DLB)으로 데이터를 전송한다. 그러면, 열 선택 스위치(40-1)를 구성하는 NMOS트랜지스터들(60, 61)을 통하여 비트라인쌍(BL, BLB)으로 데이터를 전송하게 된다. 그리고, 메모리 셀(20-1)로부터 데이터를 리드하는 경우에는 메모리 셀(20-1)로부터 데이터가 비트 라인쌍(BL, BLB)으로 전송되고, 열 선택 스위치(40-1)를 구성하는 PMOS트랜지스터들을 통하여 데이터 라인쌍(DL, DLB)으로 데이터가 전송된다. 그런데, 도4에 나타낸 회로는 데이터 라이트시에는 NMOS트랜지스터를 통하여 데이터가 전송되고, 리드시에는 PMOS트랜지스터를 통하여 데이터가 전송되기 때문에, "하이"레벨의 데이터를 라이트하는 경우에 문턱전압만큼 감소된 전압이 비트라인쌍으로 전송되고, "로우"레벨의 데이터를 리드하는 경우에 문턱전압만큼 감소된 전압이 데이터 라인쌍으로 전송된다. 따라서, 비트라인쌍으로 전원전압 레벨을 전송할 수 없으므로 저 전원전압 마아진 향상에 도움을 주기 못한다는 단점이 있었다.
결과적으로, 도4에 나타낸 반도체 메모리 장치는 그 구성에 있어서, 열 선택 스위치를 구성하는 PMOS트랜지스터만이 데이터 라인쌍에 연결됨으로써 데이터 라인 부하가 줄어들게 된다. 그러나, 그 장치의 데이터 라이트 동작시에 열 선택 스위치를 구성하는 NMOS트랜지스터만을 통하여 비트라인쌍으로 데이터가 전송됨으로 "하이"레벨의 신호 전송시에 비트라인쌍으로 전원전압 레벨을 전달할 수 없다는 문제점이 있었다.
그래서, 본 발명에서는 도3 및 4에 나타낸 종래 기술의 단점을 제거하여 데이터 라인의 부하도 줄이고, 비트라인쌍으로 전원전압 레벨을 전달할 수 있는 반도체 메모리 장치와 그 장치의 데이터 처리방법을 제시하고자한다.
도5는 본 발명의 반도체 메모리 장치의 구성을 나타내는 것으로, 메모리 셀들(20-1, 20-2, ..., 20-n), 행 어드레스 디코더(22), 열 어드레스 디코더(24), 라이트 드라이버(70), 센스 증폭기(28), 프리차지 및 등화 회로들(30-1, 30-2, ..., 30-n), 및 열 선택 스위치들(40-1, 40-2, ..., 40-n)로 구성되어 있다.
도5에 나타낸 구성은 도4에 나타낸 구성과 동일하며, 단지, 라이트 드라이버(70)의 출력단자가 4개로 이루어져 있으며, 그 중 두개의 출력단자와 리드 데이터 라인쌍(RDL, RDLB)을 각각 연결하여 구성한 것이 다를 뿐이다.
도6은 본 발명의 반도체 메모리 장치의 라이트 드라이버의 일실시예의 구성을 나타내는 것으로, 전원전압이 인가되는 소스와 반전 라이트 인에이블 신호(WEB)가 인가되는 게이트를 가진 PMOS트랜지스터(P1), PMOS트랜지스터(P1)의 드레인에 연결된 소스와 입력 신호(DIN)가 인가되는 게이트와 반전 리드 데이터 라인(RDLB)에 연결된 드레인을 가진 PMOS트랜지스터(P2), 반전 라이트 데이터 라인(WDLB)에 연결된 드레인과 입력 신호(DIN)가 인가되는 게이트를 가진 NMOS트랜지스터(N1), NMOS트랜지스터(N1)의 소스에 연결된 드레인과 라이트 인에이블 신호(WE)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N2), 전원전압이 인가되는 소스와 반전 라이트 인에이블 신호(WEB)가 인가되는 게이트를 가진 PMOS트랜지스터(P3), PMOS트랜지스터(P3)의 드레인에 연결된 소스와 반전 입력 신호(DINB)가 인가되는 게이트와 리드 데이터 라인(RDL)에 연결된 드레인을 가진 PMOS트랜지스터(P4), 라이트 데이터 라인(WDL)에 연결된 드레인과 반전 입력 신호(DINB)가 인가되는 게이트를 가진 NMOS트랜지스터(N3), 및 NMOS트랜지스터(N3)의 소스에 연결된 드레인과 라이트 인에이블 신호(WE)가 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(N4)로 구성되어 있다.
상기 구성의 각 부 기능은 도3 및 4에 나타낸 각 부의 기능과 동일하며, 본 발명의 반도체 메모리 장치의 데이터 처리 방법을 도5, 및 6을 이용하여 설명하면 다음과 같다.
메모리 셀(20-1)로 "하이"레벨의 입력신호(DIN)를 라이트하는 경우에는, 라이트 인에이블 신호(WE)가 "하이"레벨이므로, 도6의 NMOS트랜지스터들(N1, N2)이 온되어 반전 라이트 데이터 라인(WDLB)에 "로우"레벨의 데이터가 전송된다. 그리고, PMOS트랜지스터들(P3, P4)이 온되어 리드 데이터 라인(RDL)에 "하이"레벨의 데이터가 전송된다. 열 선택 스위치(40-1)를 구성하는 트랜지스터들이 온되어 있으므로, 반전 라이트 데이터 라인(WDLB)으로 전송된 "로우"레벨의 데이터는 NMOS트랜지스터(61)를 통하여 반전 비트 라인(BL1B)으로 전송되고, 리드 데이터 라인(RDL)으로 전송된 "하이"레벨의 데이터는 PMOS트랜지스터(62)를 통하여 비트 라인(BL1)으로 전송된다. 따라서, 비트 라인을 전원전압 및 접지전압 레벨로 할 수 있다.
그리고, "로우"레벨의 입력신호(DIN)를 라이트하는 경우에는, NMOS트랜지스터들(N3, N4)이 온되어 있으므로 라이트 데이터 라인(WDL)으로 "로우"레벨의 데이터를 전송하고, PMOS트랜지스터들(P1, P2)이 온되어 있으므로 반전 리드 데이터 라인(RDLB)으로 "하이"레벨의 데이터를 전송한다. 그리고, 열 선택 스위치(40-1)를 구성하는 트랜지스터들이 온되어 있으므로, 라이트 데이터 라인(WDL)으로 전송된 "로우"레벨의 데이터는 NMOS트랜지스터(60)를 통하여 비트 라인(BL1)으로 전송되고, 반전 리드 데이터 라인(RDLB)으로 전송된 "하이"레벨의 데이터는 PMOS트랜지스터(63)를 통하여 반전 비트 라인(BL1B)으로 전송된다. 따라서, 이 경우에도 비트 라인을 전원전압 및 접지전압 레벨로 할 수 있다.
그리고, 메모리 셀(20-1)에 저장된 "하이"레벨의 데이터를 리드하는 리드 동작 수행시에는 비트 라인쌍으로 전송된 데이터를 PMOS트랜지스터들만을 통하여 데이터 라인쌍으로 전송함으로써 NMOS트랜지스터의 접합 캐패시턴스 감소 만큼 데이터 라인의 부하를 감소할 수 있다. 이와같이 리드 동작 수행시에 PMOS트랜지스터만을 이용하는 것은 비트 라인쌍과 데이터 라인쌍이 전원전압 레벨로 프리차지된 상태에서 리드동작이 이루어지고, 또한 비트 라인쌍의 벌어짐이 NMOS트랜지스터의 문턱전압이하로 벌어지기 때문에 리드 동작시에 NMOS트랜지스터는 언제나 오프된 상태로 존재하게 된다.
도7은 본 발명의 반도체 메모리 장치의 라이트 드라이버의 다른 실시예의 구성을 나타내는 것으로, 전원전압이 인가되는 소스와 반전 라이트 인에이블 신호(WEB)가 인가되는 게이트를 가진 PMOS트랜지스터(P5), PMOS트랜지스터(P5)의 드레인에 연결된 소스와 입력신호(DIN)가 인가되는 게이트와 반전 라이트 데이터 라인(WDLB)에 연결된 드레인을 가진 PMOS트랜지스터(P6), 라이트 데이터 라인(WDL)에 연결된 드레인과 입력신호(DIN)가 인가되는 게이트를 가진 NMOS트랜지스터(N5), NMOS트랜지스터(N5)의 소스에 연결된 드레인과 라이트 인에이블 신호(WE)가 인가되는 게이트와 접지전압에 연결된 소스를 가진 NMOS트랜지스터(N6)로 구성되어 있다. PMOS트랜지스터들(P7, P8)과 NMOS트랜지스터들(N7, N8)의 구성, PMOS트랜지스터들(P9, P10)과 NMOS트랜지스터들(N9, N10)의 구성, 및 PMOS트랜지스터들(P11, P12)과 NMOS트랜지스터들(N11, N12)의 구성은 상술한 PMOS트랜지스터들(P5, P6)과 NMOS트랜지스터들(N5, N6)의 구성과 동일하며, PMOS트랜지스터들(P7, P9, P11)의 게이트로 반전 라이트 인에이블 신호(WEB)가 인가되고, NMOS트랜지스터들(N8, N10, N12)로 라이트 인에이블 신호(WE)가 인가되고, PMOS트랜지스터들(P8, P12)과 NMOS트랜지스터들(N7, N11)로 반전 입력 신호(DINB)가 인가되고, PMOS트랜지스터(P10)과 NMOS트랜지스터(N9)로 입력 신호(DIN)가 인가되고, PMOS트랜지스터(P8)와 NMOS트랜지스터(N7)의 드레인 공통점이 라이트 데이터 라인(WDL)에 연결되고, PMOS트랜지스터(P10)와 NMOS트랜지스터(N9)의 드레인 공통점이 반전 리드 데이터 라인(RDLB)에 연결되고, PMOS트랜지스터(P12)와 NMOS트랜지스터(N11)의 드레인 공통점이 리드 데이터 라인(RDL)에 연결되어 구성되어 있다.
도7에 나타낸 라이트 드라이버는 도6에 나타낸 라이트 드라이버와 동일한 동작을 수행하게 되는데, 그 동작을 설명하면 다음과 같다.
메모리 셀(20-1)로 "하이"레벨의 입력신호(DIN)를 라이트하는 경우에는, 라이트 인에이블 신호(WE)가 "하이"레벨이므로, NMOS트랜지스터들(N5, N6, N9, N10)이 온되어 반전 라이트 데이터 라인(WDLB) 및 반전 리드 데이터 라인(RDLB)으로 "로우"레벨의 데이터가 전송되고, PMOS트랜지스터들(P7, P8, P11, P12)이 온되어 라이트 데이터 라인(WDL)과 리드 데이터 라인(RDL)으로 "하이"레벨의 데이터가 전송된다. 그리고, 열 선택 스위치(40-1)를 구성하는 트랜지스터들이 온되어 있으므로, 라이트 데이터 라인(WDL)과 리드 데이터 라인(RDL)으로 전송된 "하이"레벨의 데이터가 NMOS트랜지스터(60) 및 PMOS트랜지스터(62)를 통하여 비트 라인(BL1)으로 전송되고, 반전 라이트 데이터 라인(WDLB)과 반전 리드 데이터 라인(WRDL)으로 전송된 "로우"레벨의 데이터는 NMOS트랜지스터(61)와 PMOS트랜지스터(63)를 통하여 반전 비트 라인(BL1B)으로 전송된다. 따라서, 비트 라인을 전원전압 및 접지전압 레벨로 만들 수 있다.
그리고, "로우"레벨의 입력신호(DIN)를 라이트하는 경우에는, PMOS트랜지스터들(P5, P6, P9, P10)과 NMOS트랜지스터들(N7, N8, N11, N12)이 온되어 반전 라이트 데이터 라인(WDLB) 및 반전 리드 데이터 라인(RDLB)으로 "하이"레벨의 데이터가 전송되고, 라이트 데이터 라인(WDL) 및 리드 데이터 라인(RDL)으로 "로우"레벨의 데이터가 전송된다. 그리고, 열 선택 스위치(40-1)를 구성하는 트랜지스터들이 온되어 있으므로, 라이트 데이터 라인(WDL) 및 리드 데이터 라인(RDL)으로 "로우"레벨의 데이터는 NMOS트랜지스터(60)와 PMOS트랜지스터(62)를 통하여 비트 라인(BL1)으로 전송되고, 반전 라이트 데이터 라인(WDLB)과 반전 리드 데이터 라인(RDLB)으로 전송된 "하이"레벨의 데이터는 NMOS트랜지스터(61)와 PMOS트랜지스터(63)를 통하여 반전 비트 라인(BL1B)으로 전송된다. 따라서, 이 경우에도 비트 라인을 전원전압 및 접지전압 레벨로 만들 수 있다.
따라서, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 "하이"레벨을 전송할 때는 열 선택 스위치를 구성하는 PMOS트랜지스터를 통하여 전송하고, "로우"레벨을 전송할 때는 열 선택 스위치를 구성하는 NMOS트랜지스터를 통하여 전송하거나, 또는 PMOS트랜지스터와 NMOS트랜지스터 모두를 통하여 데이터를 전송함으로써, 데이터 라인의 부하를 줄이고, 비트라인쌍으로 전원전압 및 접지전압 레벨을 전달할 수 있다.
따라서, 본 발명의 반도체 메모리 장치 및 그 장치의 데이터 처리 방법은 데이터 라인 부하를 줄이고, 라이트시에 비트라인쌍으로 전원전압 및 접지전압을 전달함으로써 저 전원전압 마아진 향상에 유용하다.

Claims (24)

  1. 복수개의 비트 라인쌍들;
    복수개의 워드 라인들;
    상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결되어 데이터를 저장하기 위한 복수개의 메모리 셀들;
    행 어드레스 신호를 디코딩하여 복수개의 워드 라인들을 선택하기 위한 워드 라인 선택신호들을 발생하기 위한 행 어드레스 디코더;
    열 어드레스 신호를 디코딩하여 복수개의 비트라인쌍을 선택하기 위한 열 선택신호들을 발생하기 위한 열 어드레스 디코더;
    상기 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍;
    "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인으로 전송하고, 상기 "하이"레벨의 데이터 입력신호를 상기 리드 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 반전하여 상기 반전 리드 데이터 라인으로 전송하고, 상기 "로우"레벨의 데이터 입력신호를 상기 라이트 데이터 라인으로 전송하기 위한 라이트 드라이버; 및
    상기 열 선택신호들에 응답하여 각각 온되고 데이터 라이트시에 상기 라이트 데이터 라인 또는 리드 데이터 라인의 데이터를 상기 비트 라인으로 그대로 전송하고, 상기 반전 라이트 데이터 라인 또는 반전 리드 데이터 라인의 데이터를 상기 반전 비트 라인으로 그대로 전송하기 위한 복수개의 열 선택 스위치 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 라이트 드라이버는
    반전 라이트 인에이블 신호와 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀업하기 위한 제1풀업 수단;
    상기 라이트 인에이블 신호와 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀다운하기 위한 제1풀다운 수단;
    상기 반전 라이트 인에이블 신호와 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀업하기 위한 제2풀업 수단; 및
    상기 라이트 인에이블 신호와 상기 반전 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1풀업 수단은
    전원전압이 인가되는 소스와 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제1PMOS트랜지스터; 및
    상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 상기 데이터 입력신호가 인가되는 게이트와 상기 반전 리드 데이터 라인에 연결된 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제1풀다운 수단은
    상기 반전 라이트 데이터 라인에 연결된 드레인과 상기 데이터 입력신호가 인가되는 게이트를 가진 제1NMOS트랜지스터; 및
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 상기 라이트 인에이블 신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제2풀업 수단은
    전원전압이 인가되는 소스와 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제3PMOS트랜지스터; 및
    상기 제3PMOS트랜지스터의 드레인에 연결된 소스와 상기 데이터 입력신호가 인가되는 게이트와 상기 리드 데이터 라인에 연결된 드레인을 가진 제4PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제2풀다운 수단은
    상기 데이터 입력신호가 인가되는 게이트와 상기 라이트 데이터 라인에 연결된 드레인을 가진 제3NMOS트랜지스터; 및
    상기 라이트 인에이블 신호가 인가되는 게이트와 상기 제3NMOS트랜지스터의 드레인에 연결된 소스와 접지전압에 연결된 소스를 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 열 선택 스위치 수단들 각각은
    상기 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 라이트 데이터 라인사이의 데이터의 전송을 위한 제5NMOS트랜지스터;
    상기 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 라이트 데이터 라인사이의 데이터의 전송을 위한 제6NMOS트랜지스터;
    반전 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 리드 데이터 라인사이의 데이터의 전송을 위한 제5PMOS트랜지스터; 및
    상기 반전 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 리드 데이터 라인사이의 데이터의 전송을 위한 제6PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 복수개의 비트 라인쌍들;
    복수개의 워드 라인들;
    상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결되어 데이터를 저장하기 위한 복수개의 메모리 셀들;
    행 어드레스 신호를 디코딩하여 복수개의 워드 라인들을 선택하기 위한 워드 라인 선택신호들을 발생하기 위한 행 어드레스 디코더;
    열 어드레스 신호를 디코딩하여 복수개의 비트라인쌍을 선택하기 위한 열 선택신호들을 발생하기 위한 열 어드레스 디코더;
    상기 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍;
    데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인 및 반전 리드 데이터 라인으로 전송하고, 상기 데이터 입력신호를 상기 라이트 데이터 라인 및 리드 데이터 라인으로 전송하기 위한 라이트 드라이버; 및
    상기 열 선택신호들에 응답하여 각각 온되고 데이터 라이트시에 상기 라이트 데이터 라인 및 리드 데이터 라인의 데이터를 상기 비트 라인으로 그대로 전송하고, 상기 반전 라이트 데이터 라인 및 반전 리드 데이터 라인의 데이터를 상기 반전 비트 라인으로 그대로 전송하기 위한 복수개의 열 선택 스위치 수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 라이트 드라이버는
    반전 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀업하기 위한 제1풀업 수단;
    라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 반전 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀업하기 위한 제2풀업 수단;
    상기 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀업하기 위한 제3풀업 수단;
    상기 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀다운하기 위한 제3풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀업하기 위한 제4풀업 수단; 및
    상기 라이트 인에이블 신호 및 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀다운하기 위한 제4풀다운 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1풀업 수단은
    전원전압이 인가되는 소스와 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제1PMOS트랜지스터; 및
    상기 제1PMOS트랜지스터의 드레인에 연결된 소스와 상기 데이터 입력신호가 인가되는 게이트와 상기 반전 라이트 데이터 라인에 연결된 드레인을 가진 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 제1풀다운 수단은
    상기 제2PMOS트랜지스터의 드레인에 연결된 드레인과 상기 데이터 입력신호가 인가되는 게이트를 가진 제1NMOS트랜지스터; 및
    상기 제1NMOS트랜지스터의 소스에 연결된 드레인과 상기 라이트 인에이블 신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제2풀업 수단은
    전원전압이 인가되는 소스와 상기 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제3PMOS트랜지스터; 및
    상기 제3PMOS트랜지스터의 드레인에 연결된 소스와 반전 데이터 입력신호가 인가되는 게이트와 상기 라이트 데이터 라인에 연결된 드레인을 가진 제4PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 제2풀다운 수단은
    상기 제4PMOS트랜지스터의 드레인에 연결된 드레인과 상기 반전 데이터 입력신호가 인가되는 게이트를 가진 제3NMOS트랜지스터; 및
    상기 제3NMOS트랜지스터의 소스에 연결된 드레인과 상기 라이트 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서, 상기 제3풀업 수단은
    전원전압이 인가되는 소스와 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제5PMOS트랜지스터; 및
    상기 제5PMOS트랜지스터의 드레인에 연결된 소스와 상기 데이터 입력신호가 인가되는 게이트와 상기 반전 리드 데이터 라인에 연결된 드레인을 가진 제6PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  15. 제9항에 있어서, 상기 제3풀다운 수단은
    상기 제6PMOS트랜지스터의 드레인에 연결된 드레인과 상기 데이터 입력신호가 인가되는 게이트를 가진 제5NMOS트랜지스터; 및
    상기 제5NMOS트랜지스터의 소스에 연결된 드레인과 상기 라이트 인에이블 신호가 인가되는 게이트와 접지전압에 연결된 소스를 가진 제6NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서, 상기 제4풀업 수단은
    전원전압이 인가되는 소스와 상기 반전 라이트 인에이블 신호가 인가되는 게이트를 가진 제7PMOS트랜지스터; 및
    상기 제7PMOS트랜지스터의 드레인에 연결된 소스와 반전 데이터 입력신호가 인가되는 게이트와 상기 리드 데이터 라인에 연결된 드레인을 가진 제8PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  17. 제9항에 있어서, 상기 제4풀다운 수단은
    상기 제8PMOS트랜지스터의 드레인에 연결된 드레인과 상기 반전 데이터 입력신호가 인가되는 게이트를 가진 제7NMOS트랜지스터; 및
    상기 제7NMOS트랜지스터의 소스에 연결된 드레인과 상기 라이트 인에이블 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제8NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  18. 제8항에 있어서, 상기 열 선택 스위치 수단들 각각은
    상기 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 라이트 데이터 라인사이의 데이터의 전송을 위한 제9NMOS트랜지스터;
    상기 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 라이트 데이터 라인사이의 데이터의 전송을 위한 제10NMOS트랜지스터;
    반전 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 리드 데이터 라인사이의 데이터의 전송을 위한 제9PMOS트랜지스터; 및
    상기 반전 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 리드 데이터 라인사이의 데이터의 전송을 위한 제10PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 복수개의 비트 라인쌍들;
    복수개의 워드 라인들;
    상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결되어 데이터를 저장하기 위한 복수개의 메모리 셀들;
    행 어드레스 신호를 디코딩하여 복수개의 워드 라인들을 선택하기 위한 워드 라인 선택신호들을 발생하기 위한 행 어드레스 디코더;
    열 어드레스 신호를 디코딩하여 복수개의 비트라인쌍을 선택하기 위한 열 선택신호들을 발생하기 위한 열 어드레스 디코더;
    상기 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍;
    상기 라이트 데이터 라인쌍 및 상기 리드 데이터 라인쌍으로 데이터 입력신호를 전송하기 위한 라이트 드라이버; 및
    상기 열 선택신호들에 응답하여 각각 온되고 상기 복수개의 비트 라인쌍들과 상기 라이트 데이터 라인쌍 및 리드 데이터 라인쌍과의 데이터의 전송을 위한 열 선택 스위칭 수단들을 구비한 반도체 메모리 장치의 데이터 처리방법에 있어서,
    상기 라이트 드라이버가 "하이"레벨의 데이터 입력신호를 상기 리드 데이터 라인으로 전송하고, 상기 "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 상기 라이트 데이터 라인으로 전송하고, 상기 "로우"레벨의 데이터 입력신호를 반전하여 상기 반전 리드 데이터 라인으로 전송하는 단계; 및
    상기 열 선택 스위칭 수단이 상기 리드 데이터 라인 및 상기 반전 라이트 데이터 라인으로 전송된 데이터를 상기 비트 라인쌍으로 그대로 전송하거나, 상기 라이트 데이터 라인 및 상기 반전 리드 데이터 라인으로 전송된 데이터를 상기 비트 라인쌍으로 그대로 전송하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리 방법.
  20. 제19항에 있어서, 상기 라이트 드라이버는
    반전 라이트 인에이블 신호와 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀업하기 위한 제1풀업 수단;
    상기 라이트 인에이블 신호와 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀다운하기 위한 제1풀다운 수단;
    상기 반전 라이트 인에이블 신호와 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀업하기 위한 제2풀업 수단; 및
    상기 라이트 인에이블 신호와 상기 반전 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법.
  21. 제19항에 있어서, 상기 열 선택 스위치 수단들 각각은
    상기 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 라이트 데이터 라인사이의 데이터의 전송을 위한 제1NMOS트랜지스터;
    상기 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 라이트 데이터 라인사이의 데이터의 전송을 위한 제2NMOS트랜지스터;
    반전 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 리드 데이터 라인사이의 데이터의 전송을 위한 제1PMOS트랜지스터; 및
    상기 반전 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 리드 데이터 라인사이의 데이터의 전송을 위한 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법.
  22. 복수개의 비트 라인쌍들;
    복수개의 워드 라인들;
    상기 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 연결되어 데이터를 저장하기 위한 복수개의 메모리 셀들;
    행 어드레스 신호를 디코딩하여 복수개의 워드 라인들을 선택하기 위한 워드 라인 선택신호들을 발생하기 위한 행 어드레스 디코더;
    열 어드레스 신호를 디코딩하여 복수개의 비트라인쌍을 선택하기 위한 열 선택신호들을 발생하기 위한 열 어드레스 디코더;
    상기 복수개의 비트라인쌍과 연결된 라이트 데이터 라인쌍 및 리드 데이터 라인쌍;
    상기 라이트 데이터 라인쌍 및 상기 리드 데이터 라인쌍으로 데이터 입력신호를 전송하기 위한 라이트 드라이버; 및
    상기 열 선택신호들에 응답하여 각각 온되고 상기 복수개의 비트 라인쌍들과 상기 라이트 데이터 라인쌍 및 리드 데이터 라인쌍과의 데이터의 전송을 위한 열 선택 스위칭 수단들을 구비한 반도체 메모리 장치의 데이터 처리방법에 있어서,
    상기 라이트 드라이버가 "하이"레벨의 데이터 입력신호를 상기 라이트 데이터 라인과 리드 데이터 라인으로 전송하고, 상기 "하이"레벨의 데이터 입력신호를 반전하여 상기 반전 라이트 데이터 라인과 상기 반전 리드 데이터 라인으로 전송하고, "로우"레벨의 데이터 입력신호를 상기 반전 라이트 데이터 라인과 반전 리드 데이터 라인으로 전송하고, 상기 "로우"레벨의 데이터 입력신호를 반전하여 상기 라이트 데이터 라인과 리드 데이터 라인으로 전송하는 단계; 및
    상기 열 선택 스위칭 수단이 상기 라이트 데이터 라인 또는 리드 데이터 라인으로 전송된 데이터를 상기 비트 라인으로 그대로 전송하고, 상기 리드 데이터 라인 또는 반전 리드 데이터 라인으로 전송된 데이터를 상기 반전 비트 라인으로 그대로 전송하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리 방법.
  23. 제22항에 있어서, 상기 라이트 드라이버는
    반전 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀업하기 위한 제1풀업 수단;
    라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 반전 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀업하기 위한 제2풀업 수단;
    상기 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 라이트 데이터 라인을 풀다운하기 위한 제2풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀업하기 위한 제3풀업 수단;
    상기 라이트 인에이블 신호 및 상기 데이터 입력신호에 응답하여 상기 반전 리드 데이터 라인을 풀다운하기 위한 제3풀다운 수단;
    상기 반전 라이트 인에이블 신호 및 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀업하기 위한 제4풀업 수단; 및
    상기 라이트 인에이블 신호 및 상기 반전 데이터 입력신호에 응답하여 상기 리드 데이터 라인을 풀다운하기 위한 제4풀다운 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리 방법.
  24. 제22항에 있어서, 상기 열 선택 스위치 수단들 각각은
    상기 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 라이트 데이터 라인사이의 데이터의 전송을 위한 제1NMOS트랜지스터;
    상기 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 라이트 데이터 라인사이의 데이터의 전송을 위한 제2NMOS트랜지스터;
    반전 열 선택신호에 응답하여 온되고 상기 비트 라인과 상기 리드 데이터 라인사이의 데이터의 전송을 위한 제1PMOS트랜지스터; 및
    상기 반전 열 선택신호에 응답하여 온되고 상기 반전 비트 라인과 상기 반전 리드 데이터 라인사이의 데이터의 전송을 위한 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 데이터 처리방법.
KR1019980014223A 1998-04-21 1998-04-21 반도체 메모리 장치 및 그 장치의 데이터 처리 방법 KR19990080756A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980014223A KR19990080756A (ko) 1998-04-21 1998-04-21 반도체 메모리 장치 및 그 장치의 데이터 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980014223A KR19990080756A (ko) 1998-04-21 1998-04-21 반도체 메모리 장치 및 그 장치의 데이터 처리 방법

Publications (1)

Publication Number Publication Date
KR19990080756A true KR19990080756A (ko) 1999-11-15

Family

ID=65890565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014223A KR19990080756A (ko) 1998-04-21 1998-04-21 반도체 메모리 장치 및 그 장치의 데이터 처리 방법

Country Status (1)

Country Link
KR (1) KR19990080756A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757931B1 (ko) * 2006-06-29 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치
KR100927397B1 (ko) * 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757931B1 (ko) * 2006-06-29 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치
KR100927397B1 (ko) * 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
US7663943B2 (en) 2007-06-08 2010-02-16 Hynix Semiconductor Inc. Semiconductor memory device and method for reading/writing data thereof
US7916558B2 (en) 2007-06-08 2011-03-29 Hynix Semiconductor Inc. Semiconductor memory device and method for reading/writing data thereof

Similar Documents

Publication Publication Date Title
KR950009877B1 (ko) 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치
US4953127A (en) Semiconductor memory having different read and write word line voltage levels
US5936881A (en) Semiconductor memory device
US5959931A (en) Memory system having multiple reading and writing ports
USRE37176E1 (en) Semiconductor memory
US7035161B2 (en) Semiconductor integrated circuit
US5844845A (en) Data read circuit for use in semiconductor storage apparatus of CMOS memory
US4951259A (en) Semiconductor memory device with first and second word line drivers
KR100253781B1 (ko) 스태틱형 반도체 기억 장치 및 그 동작 방법
JPH05290575A (ja) 半導体メモリ装置
KR0158933B1 (ko) 반도체 기억 장치
US4447892A (en) Pre-charge for the bit lines of a random access memory
KR100403348B1 (ko) 계층적 구조를 갖는 비트라인 선택 회로
US6603692B2 (en) Semiconductor memory device improving data read-out access
KR100344819B1 (ko) 불휘발성 강유전체 메모리 장치 및 그 구동회로
US5418748A (en) Bit line load circuit for semiconductor static RAM
US6314038B1 (en) Semiconductor memory device for reducing parasitic resistance of the I/O lines
JPS61267992A (ja) ランダムアクセスメモリ
KR19990080756A (ko) 반도체 메모리 장치 및 그 장치의 데이터 처리 방법
JP3599963B2 (ja) 半導体集積回路
US20060176747A1 (en) Circuit for interfacing local bitlines with global bitline
US6058067A (en) Multi-bank semiconductor memory device having an output control circuit for controlling bit line pairs of each bank connected to data bus pairs
KR100474550B1 (ko) 차아지리싸이클방식을이용한디램장치
US6226220B1 (en) Semiconductor memory device
KR100373350B1 (ko) 저전력 내장형 에스램

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination