KR20000013741A - 반도체 메모리 장치의 듀얼 포트 램 - Google Patents

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Abstract

본 발명에 따른 듀얼 포트 램의 비트 셀은 래치 회로와 제 1 및 제 2 워드 라인들 및 제 1 및 제 2 그룹의 비트 라인들을 포함한다. 상기 래치 회로는 입/출력 단자들이 상호 교차되도록 연결되는 제 1 및 제 2 인버터들을 포함한다. 상기 제 1 인버터는 전원 전압에 연결되는 PMOS 트랜지스터 및 상기 PMOS 트랜지스터와 접지 전압의 사이에 병렬로 연결되는 제 1 및 제 2 NMOS 트랜지스터들을 포함한다. 상기 제 2 인버터는 전원 전압에 연결되는 PMOS 트랜지스터 및 상기 PMOS 트랜지스터와 접지 전압의 사이에 병렬로 연결되는 제 1 및 제 2 NMOS 트랜지스터들을 포함한다. 상기 제 1 및 제 2 인버터들의 상기 제 1 및 제 2 NMOS 트랜지스터들은 상기 제 1 및 제 2 그룹들의 비트 라인들을 각 그룹별로 배열하기 위한 형태로 배열되어 있다.

Description

반도체 메모리 장치의 듀얼 포트 램(DUAL POT RAM OF SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치(semiconductor memory device)에 관한 것으로서, 구체적으로는 듀얼 포트 비트 셀(dual port bit cell)에 관한 것이다.
도 1 내지 도 3b를 참조하면, 일반적인 듀얼 포트 비트 셀은 두 개의 워드 라인들(W/L1, W/L2), 4 개의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b), 두 개의 인버터들(I1, I2)로 구성된 래치 회로 및 상기 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)과 상기 래치 회로를 연결하기 위한 4 개의 트랜지스터들(N1, N2, N3, N4)로 구성된다. 상기 트랜지스터들(N1, N2, N3, N4)은 상기 비트 셀을 선택하기 위해 상기 워드 라인들(W/L1, W/L2)을 통해 공급되는 어드레스(address)의 제어에 의해 기입 동작 동안에 상기 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)로부터의 데이터(data)를 상기 래치 회로로 전달하고, 독출 동작 동안에 상기 래치 회로로부터의 데이터를 상기 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)로 전달한다. 상기 래치 회로는 상기 기입 동작 동안에 상기 트랜지스터들(N1, N2, N3, N4)을 통해 전달되는 상기 데이터를 래치하고, 그리고 상기 독출 동작 동안에 래치된 상기 데이터를 상기 트랜지스터들(N1, N2, N3, N4)을 통해 출력한다.
상기 비트 셀은 상기 비트 라인(B/L1)과 상기 비트 라인(B/L2)이 그리고 상기 비트 라인(B/L1b)과 상기 비트 라인(B/L2b)이 인접하게 배열되는 구조를 갖고 있다. 상기 비트 셀의 상기 비트 라인들(B/L1, B/L1b)과 상기 비트 라인들(B/L2, B/L2b)은 상기 워드 라인들(W/L1, W/L2)에 공급되는 상기 어드레스(address)에 따라 각각 다른 시점에서 동작하게 된다. 예컨대, 데이터의 기입이나 독출 동작을 위해 상기 비트 라인들(B/L1, B/L1b)에 소정의 전압이 공급되면, 상기 비트 라인들(B/L2, B/L2b)은 상기 비트 라인들(B/L1, B/L1b)의 상기 전압에 영향을 받아 전압 레벨이 상승되는 간섭이 발생된다. 이러한 간섭은 상기 기입 및 독출 동작시에 기입되거나 상기 비트 셀부터 출력되는 데이터를 변형시켜 잘못된 데이터를 출력하는 등의 오동작을 유발시킨다.
도 2의 비트 셀은 도 1의 비트 셀에서 발생되는 비트 라인간의 간섭을 방지하기 위해 상기 비트 라인들(B/L2, B/L2b)이 교차되도록 배열되는 구조를 갖는다. 상기 비트 셀의 구조는 상기 비트 라인들(B/L1, B/L2) 및 상기 비트 라인들(B/L1b, B/L21b)에서 발생되는 간섭을 상쇄시킬 수 있다. 그러나, 도 3a 및 도 3b를 참조하면, 상기 비트 셀의 구조는 상기 비트 라인들(B/L2, B/L2b)의 영역들(8, 9)이 교차되도록 배열하기 위해서 콘택들(C3, C4)을 이용하여 상기 비트 라인들(B/L2, B/L2b) 영역들(8, 9)을 교차시켜 연결한다.
그런데, 상기 비트 라인들(B/L2, B/L2b)은 상기 콘택들(C3, C4)의 저항으로 인해 상기 비트 라인들(B/L1, B/L1b)에 비해 큰 저항 값을 가지게 된다. 또한, 상기 비트 라인들(B/L1, B/L1b) 영역(6, 7)의 콘택들(C1, C2)들은 상기 비트 셀의 경계면(boundary)에 형성되어 인접하게 배열된 비트 셀들을 공유함으로써, 상기 비트 라인들(B/L1, B/L1b)의 커패시턴스(capacitance)를 줄이는 역할을 한다. 그러나, 상기 비트 라인들(B/L2, B/L2b)의 커패시턴스는 그대로 유지되어 상기 비트 라인들(B/L1, B/L1b)에 비해 약 두배의 커패시턴스를 가지게 된다. 이와 같은 상기 비트 라인들(B/L2, B/L2b)의 큰 저항 및 커패시턴스는 상기 듀얼 포트 램의 동작 속도를 저하시키고 그리고 전력의 소모를 증가시키는 원인이 된다.
따라서 본 발명의 목적은 간섭 효과를 방지하고, 동작 속도를 향상시키며 그리고 전류의 소모를 줄일 수 있는 반도체 메모리 장치의 듀얼 포트 램을 제공하는 것이다.
도 1은 일반적인 듀얼 포트 램의 비트 셀을 보여주는 회로도;
도 2는 종래의 기술에 따른 듀얼 포트 램의 비트 셀을 보여주는 회로도;
도 3a 및 도 3c는 도 2의 비트 셀의 레이 아웃 구조를 보여주는 도면;
도 4는 본 발명에 따른 듀얼 포트 램의 비트 셀을 보여주는 회로도;
도 5a 및 도 5b는 도 4의 비트 셀의 레이 아웃 구조를 보여주는 도면이다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 듀얼 포트 램은 상기 메모리 셀들을 따라 행의 방향으로 신장하는 제 1 및 제 2 워드 라인들과; 상기 제 1 및 제 2 워드 라인들과 교차되도록 열의 방향을 따라 신장하며, 상호 인접하게 배열되는 제 1 그룹의 비트 라인들과; 상기 제 1 및 제 2 워드 라인들과 교차되도록 열의 방향을 따라 신장하며, 상호 인접하게 배열되는 제 2 그룹의 비트 라인들과; 상기 비트 라인의 제 1 및 제 2 그룹들 사이에 배열되는 래치 수단 및; 상기 제 1 및 제 2 워드 라인들의 전압 레벨에 따라 상기 제 1 및 제 2 그룹들의 비트 라인들과 상기 래치 수단을 선택적으로 연결하는 스위칭 수단을 포함하되, 상기 래치 수단은, 전원 전압과 접지 전압의 사이에 병렬로 연결되는 제 1 및 제 2 그룹들의 MOS 트랜지스터들 포함한다.
이 실시예에 있어서, 상기 제 1 그룹의 MOS 트랜지스터들은, 노드와, 상기 전원 전압과 상기 노드의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 PMOS 트랜지스터와, 상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 제 1 NMOS 트랜지스터 및, 상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제 2 그룹의 MOS 트랜지스터들은, 노드와, 상기 전원 전압과 상기 노드의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 PMOS 트랜지스터와, 상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 제 1 NMOS 트랜지스터 및, 상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함한다.
(작용)
이와같은 장치에 의해서, 상기 비트 라인들에 의해 발생되는 비트 라인들간의 간섭과 상기 각 비트 라인들의 저항 및 커패시턴스에 의해 발생되는 시간 지연 및 전류 소모를 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 4 내지 도 5b에 의거하여 상세히 설명한다.
도 4를 참조하면, 본 발명의 신규한 듀얼 포트 램의 비트 셀은 래치 회로와 제 1 및 제 2 워드 라인들(W/L1, W/L2) 및 제 1 및 제 2 그룹의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)을 포함한다. 상기 래치 회로는 입/출력 단자들이 상호 교차되도록 연결되는 제 1 및 제 2 인버터들(I1, I2)을 포함한다. 상기 제 1 인버터는 전원 전압(VCC)에 연결되는 PMOS 트랜지스터(PM1) 및 상기 PMOS 트랜지스터(PM1)와 접지 전압(VSS)의 사이에 병렬로 연결되는 제 1 및 제 2 NMOS 트랜지스터들(NM11, NM12)을 포함한다. 상기 제 2 인버터는 상기 전원 전압(VCC)에 연결되는 PMOS 트랜지스터(PM2) 및 상기 PMOS 트랜지스터(PM2)와 상기 접지 전압(VSS)의 사이에 병렬로 연결되는 제 1 및 제 2 NMOS 트랜지스터들(NM21, NM22)을 포함한다. 상기 제 1 및 제 2 인버터들의 상기 제 1 및 제 2 NMOS 트랜지스터들(NM11, NM12, NM21, NM22)은 상기 제 1 및 제 2 그룹들의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)을 그룹별로 각각 배열하기 위한 형태로 배열되어 있다.
도 4를 참조하면, 본 발명의 듀얼 포트 램의 비트 셀은 행의 방향을 따라 신장하는 제 1 및 제 2 워드 라인들(W/L1, W/L2), 열의 방향을 따라 신장하는 제 1 및 제 2 그룹의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b), 입/출력 단자들이 상호 교차되도록 연결되는 제 1 및 제 2 인버터들(I1, I2)로 구성된 래치 회로 및 상기 제 1 및 제 2 그룹들의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)과 상기 래치 회로를 연결하기 위한 트랜지스터들(N1, N2, N3, N4)을 포함한다.
상기 래치 회로의 상기 제 1 인버터(I1)는 MOS 트랜지스터들(PM1, NM11, NM12)을 포함한다. 상기 PMOS 트랜지스터(PM1)는 전원 전압(VCC)과 노드(n1)의 사이에 형성되는 전류 통로 및 노드(n2)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM11)는 상기 노드(n1)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 노드(n2)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM12)는 상기 노드(n1)와 상기 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 노드(n2)에 연결되는 게이트를 가진다.
상기 래치 회로의 상기 제 2 인버터(I2)는 MOS 트랜지스터들(PM2, NM21, NM22)을 포함한다. 상기 PMOS 트랜지스터(PM2)는 전원 전압(VCC)과 노드(n2)의 사이에 형성되는 전류 통로 및 노드(n1)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM21)는 상기 노드(n2)와 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 노드(n1)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(NM22)는 상기 노드(n2)와 상기 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 상기 노드(n1)에 연결되는 게이트를 가진다.
상기 NMOS 트랜지스터(N1)는 상기 제 1 그룹의 비트 라인(B/L1)과 상기 노드(n1)의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인(W/L1)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(N2)는 상기 제 1 그룹의 비트 라인(B/L1b)과 상기 노드(n2)의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인(W/L1)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(N3)는 상기 제 2 그룹의 비트 라인(B/L2)과 상기 노드(n1)의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인(W/L2)에 연결되는 게이트를 가진다. 상기 NMOS 트랜지스터(N4)는 상기 제 2 그룹의 비트 라인(B/L2b)과 상기 노드n2)의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인(W/L2)에 연결되는 게이트를 가진다.
이하 도 5a 및 도 5b를 참조하여 본 발명에 따른 듀얼 포트 램에 구비되는 비트 셀의 레이 아웃이 설명된다.
도 5a 및 도 5b를 참조하면, 상기 제 1 및 제 2 그룹들의 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)의 영역들(15, 16, 17, 18)은 상기 제 1 및 제 2 워드 라인들의 영역들(,)의 하부층에 배열된다. 그리고 상기 비트 셀의 상기 제 1 그룹의 비트 라인들(B/L1, B/L1b)의 영역들(15, 16)과 상기 제 2 그룹들의 비트 라인들(B/L2, B/L2b)의 영역들(17, 18)은 전원 전압(VCC) 영역(13)을 기준으로 양방향으로 각각 배열되어 있다. 상기 래치 회로의 상기 NMOS 트랜지스터들(NM11, NM12, NM21, NM22)은 상기 제 1 그룹의 상기 비트 라인들(B/L1, B/L1b) 및 상기 제 2 그룹의 비트 라인들(B/L2, B/L2b)을 그룹별로 배열하기 위한 형태로 배열되어 있다.
도 4의 상기 NMOS 트랜지스터들(N1, N2, NM11, NM21)은 상기 비트 라인(B/L1)과 평행하게 배열된 영역(11)내의 콘택들(C5, C6)의 사이에 형성된다. 상기 NMOS 트랜지스터들(N3, N4, NM12, NM22)은 상기 비트 라인(B/L2)과 평행하게 배열된 영역(12)내의 콘택들(C7, C8)의 사이에 형성된다. 상기 PMOS 트랜지스터들(PM1, PM2)은 상기 비트 라인들(B/L1b, B/L2b)의 영역들(16, 18)의 사이에 형성된다. 이러한 구조는 상기 비트 라인(15)과 상기 비트 라인(18)이 그리고 상기 비트 라인(16)과 상기 비트 라인(17)이 인접하게 배열되었을 경우에 발생되는 비트 라인들간의 간섭과 종래의 상기 비트 라인들(B/L1, B/L1b, B/L1, B/L1b)간의 간섭을 방지하기 위한 구조에서 발생되는 상기 비트 라인들(B/L2, B/L2b)의 저항의 증가를 방지한다.
그리고 상기 비트 라인들의 영역들(15, 16, 17, 18)이 상기 워드 라인들의 영역들(,)의 하부층에 배열됨으로써, 상기 비트 셀의 상부층으로 상기 비트 셀의 동작과 무관한 신호들의 배선들이 배열(routing)될 수 있다. 이로써, 상기 배선들의 길이가 감소되어 상기 비트 셀의 레이 아웃 면적을 줄일 수 있다. 그리고 상기 영역들(11, 12)내의 상기 콘택들(C5, C6, C7, C8)은 이용하여 상기 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)을 인접한 셀들과 공유하게 함으로써, 상기 비트 라인들(B/L1, B/L1b, B/L2, B/L2b)의 커패시턴스를 줄일 수 있다.
상기한 바와 같이, 비트 라인들을 비트 라인들의 하부층에 배열하고 그리고 동작되는 그룹별로 분류하여 배열함으로써, 외부 신호 및 비트 라인들간에 발생되는 간섭을 방지할 뿐만 아니라, 상기 각 비트 라인들을 저항 및 커패시턴스에 의해 발생되는 시간 지연 및 전류 소모를 줄일 수 있다.

Claims (3)

  1. 적어도 하나의 데이터를 저장하는 메모리 셀들의 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 메모리 셀들을 따라 행의 방향으로 신장하는 제 1 및 제 2 워드 라인들과;
    상기 제 1 및 제 2 워드 라인들과 교차되도록 열의 방향을 따라 신장하며, 상호 인접하게 배열되는 제 1 그룹의 비트 라인들과;
    상기 제 1 및 제 2 워드 라인들과 교차되도록 열의 방향을 따라 신장하며, 상호 인접하게 배열되는 제 2 그룹의 비트 라인들과;
    상기 비트 라인의 제 1 및 제 2 그룹들 사이에 배열되는 래치 수단 및;
    상기 제 1 및 제 2 워드 라인들의 전압 레벨에 따라 상기 제 1 및 제 2 그룹들의 비트 라인들과 상기 래치 수단을 선택적으로 연결하는 스위칭 수단을 포함하되,
    상기 래치 수단은,
    전원 전압과 접지 전압의 사이에 병렬로 연결되는 제 1 및 제 2 그룹들의 MOS 트랜지스터들 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 그룹의 MOS 트랜지스터들은,
    노드와,
    상기 전원 전압과 상기 노드의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 PMOS 트랜지스터와,
    상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 제 1 NMOS 트랜지스터 및,
    상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 1 워드 라인에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제 2 그룹의 MOS 트랜지스터들은,
    노드와,
    상기 전원 전압과 상기 노드의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 PMOS 트랜지스터와,
    상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 제 1 NMOS 트랜지스터 및,
    상기 노드와 상기 접지 전압의 사이에 형성되는 전류 통로 및 상기 제 2 워드 라인에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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