CN101770805A - 在sram设计中使用双栅极晶体管提升读/写边界 - Google Patents

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Abstract

一种集成电路结构包括静态随机存取存储器(SRAM)单元。SRAM单元包括上拉晶体管和与该上拉晶体管形成反相器的一下拉晶体管。该下拉晶体管包括连接到该上拉晶体管的栅极的前栅极，和与该前栅极解耦的后栅极。

Description

在SRAM设计中使用双栅极晶体管提升读/写边界
技术领域
本发明一般涉及集成电路，特别涉及存储器单元设计，尤其涉及静态随机存取存储器(SRAM)单元的结构和操作。
背景技术
静态随机存取存储器(SRAM)通常用在集成电路中。SRAM单元具有无需刷新而保存数据的有利特性。SRAM单元可以包括不同数量的晶体管，因此经常以晶体管的数量命名，比如，六晶体管(6-T)SRAM，八晶体管(8-T)SRAM，以及类似名称。晶体管典型地构成了存储比特的数据锁存器。增加额外的晶体管用于控制晶体管存取。SRAM单元典型地以具有行和列的阵列排布。典型地，每行的SRAM单元连接到确定当前SRAM单元是否被选中的字线。每列的SRAM单元连接到用于对SRAM单元存入比特或者读出比特的位线(或者一对位线)。
随着集成电路的微型化，集成电路的电源电压和存储器电路的工作电压也随之减小。从而，用以显示对SRAM单元的比特能稳定读出和写入的SRAM单元读写边界(margin)也降低了。由于静态噪声的存在，降低的读写边界在具体读写操作中可能导致错误。进一步，随着电源电压的降低，操作速度也随之降低。
已经采用了各种方法降低在读写工作时SRAM单元的电源电压。比如，图1示出了包括SRAM单元100和SRAM单元200的自反馈六晶体管(6-T)SRAM单元列的一部分。在SRAM单元100和200中，传输门(pass-gate)晶体管102/104和202/204都是包括前栅极110/114和210/214以及后栅极112/116和212/216的双栅极晶体管。传输门晶体管的后栅极112/116和212/216分别连接到存储节点106/108和206/208。在写入操作中，选中SRAM单元100以从位线BL写入“1”(VDD)以及从位线BLB写入“0”(VSS)。SRAM单元200未被选中。节点106在高电位，因此传输门晶体管102的后栅极112被导通。从而，在写入操作中增强了传输门晶体管102，增强了SRAM单元100的写入能力。
然而，上述讨论的结构是有缺陷的。对于未选中的SRAM单元200，假设节点206也存储了“1”，由于实际上传输门晶体管202的后栅极连接到节点206，因此各个传输门晶体管202也增强了。从而，由于位线BLB位于电压VSS，传输门晶体管202可能部分导通，或者至少具有较高的漏泄电流。这可能导致SRAM单元200的错误翻转。这种常用结构的其他问题是SRAM单元100和200需要以具有Z字形图案的P阱或N阱区域的方式排布，这种方式负面影响各个SRAM单元的可测量性。因此，需要替代解决方案解决上述问题。
发明内容
根据本发明的一个方面，一种集成电路结构包括静态随机存取存储器(SRAM)单元。该SRAM单元包括上拉晶体管和与该上拉晶体管构成反相器的下拉晶体管。该下拉晶体管包括连接到上拉晶体管的栅极的前栅极，和与前栅极解耦的后栅极。
根据本发明的另一个方面，一种集成电路结构包括字线和Y方向选择线。该SRAM单元耦合到字线。该SRAM单元包括具有第一上拉晶体管的第一反相器，和耦合到该第一上拉晶体管的第一下拉晶体管，其中第一下拉晶体管具有第一前栅极和第一后栅极。SRAM单元进一步还包括具有第二上拉晶体管并交叉耦合到第一反相器的第二反相器；以及耦合到第二上拉晶体管的第二下拉晶体管。第二下拉晶体管具有第二前栅极和第二后栅极。第一后栅极和第二后栅极连接到Y方向选择线。
根据本发明的又一方面，一种集成电路结构包括以具有行和列的阵列排布的SRAM单元，其中每个SRAM单元包括第一反相器和第二反相器。第一反相器耦合到电源电位节点，以及具有一个第一上拉晶体管和耦合到该第一上拉晶体管的一个第一下拉晶体管。第一下拉晶体管具有一个第一前栅极和一个第一后栅极。第二反相器交叉耦合到第一反相器和电源电压节点。第二反相器具有一个第二上拉晶体管和一个耦合到该第二上拉晶体管的第二下拉晶体管。第二下拉晶体管具有第二前栅极和第二后栅极，其中第二后栅极和第二后栅极是互连的。该集成电路结构进一步包括在列方向延伸的Y方向选择线，其中每个Y方向选择线耦合到同一列中所有SRAM单元的第一后栅极和和第二后栅极。
本发明的有益特性包括具有改进的写入性能、在睡眠模式工作时低漏泄电流的可靠SRAM单元，以及改进的读出抗干扰性。此外基本没有芯片面积浪费。
附图说明
为了更完整地理解本发明及其有益特性，现在结合附图参考下面的描述，其中：
图1示出了传输门晶体管的后栅极与各自SRAM单元的存储节点相连的两种传统6-T静态随机存取存储器(SRAM)单元；
图2示出了本发明的一个具体实施例，其中SRAM单元中下拉晶体管的后栅极是互连的；
图3示出了一种SRAM阵列，其中同一列中SRAM单元的所有下拉晶体管的后栅极是互连的，并且由后栅极控制器控制；
图4示出了双栅极鳍式场效应晶体管(FinFET)的横截面图；和
图5示出了本发明的一个具体实施例的示例性排布。
具体实施方式
下面具体描述本发明具体实施例的制作和使用。然而，应该理解，本发明的具体实施例提供了很多适用的发明构思，可以实施于很多具体情况中。所讨论的具体实施例仅仅说明制作和使用本发明的具体方法的，并不是限制本发明的范围。
本发明提供了一种新型静态随机存取存储器(SRAM)单元。下面描述具体实施例的变化和工作。在贯穿本发明的各种视图和示例性具体实施例中，同一引用数字用于指示同一元件。
图2示出了本发明的一个包括六晶体管(6-T)SRAM单元10和20的具体实施例。SRAM单元10包括上拉晶体管(PMOS晶体管)PU1和PU2，下拉晶体管(NMOS晶体管)PD1和PD2，和传输门晶体管PG1和PG2。上拉晶体管PU1和下拉晶体管PD1的漏极互连形成一个反相器，以及上拉晶体管PU2和下拉晶体管PD2的漏极互连形成另一个反相器。两个反相器交叉耦合形成数据锁存器。数据锁存器的存储节点X0通过传输门晶体管PG2耦合到位线BL，同样存储节点X1通过传输门晶体管PG2耦合到位线BLB。存储节点X0和X1是经常处于相反逻辑电平(逻辑高或者逻辑低)的互补节点。传输门晶体管PG1和PG2的栅极连接到字线WL。SRAM单元10耦合于电源电压(经常称为工作电压)VDD和VSS之间。SRAM单元20具有和SRAM10相同的结构。为了方便描述，SRAM单元20中的每个元件使用和SRAM单元10中对应元件相同的参考符号，并且每个参考符号后添加标记“′”。
下拉晶体管PD1和PD2均为具有一个前栅极14/16和一个后栅极12/18的双栅极晶体管。下拉晶体管PD1和PD2的前栅极14/16分别连接到上拉晶体管PU1和PU2的对应栅极。下拉晶体管PD1和PD2各自的后栅极12/18互连，并且连接到Y方向选择线YSEL。类似地，下拉晶体管PD1′和PD2′均为具有前栅极14′/16′和12′/18′的双栅极晶体管。下拉晶体管PD1′和PD2′的前栅极14′/16′分别连接到上拉晶体管PU1′和PU2′的栅极。下拉晶体管PD1′和PD2′各自的后栅极12′和18′互连，并且连接到Y方向选择线YSEL′。晶体管PG1、PG2、PU1和PU2，以及晶体管PG1′、PG2′、PU1′和PU2′均可以是包括仅一个栅极的单栅极晶体管，或者是具有前栅极和后栅极互连后起单栅极晶体管作用的双栅极晶体管。
Y方向选择线YSEL′和Y方向选择线YSEL相互隔离，并且可以同时施加不同电压。如随后段落将详细介绍的，根据连接SRAM单元的各自工作来确定优选电压。在下面的说明中，假设SRAM单元10被选中进行写入和读出操作，而SRAM单元20未被选中。
在写入操作中，SRAM单元10被选中进行写入，这样字线WL载有一个逻辑高信号“1”，比如，电位VDD。在一个具体实施例中，Y方向选择线YSEL载有一个低电位，比如，低于传输门晶体管PD1的后栅极12和传输门晶体管PD2的后栅极18的阈值电位。在另一个具体实施例中，Y方向选择线YSEL上施加的电位VSS可以是地电位(0V)。在又一个具体实施例中，Y方向选择线YSEL施加了负电位，比如，在0V和大约-0.2V之间，较低的电位会使SRAM单元10变弱。低电压削弱下拉晶体管PD1和PD2。这相当于减少SRAM单元10中的β比率。假设在写入操作之前，节点X0存储了一个“1”，而节点X1存储了一个“0”，以及位线BL具有一个“1”，和位线BLB具有一个“0”，由于削弱的下拉晶体管PD1，很容易将节点X0从“0”拉到“1”。写入操作从而更加简单和快速。
在SRAM单元10写入的时候，未选中的SRAM单元20正经历虚拟读出操作。Y方向选择线YSEL′设置到高电位。从而，下拉晶体管PD1加强了。这减少了对SRAM单元20的虚拟读出干扰。比如，如果节点X0′存储了一个“0”，由于位线BL′和BLB′都预加到VDD，所以将节点X0′从“0”拉到“1”将更加困难。这样，未选中的SRAM单元20中存储的值将仍然可靠。
在SRAM单元10的读出操作中，字线WL载有逻辑高信号“1”。Y方向选择线YSEL和YSEL′都载有相对于下拉晶体管PD1、PD2、PD1′和PD2′的后栅极的高电压，比如，大约0.2V或者VDD。施加到选中的SRAM单元10上的高电压增强了下拉晶体管PD1和PD2，这相当于提高了SRAM单元10和20中的β比率。假设这时，节点X0存储了一个“1”，而节点X1存储了一个“0”，以及位线BL、BL′、BLB和BLB′都预加到“1”，由于增强的下拉晶体管PD1，对SRAM单元10的读出干扰减小了。读出操作从而更加可靠。类似地，增强的下拉晶体管PD1′也使对SRAM单元20的虚拟读出干扰减小了。
在SRAM单元10的读出和写入操作中，SRAM单元10的未选中行的SRAM单元(图2中未示出，请参照图3)关闭它们的字线WL，其中，未选中的行是没有选中进行读出和写入的SRAM单元的行。从而，未选中行的未选中SRAM单元不受Y方向选择线YSEL和YSEL′上电位的影响，并且存储在这些SRAM单元中的值不变。
在睡眠模式中，其可以是掉电过程的一部分，所有字线WL被关闭，并且SRAM单元既不写入也不读出。这样，SRAM单元的泄漏变成了主要关注点之一。再次参照图2，包括YSEL和YSEL′的所有Y方向选择线优选地连接到低电压，更优选地连接到接地电压(0V)，甚至更优选地连接到负电压，从而减少从下拉晶体管PD1、PD2、PD1′和PD2′的泄漏。进一步，所有SRAM单元中的所有下拉晶体管优先地完全关闭。从而，在选中的SRAM单元的写入操作中，连接到Y方向选择线YSEL和YSEL′的电位具有比连接到选中的SRAM单元的YSEL上的电位更低的值(更趋向于负值)。
图3示出了包括以行和列安排的多个SRAM单元的SRAM阵列28的一部分。SRAM单元由S及其后指示行号的数字和指示列号的数字所标识，两个数字都用括号括起。字线WL、位线BL和BLB和Y方向选择线也使用各自的行号和列号标记。SRAM阵列28中每个SRAM单元的详细结构请参照图2。
所有Y方向选择线YSEL连接到控制Y方向选择线YSEL上电压的后栅极控制器上，所以，如上所述，不同的Y方向选择线YSEL在同一操作中可以具有不同的电压，以及在同一Y方向选择线YSEL在不同的操作中可以具有不同的电压。在一个示例性具体实施例中，Y方向选择线YSEL上的信号通过反相各自已知列选择线(没有示出)上的信号而产生，就是每个列选择线上的信号被反相器(没有示出)反相而产生同一列中Y方向选择线YSEL上的信号。在这种情况中，后栅极控制器包括一个连接到多个列选择线和多个反相器(没有示出)的I/O控制器，而每个反相器连接到一个列选择线。
如图2所示的下拉晶体管PD1、PD2、PD1′和PD2可以使用鳍式场效应晶体管(FinFET)实现。图4所示为示例性双栅极FinFET PD1，示出了FinFET的截面图。FinFET PD1包括半导体鳍32、栅极电介质34、鳍32一侧壁上的前栅极14和鳍32另一侧壁上的后栅极12。应该理解，在双栅极晶体管中“前栅极”和“后栅极”的命名是相对的，并且可以被反转。鳍32优先地具有小宽度W，因此当前栅极14控制的沟道和后栅极12控制的沟道都关闭时，整个鳍就关闭了。前栅极14和后栅极12的形成包括形成栅电极层和构图(或者抛光)该栅电极层。在栅电极层构图/抛光时，蚀刻鳍32顶上的一部分栅电极层以使前栅极14和后栅极12互相分开。双栅极下拉晶体管PD1、PD2、PD1′和PD2′除了FinFET也具有其他的实现方式。另一个选择是，通过抛光栅电极层从而去除栅极电介质34上表面的所有栅电极层来形成前栅极14和后栅极12。形成的前栅极14和后栅极12的上表面用虚线示出。
应该了解，虽然在本发明的具体实施例中示出了6-TSRAM单元，但是本发明的构思可以应用到具有不同晶体管数量和具有不同结构的其他SRAM单元。本领域内的技术人员，在上述内容指导和启发下，能够具体实现本发明。
图5示出了图2所示的SRAM单元10的示例性排布，其中同一参考数字用于指示同一元件。注意，本发明的具体实施例可以不采用Z字形构图的P阱或N阱区域排布。因此，本发明的具体实施例具有好的可测量性。另外，本发明的具体实施例具有改进的读写性能、改进的可靠性和改进的VCC最小值。然而，这些改进的实现并不用牺牲芯片面积。
虽然已经详细描述了本发明及其优点，但是应该理解，在此基础上做出的各种变化、置换和修改都不能脱离所附权利要求限定的本发明的精神和范围。而且，本发明应用的范围并不限于说明书中描述的处理、机器、制造、上述组合、手段、方法和步骤的具体实施例。本领域的技术人员很容易从本发明的公开中获得现在已知或者以后发展的处理、机器、制造、上述组合、手段、方法或者步骤，可以根据本发明利用所述对应具体实施例，充分实现相同的功能或者充分获得相同的结果。从而，所附权利要求用于包含其范围内的这些处理、机器、制造、上述组合、手段、方法或步骤。另外，每个权利要求构成一个单独的具体实施例，而各种权利要求和实施例的组合在本发明范围内。

Claims (15)

1.一种集成电路结构，包括：
静态随机存取存储器(SRAM)单元，包括：
第一上拉晶体管；和
与所述第一上拉晶体管形成第一反相器的第一下拉晶体管，其中，所述第一下拉晶体管包括一连接到所述第一上拉晶体管的栅极的前栅极，以及一与所述第一前栅极解耦的后栅极。
2.根据权利要求1所述的集成电路结构，其中所述SRAM单元进一步包括：
第二上拉晶体管；和
与所述第二上拉晶体管形成一第二反相器的第二下拉晶体管，其中，所述第一反相器和所述第二反相器交叉耦合，以及其中，所述第二下拉晶体管包括：连接到所述第二上拉晶体管的栅极的前栅极，和与所述第一下拉晶体管的所述后栅极耦合的后栅极，其中所述第一下拉晶体管的所述后栅极直接连接到所述第二下拉晶体管的所述后栅极。
3.根据权利要求1所述的集成电路结构，其中进一步包括一耦合到所述第一下拉晶体管的所述后栅极的后栅极控制器，其中所述后栅极控制器配置为在所述SRAM单元的第一操作中向所述第一下拉晶体管的所述后栅极施加第一电压，以及在所述SRAM单元的第二操作中向所述第一下拉晶体管的后栅极施加与所述第一电压不同的第二电压。
4.根据权利要求3所述的集成电路结构，其中所述第一操作是写入操作，所述第二操作是读出操作，并且其中所述第一电压低于所述第一下拉晶体管的所述后栅极的阈值电压，和所述第二电压高于所述阈值电压。
5.根据权利要求3所述的集成电路结构，其中所述的第一操作是写入操作，所述第二操作是读出操作，以及其中所述第一电压是接地电压，和所述第二电压基本等于所述SRAM单元的正向电源电压VDD。
6.一种集成电路结构，包括：
字线；
第一Y方向选择线；
耦合到所述字线的第一静态随机存储器(SRAM)单元，包括：
第一反相器，包括：
第一上拉晶体管；和
耦合到所述第一上拉晶体管的第一下拉晶体管，包括第一前栅极和第一后栅极；和
交叉耦合到所述第一反相器的第二反相器，包括：
第二上拉晶体管；和
耦合到所述第二上拉晶体管的第二下拉晶体管，包括第二前栅极和第二后栅极，其中所述第一后栅极和所述第二后栅极连接到所述第一Y方向选择线。
7.根据权利要求1或6所述的集成电路结构，其中所述第一下拉晶体管是包括鳍的鳍式场效应晶体管(FinFET)，以及其中所述第一前栅极位于所述鳍的第一侧壁，和所述后栅极位于所述第一侧壁对面的所述鳍的第二侧壁。
8.根据权利要求6所述的集成电路结构，其中所述第一上拉晶体管和所述第二上拉晶体管是单栅极晶体管。
9.根据权利要求6所述的集成电路结构，进一步包括在所述第一反相器和第一位线之间耦合的第一传输门晶体管，和在所述第二反相器和第二位线之间耦合的第二传输门晶体管，其中所述第一传输门晶体管和所述第二传输门晶体管是单栅极晶体管。
10.根据权利要求6所述的集成电路结构，进一步包括具有耦合到所述第一Y方向选择线的第一输出的后栅极控制器，其中所述后栅极控制器配置为在所述第一SRAM单元的第一操作中向所述第一Y方向选择线施加第一电压，和在所述SRAM单元的第二操作中向所述第一Y方向选择线施加与所述第一电压不同的第二电压。
11.根据权利要求6所述的集成电路结构，进一步包括：
耦合到所述字线的第二SRAM单元，包括附加下拉晶体管，其中所述附加下拉晶体管包括附加前栅极和附加后栅极；
连接到所述附加后栅极的第二Y方向选择线；和
后栅极控制器，包括耦合到所述第一Y方向选择线的第一输出和耦合到所述第二Y方向选择线的第二输出，其中所述后栅极控制器配置以在写入操作中向所述第一Y方向选择线施加第一电压，和在所述写入操作中向所述第二Y方向选择线施加高于所述第一电压的第二电压，以及其中所述第一SRAM单元被选中用于所述写入操作，而所述第二SRAM单元并被未选中用于所述写入操作。
12.根据权利要求6所述的集成电路结构，其中所述第一上拉晶体管和所述第二上拉晶体管是PMOS晶体管，而所述第一下拉晶体管和所述第二下拉晶体管是NMOS晶体管。
13.一种集成电路结构，包括：
包括行和列的阵列排布的静态随机存取存储器(SRAM)单元，其中每个所述SRAM单元包括：
耦合到电源电压节点的第一反相器，包括：
第一上拉晶体管；和
耦合到所述第一上拉晶体管的第一下拉晶体管，其中所述第一下拉晶体管包括第一前栅极和第一后栅极；和
交叉耦合到所述第一反相器并耦合到所述电源电压节点的第二反相器，所述第二反相器包括：
第二上拉晶体管；和
耦合到所述第二上拉晶体管的第二下拉晶体管，其中所述第二下拉晶体管包括第二前栅极和第二后栅极，以及其中所述第一后栅极和第二后栅极互连；和
在列方向延伸的Y方向选择线，其中每个所述Y方向选择线耦合到同一列中所有所述SRAM单元的所述第一后栅极和所述第二后栅极。
14.根据权利要求13所述的集成电路结构，其中所述第一上拉晶体管和所述第二上拉晶体管是具有分别连接到所述第一下拉晶体管的所述前栅极和所述第二下拉晶体管的所述前栅极的单栅极晶体管。
15.根据权利要求13所述的集成电路结构，进一步包括一具有多个输出的后栅极控制器，其中所述多个输出的每一个连接到一个所述Y方向选择线。
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