CN102569091B - 一种后栅极单晶体管动态随机存储器的制备方法 - Google Patents
一种后栅极单晶体管动态随机存储器的制备方法 Download PDFInfo
- Publication number
- CN102569091B CN102569091B CN201110250287.XA CN201110250287A CN102569091B CN 102569091 B CN102569091 B CN 102569091B CN 201110250287 A CN201110250287 A CN 201110250287A CN 102569091 B CN102569091 B CN 102569091B
- Authority
- CN
- China
- Prior art keywords
- transistor
- ion
- type
- angle
- preparation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明一种后栅极单晶体管动态随机存储器的制备方法解决了现有技术中工艺缺乏可制造性的问题，提出一种更具可制造性设计（DFM，DesignforManufacturability）的绝缘体上硅后栅极晶体管动态随机存储器（SOIGate-last1TDRAM）的制备方法，适用于45nm以下一代的HKMG（高介电常数氧化层+金属栅）后栅（Gate-last）工艺的集成电路制备中。
Description
技术领域
本发明涉及一种Capacitorless DRAM制备方法，更确切的说，本发明涉及一种one transistor Capacitorless DRAM制备方法。
背景技术
随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能embedded DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell size只有4F2而成为目前Capacitorless DRAM的研究热点。
1T-DRAM一般为一个SOI浮体（floating body）晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0” ，这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。
1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 - 1522
根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应在使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。但采用碰撞电离效应的1T-DRAM具有以下不稳定的因素：
1、当某cell在Hold状态时，其WL为低电压，这是由于栅漏overlap，容易受BL端的电扰（同一BL列其它cell的读写操作）而产生GIDL效应或者带-带隧道穿透（BTBT，Band-to-Band Tunneling）效应，从而造成该cell的浮体区电荷转换，尤其是Hold”0”时的GIDL效应或者BTBT效应会造成浮体区空穴积累，导致电荷转换，造成保持时间（retention time）变短。
2、当栅长变小，短沟道效应（SCE，Short Channel Effect）变得越来越严重，严重时将无法有效存储电荷，造成DRAM失效。
为此， Ki-Whan Song等人在论文（55 nm capacitor-less 1T DRAM cell transistor with non-overlap structure, Electron Devices Meeting, 2008. IEDM 2008. IEEE International, 15-17 Dec. 2008, page: 1 – 4）中提出一种消除栅漏overlap以消除GIDL或者BTBT效应、增大电荷存储空间的方法，即增大栅极侧墙厚度、调整源漏注入条件和后续的thermal budget，以达到栅源、栅漏无overlap的目的。
该方法以改变常规CMOS工艺为代价，会影响CMOS器件相关性能，并使后续Contact工艺难度增大。与常规CMOS工艺兼容性差。
发明内容
本发明公开了一种后栅极单晶体管动态随机存储器的制备方法，本发明的目的是提供一种常规CMOS工艺的栅源、栅漏underlap特性，以消除GIDL效应或者BTBT效应，达到抑制漏电、加快充电速率的目的，并解决了现有技术中工艺不具有可制造性的问题。
本发明的上述目的是通过以下技术方案实现的：
一种后栅极单晶体管动态随机存储器的制备方法，在一绝缘体上硅（Silicon on Insulator, SOI）基板中形成有通过后栅极工艺制成的包含一晶体管的后栅极高介电常数MOS结构，晶体管的漏极和源极分别与晶体管栅槽存在叠加区域，包括以下步骤：
步骤a：进行湿法刻蚀，将上述晶体管器件的晶体管栅槽内的样本栅去除，在刻蚀的过程中，保留晶体管栅槽底部的薄氧化层；
步骤b：晶体管栅槽内的倾斜一定的角度进行倾斜离子注入，使得晶体管栅槽下方的扩散区域反型为与该晶体管的阱区相同的掺杂类型。
如上所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，晶体管设置为：源极为N+型，漏极为N+型，阱区为P型。
如上所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，步骤b离子注入方向是靠近晶体管漏极一侧的的角度倾斜离子注入。
如上所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，注入离子使得晶体管的栅下端的漏端扩散区域反型为P型。
如上所述的后栅极单晶体管动态随机存储器的制备方法，所述注入离子为B离子或者BF离子或者BF2离子。
如上所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，步骤b离子注入方向为双向对称角度倾斜离子注入，一个方向为靠近晶体管漏极一侧的的角度倾斜离子注入，另一方向为靠近晶体管源极一侧的的角度倾斜离子注入，注入离子使得晶体管的栅下端的源漏扩散区域反型为P型。
如上所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，晶体管设置为：源极为N+型，漏极为N+型，阱区为P型。
如上所述的后栅极单晶体管动态随机存储器的制备方法，所述注入离子为B离子或者BF离子或者BF2离子。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1-图4是本发明后栅极晶体管动态随机存储器的制备方法的实施例一的工艺流程示意图；
图5-图8是本发明后栅极晶体管动态随机存储器的制备方法的实施例二的工艺流程示意图。
具体实施方式
下面结合示意图和具体操作实施例对本发明作进一步说明。
实施例（一）
图1-图4是本发明后栅极单晶体管动态随机存储器的制备方法的实施例一的工艺流程示意图，请参见图1-4，一种后栅极单晶体管动态随机存储器的制备方法，其中，
在一P型绝缘体上硅基板上通过后栅极工艺形成一包含单晶体管110的后栅极高介电常数MOS结构；将晶体管110管设置为源极1110为N+型，漏极1120为N+型，阱区1140为P型，其具体结构请参见附图1；
步骤a：进行湿法刻蚀，将晶体管110器件的晶体管栅槽1130内的样本栅去除，需要注意的一点是，在刻蚀的过程中需要将晶体管栅槽1130底部的薄氧化层1131保留。
步骤b：进行倾斜一定的角度倾斜离子注入，进行晶体管栅槽1130内的靠近晶体管110漏极1120一侧的的角度倾斜离子注入，如图2所示，注入的是B离子或者BF离子或者BF2离子，使得晶体管的栅下靠近漏端的沟道区域反型为P型，使得晶体管110的漏区的横向扩散至晶体管栅槽1130下方的扩散区域反型为与晶体管110的阱区1140相同掺杂类型，也就是说反型为P型，从而使得晶体管110的漏极1120与晶体管栅槽1130无叠加区域，其具体结构请参见附图3；
步骤c：进行后续常规的绝缘体上硅的MOS结构工艺，其最终的结构请参见图4。
实施例（二）
图5-图8是本发明后栅极单晶体管动态随机存储器的制备方法的实施例二的工艺流程示意图，请参见图5-图8，一种后栅极晶体管动态随机存储器的制备方法，其中，
在一P型硅基板上通过后栅极工艺形成一包含单晶体管110的后栅极高介电常数MOS结构；将晶体管110管设置为源极1110为N+型，漏极1120为N+型，阱区1140为P型，其具体结构请参见附图5；
步骤a：进行湿法刻蚀，将晶体管110器件的晶体管栅槽1130内的样本栅去除，需要注意的一点是，在刻蚀的过程中需要将晶体管栅槽1130底部的薄氧化层1131保留。
步骤b：进行倾斜一定的角度双向对称倾斜离子注入，一个方向为晶体管栅槽1130内的靠近晶体管110源极1110一侧的的角度倾斜离子注入，另一方向为晶体管栅槽1130内的靠近晶体管110漏极1120一侧的的角度倾斜离子注入,如图6所示，注入的离子可以是B离子或者BF离子或者BF2离子，使得晶体管110的源区和漏区的横向扩散至晶体管栅槽1130下方的扩散区域反型为与晶体管110的阱区1140相同掺杂类型也就是说反型为P型，，从而使得晶体管110的漏极1120与源极1110与晶体管栅槽1130无叠加区域，其具体结构请参见附图7；
步骤d：进行后续常规的绝缘体上硅的MOS结构工艺，其最终的结构请参见图8。
以上对本发明的具体实施例进行了详细描述，但本发明并不限制于以上描述的具体实施例，其只是作为范例。对于本领域技术人员而言，任何对该进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作出的均等变换和修改，都应涵盖在本发明的范围内。
Claims (6)
1.一种后栅极单晶体管动态随机存储器的制备方法，在一硅基板中形成有通过后栅极工艺制成的包含一晶体管的后栅极高介电常数MOS结构，晶体管的漏极和源极分别与晶体管栅槽存在叠加区域，其特征在于，包括以下步骤：
步骤a：进行湿法刻蚀，将上述晶体管器件的晶体管栅槽内的样本栅去除，在刻蚀的过程中，保留晶体管栅槽底部的薄氧化层；
步骤b：晶体管栅槽内的倾斜一定的角度进行倾斜离子注入，使得晶体管栅槽下方的扩散区域反型为与该晶体管的阱区相同的掺杂类型；
其中，晶体管设置为：源极为N+型，漏极为N+型，阱区为P型，所述注入离子为B离子或者BF离子或者BF2离子。
2.如权利要求1所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，步骤b离子注入方向是靠近晶体管漏极一侧的的角度倾斜离子注入。
3.如权利要求2所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，注入离子使得晶体管的栅下端的漏极扩散区域反型为P型。
4.如权利要求1所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，步骤b离子注入为倾斜一定的角度双向对称倾斜离子注入，一个方向为晶体管栅槽内的靠近晶体管源极一侧的的角度倾斜离子注入，另一方向为晶体管栅槽内的靠近晶体管漏极一侧的的角度倾斜离子注入，注入离子使得晶体管的栅下端的源漏扩散区域反型为P型。
5.如权利要求4所述的后栅极单晶体管动态随机存储器的制备方法，其特征在于，晶体管设置为：源极为N+型，漏极为N+型，阱区为P型。
6.如权利要求4所述的后栅极单晶体管动态随机存储器的制备方法，所述注入离子为B离子或者BF离子或者BF2离子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110250287.XA CN102569091B (zh) | 2011-08-29 | 2011-08-29 | 一种后栅极单晶体管动态随机存储器的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110250287.XA CN102569091B (zh) | 2011-08-29 | 2011-08-29 | 一种后栅极单晶体管动态随机存储器的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569091A CN102569091A (zh) | 2012-07-11 |
| CN102569091B true CN102569091B (zh) | 2014-07-23 |
Family
ID=46414197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110250287.XA Active CN102569091B (zh) | 2011-08-29 | 2011-08-29 | 一种后栅极单晶体管动态随机存储器的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102569091B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1523649A (zh) * | 2002-12-23 | 2004-08-25 | �Ҵ���˾ | 双栅极场效应晶体管及其制造方法 |
| CN101770805A (zh) * | 2008-12-29 | 2010-07-07 | 台湾积体电路制造股份有限公司 | 在sram设计中使用双栅极晶体管提升读/写边界 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2109879A4 (en) * | 2007-01-09 | 2011-05-18 | Maxpower Semiconductor Inc | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
-
2011
- 2011-08-29 CN CN201110250287.XA patent/CN102569091B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1523649A (zh) * | 2002-12-23 | 2004-08-25 | �Ҵ���˾ | 双栅极场效应晶体管及其制造方法 |
| CN101770805A (zh) * | 2008-12-29 | 2010-07-07 | 台湾积体电路制造股份有限公司 | 在sram设计中使用双栅极晶体管提升读/写边界 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102569091A (zh) | 2012-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI517307B (zh) | 垂直式無電容ｄｒａｍ記憶胞、ｄｒａｍ陣列及其操作方法 | |
| CN102246294B (zh) | 具有结场效应晶体管装置结构的低功率存储器装置 | |
| KR20110136532A (ko) | 함몰된 바디에 두개의 게이트를 갖는 1ｔ 디램 소자와 그 동작방법 및 제조방법 | |
| Chung et al. | Novel 4F 2 DRAM cell with vertical pillar transistor (VPT) | |
| CN102468303A (zh) | 半导体存储单元、器件及其制备方法 | |
| CN103972238A (zh) | 一种存储器单元结构 | |
| Bawedin et al. | Floating-Body SOI memory: the scaling tournament | |
| JP2008153567A (ja) | 半導体メモリ及びその製造方法 | |
| US20220320097A1 (en) | Memory-element-including semiconductor device | |
| CN102427064B (zh) | 后栅极两晶体管零电容动态随机存储器的制备方法 | |
| CN102569091B (zh) | 一种后栅极单晶体管动态随机存储器的制备方法 | |
| Lin et al. | Performances of a capacitorless 1T-DRAM using polycrystalline silicon thin-film transistors with trenched body | |
| CN102427025B (zh) | 一种后栅极两晶体管dram的制造方法 | |
| CN101826531B (zh) | 半导体存储器单元、驱动其的方法及半导体存储器 | |
| CN102637730B (zh) | 基于埋层n型阱的异质结1t-dram结构及其形成方法 | |
| US8138541B2 (en) | Memory cells | |
| CN102446958B (zh) | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 | |
| CN102446750A (zh) | 提高附体动态随机存储单元写入速度的侧墙刻蚀方法 | |
| CN102543879B (zh) | 一种后栅极单晶体管动态随机存储器的制作方法 | |
| Park et al. | Double-gate 1T-DRAM cell using nonvolatile memory function for improved performance | |
| CN102856357B (zh) | 基于埋层n型阱的异质结1t-dram结构及其制备方法 | |
| Lin et al. | Multifunction behavior of a vertical MOSFET with trench body structure and new erase mechanism for use in 1T-DRAM | |
| KR101089659B1 (ko) | 돌출된 바디를 저장노드로 하는 메모리 셀 및 그 제조방법 | |
| CN102446959B (zh) | 基于埋层n型阱的异质结1t-dram的制备方法 | |
| US20230309288A1 (en) | Semiconductor element memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |