CN102446958B - 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 - Google Patents
绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 Download PDFInfo
- Publication number
- CN102446958B CN102446958B CN201110349892.2A CN201110349892A CN102446958B CN 102446958 B CN102446958 B CN 102446958B CN 201110349892 A CN201110349892 A CN 201110349892A CN 102446958 B CN102446958 B CN 102446958B
- Authority
- CN
- China
- Prior art keywords
- layer
- dram
- silicon
- opening
- type silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种绝缘体上碳硅-锗硅异质结1T-DRAM结构,包括:一半导体基板、一埋氧层,所述埋氧层覆盖在半导体基板上;一P型硅层,所述P型硅层覆盖在埋氧层上,所述P型硅层上设有由STI分隔开的NMOS器件,其中所述NMOS器件中的沟道为P型锗硅。本发明与现有技术相比,形成基于P-SiGe体区+N+-SiCS/D的1T-DRAM单元可以有效降低工作电压,同时又增大了读“0”和读“1”之间输出电流差额,即可增大了信号裕度。
Description
技术领域
本发明涉及半导体技术领域,尤其涉及一种绝缘体上碳硅-锗硅异质结1T-DRAM结构以及其形成该结构的方法。
背景技术
随着半导体集成电路器件特征尺寸的不断缩小,传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量(一般要求30fF/cell),其电容制备工艺(堆叠电容或者深沟槽式电容)将越来越复杂,并且与逻辑器件工艺兼容性越来越差。因此,与逻辑器件兼容性良好的无电容式DRAM(Capacitorless DRAM)将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中1T-DRAM(One Transistor Dynamic Random Access Memory)因其单元尺寸只有4F2而成为目前无电容式DRAM的研究热点。
1T-DRAM一般为一个SOI浮体(floating body)晶体管,当对其体区充电,即体区孔穴的积累来完成写“1”,这时由于体区孔穴积累而造成衬底效应,导致晶体管的阈值电压降低。当对其体区放电,即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”,这时衬底效应消失,阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流,由于“1”和“0”状态的阈值电压不同,两者源漏电流也不一样,当较大时即表示读出的是“1”,而较小时即表示读出的是“0”。
1T-DRAM的工作特性在以下论文中有详细描述:Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。
根据写“1”操作方法的不同,1T-DRAM可以分为两类,一类采用晶体管工作于饱和区时通过碰撞电离(impact-ionization)在体区积累孔穴,一类采用GIDL效应使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。
目前,研究得最多的1T-DRAM是基于SOI(Silicon-on-Insulator)的结构,由于埋氧层的存在,可以有效实现体区孔穴积累,增大了读“0”和读“1”之间输出电流差额,即增大了信号裕度(margin)。但基于SOI结构的1T-DRAM存在的主要问题:体区电势受体区与源和漏的孔穴势垒限制,由于常规硅半导体禁带宽度有限,体电势的变化受到限制,阈值电压的变化较小(一般只有0.3V左右),这使得读出的信号电流较小。
中国专利CN 101615616A中披露了一种无电容式动态随机存储器,其中存储器包括源区、漏区、源漏之间的沟道和沟道上的栅区,其特征在于,源区和漏区是宽禁带的能带工程材料,其导带和硅相同,但价带低于硅,两者的价带差>0eV且≤0.5eV,比如0.3eV。所述宽禁带的能带工程材料优选为碳硅。
在上面披露的专利中采用碳硅作为1T-DRAM的源区和漏区,以提高体源、体漏的孔穴势垒,提高信号电流和保持时间。但其孔穴势垒提高有限,信号电流和保持时间提高不大。
发明内容
本发明针对现有VLSI技术中高性能嵌入式DRAM领域具有良好发展前景的无电容式1T-DRAM单元结构,提出一种基于P-SiGe体区+ N+-SiC S/D的1T-DRAM单元工艺制备方法以及形成的1T-DRAM单元。可以更有效地增大体源、体源PN结的孔穴势垒,以及更有效抑制“1”状态时体区孔穴通过源体PN结流失。
为了实现上述目的,本发明提供一种绝缘体上碳硅-锗硅异质结1T-DRAM结构,包括:
一半导体基板、一埋氧层,所述埋氧层覆盖在半导体基板上;
一P型硅层,所述P型硅层覆盖在埋氧层上,所述P型硅层上设有由STI分隔开的NMOS器件,其中所述NMOS器件中的沟道为P型锗硅。
在上述提供的1T-DRAM结构中,所述NMOS器件的源漏区材质为N+型碳硅。
在上述提供的1T-DRAM结构中,所述NMOS器件中的栅极和侧墙之间设有侧墙阻挡层。
在上述提供的1T-DRAM结构中,所述NMOS器件为SOI上的部分耗尽(Partial Depletion,PD)NMOS(PDNMOS)器件。
本发明的另外一个目的在于提供形成上述绝缘体上碳硅-锗硅异质结1T-DRAM结构的方法,包括以下顺序步骤:
步骤1:在SOI晶片上淀积一层硬掩膜层,对所述硬掩膜层进行光刻和刻蚀,在硬掩膜层上形成第一开口,所述第一开口中暴露出P型硅层;
步骤2:对第一开口中暴露出的P型硅层进行刻蚀,刻蚀至埋氧层上仅存一薄层P性硅层为止;
步骤3:对第一开口内进行SiGe选择性外延生长,使第一开口内生长满Si1-xGex层,其中X为介于1和0之间且不包括1、0的数字;
步骤4:刻蚀去除硬掩膜层,对整个晶片表面进行全局化的氧化处理,待Si1-xGex层中锗含量达到设定摩尔比后停止氧化;
步骤5:刻蚀除去由于氧化在P型硅板上形成的SiO2层,优选地,在露出P型硅片和P-SiGe层的表面外延一层Si薄膜层;
步骤6:在晶片上制备浅槽隔离和NMOS器件,在晶片上覆盖一层光刻胶层,对光刻胶层进行光刻形成第二开口,所述第二开口中暴露出NMOS 器件;对第二开口中进行源漏离子植入和碳离子注入;
步骤7:去除晶片上多余光刻胶,进行退火工艺激活注入离子,形成N+-Si1-xCx源漏区。
上述提供的形成1T-DRAM结构的方法中,所述硬掩膜层为氮化硅。
上述提供的形成1T-DRAM结构的方法中,所述步骤4中刻蚀为湿法刻蚀。
上述提供的形成1T-DRAM结构的方法中,所述步骤5中刻蚀为湿法刻蚀。
上述提供的形成1T-DRAM结构的方法中,所述步骤4中X为0.001~1之间的数字。
上述提供的形成1T-DRAM结构的方法中,所述步骤7中X为0.001~0.1之间的数字。
上述提供的形成1T-DRAM结构的方法中,所述NMOS器件为PDNMOS器件。
对于P-SiGe体区,由于SiGe的禁带宽度比Si来得窄,使得1T-DRAM的碰撞电离效应增大,从而载流子产生速率增大,电流增益增大。
而由于体源、体漏的PN结为P-SiGe/N+-SiC异质结,SiC的价带与SiGe的价带之间的差值比Si的价带与SiGe的价带之间的差值更大,从而更有效地增大了体源、体漏PN结的孔穴势垒,它可以更有效抑制“1”状态时体区孔穴通过源体PN结流失。
本发明与现有技术相比,形成基于P-SiGe体区+ N+-SiC S/D的1T-DRAM单元可以有效降低工作电压,同时又增大了读“0”和读“1”之间输出电流差额,即可增大了信号裕度。
附图说明
图1是本发明中在硬掩膜层上形成第一开口后的结构示意图。
图2是本发明中在第一开口内生长满Si1-xGex层后的结构示意图。
图3是本发明中除去硬掩膜层后的结构示意图。
图4是本发明中完成氧化处理后的结构示意图。
图5是本发明中外延一层Si薄膜层后的结构示意图。
图6是本发明中进行源漏离子植入和碳离子注入示意图。
图7是本发明提供绝缘体上碳硅-锗硅异质结1T-DRAM结构示意图。
图8是由本发明提供的1T-DRAM结构形成1T-DRAM单元的结构示意图。
具体实施方式
本发明提供一种绝缘体上碳硅-锗硅异质结1T-DRAM结构,包括:一半导体基板、一埋氧层,所述埋氧层覆盖在半导体基板上;一P型硅层,所述P型硅层覆盖在埋氧层上,所述P型硅层上设有由STI分隔开的NMOS器件,其中NMOS器件中的沟道为P型SiGe。
下面通过实施例来进一步说明本发明,以便更好理解本发明创造的内容,但是下述实施例并不限制本发明的保护范围。
本发明提供的绝缘体上碳硅-锗硅异质结1T-DRAM结构通过下面的方法形成。
在形成的SOI晶片上淀积一层硬掩膜层,硬掩膜层一般为氮化硅材料。对硬掩膜层进行光刻和刻蚀,在硬掩膜层上形成第一开口,在第一开口中暴露出P型硅层,即形成1T-DRAM单元栅极区域窗口的硬掩膜,具体结构如图1所示。对第一开口中暴露出的顶层P型硅层进行刻蚀,刻蚀至埋氧层上仅存一薄层P性硅层为止。使得埋氧层上方留下一薄层硅层,作为后续SiGe外延的籽晶。
对第一开口内进行SiGe选择性外延生长(Selective Epitaxial Growth,SEG),使第一开口内生长满Si1-xGex层,其中X为介于1和0之间且不包括0的数字,生长满Si1-xGex层后的结构如图2所示。如图3所示,采用湿法刻蚀除去除硬掩膜层,并对整个晶片表面进行全局化的氧化处理。这时,Si1-xGex层进行锗氧化浓缩,锗不断往下浓缩,同时表面形成SiO2。如图4所示,直到Si1-xGex层锗含量达到所需的摩尔比后,停止氧化。其中的X为0.01~1之间的数字,根据实际情况,分别形成如Si0.7Ge0.3、Si0.5Ge0.5、Si0.23Ge0.77、Si0.8Ge0.2、Si0.1Ge0.9等不同含量的SiGe层。采用湿法刻蚀去除由于氧化处理而在P型硅板表面上形成的SiO2层。由于Si层和SiGe层表面同时在进行氧化,去除表面SiO2层后Si层和Ge层表面也基本在同一平面。。如图5所示,由于SiGe层的性质不稳定性,还需要在表面外延一层Si外延膜层。
如图6所示,在晶片上制备浅槽隔离和后续的PDNMOS器件,在晶片上覆盖一层光刻胶层,对光刻胶层进行光刻形成第二开口,第二开口中暴露出NMOS器件;对第二开口中进行源漏离子植入和碳离子注入。在去除晶片上多余光刻胶后,对晶片进行退火工艺激活注入离子,形成N+-Si1-xCx源漏区。其中,X为0.001~0.1之间的数字。根据离子激活的程度,可以形成Si0.92C0.08、Si0.95C0.05、Si0.992C0.008、Si0.995C0.005、Si0.998C0.002等不同含量的SiC层。即形成本发明提供的绝缘体上碳硅-锗硅异质结1T-DRAM结构,如图7所示。
将上面所形成的结构中的源极接地、漏极接位线、栅极接字线即可,形成1T-DRAM单元,具体结构如图8所示。
本发明中对于P-SiGe体区,由于SiGe的禁带宽度比Si来得窄,使得1T-DRAM的碰撞电离效应增大,从而载流子产生速率增大,电流增益增大。而由于体源、体漏的PN结为P-SiGe/N+-SiC异质结,SiC的价带与SiGe的价带之间的差值比Si的价带与SiGe的价带之间的差值更大,从而更有效地增大了体源、体漏PN结的孔穴势垒,它可以更有效抑制“1”状态时体区孔穴通过源体PN结流失,从而有效增大1T-DRAM的保持时间(retention time)。
以上对本发明的具体实施例进行了详细描述,但其只是作为范例,本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言,任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此,在不脱离本发明的精神和范围下所作的均等变换和修改,都应涵盖在本发明的范围内。
Claims (10)
1.一种绝缘体上碳硅-锗硅异质结1T-DRAM结构,其特征在于,包括:
一半导体基板、一埋氧层,所述埋氧层覆盖在半导体基板上;
一P型硅层,所述P型硅层覆盖在埋氧层上,所述P型硅层上设有由STI分隔开的NMOS器件,其中所述NMOS器件中的沟道为P型锗硅,且所述NMOS器件的源漏区材质为N+型碳硅;
所述沟道与所述源漏区之间形成有P型锗硅-N+型碳硅异质结,以增大体源、体漏PN结的孔穴势垒,并增大1T-DRAM的保持时间。
2.根据权利要求1所述的1T-DRAM结构,其特征在于,所述NMOS器件中的栅极和侧墙之间设有侧墙阻挡层。
3.根据权利要求1所述的1T-DRAM结构,其特征在于,所述NMOS器件为PDNMOS器件。
4.一种形成权利要求1所述1T-DRAM结构的方法,其特征在于,包括以下顺序步骤:
步骤1:在SOI晶片上淀积一层硬掩膜层,对所述硬掩膜层进行光刻和刻蚀,在硬掩膜层上形成第一开口,所述第一开口中暴露出P型硅层;
步骤2:对第一开口中暴露出的P型硅层进行刻蚀,刻蚀至埋氧层上仅存一薄层P型硅层为止;
步骤3:对第一开口内进行SiGe选择性外延生长,使第一开口内生长满Si1-xGex层,其中X为介于1和0之间且不包括1、0的数字;
步骤4:刻蚀去除硬掩膜层,对整个晶片表面进行全局化的氧化处理,待Si1-xGex层中锗含量达到设定摩尔比后停止氧化;
步骤5:刻蚀除去由于氧化在P型硅板上形成的SiO2层,在露出P型硅片和P-SiGe层的表面外延一层Si薄膜层;
步骤6:在晶片上制备浅槽隔离和NMOS器件,在晶片上覆盖一层光刻胶层,对光刻胶层进行光刻形成第二开口,所述第二开口中暴露出NMOS器件;对第二开口中进行源漏离子植入和碳离子注入;
步骤7:去除晶片上多余光刻胶,进行退火工艺激活注入离子,形成N+-Si1-xCx源漏区;
所述源漏区与沟道之间形成有N+-Si1-xCx-P-SiGe的PN异质结,以增大体源、体漏PN结的孔穴势垒,并增大1T-DRAM的保持时间。
5.根据权利要求4所述的方法,其特征在于,所述硬掩膜层为氮化硅材料。
6.根据权利要求4所述的方法,其特征在于,所述步骤4中刻蚀为湿法刻蚀。
7.根据权利要求4所述的方法,其特征在于,所述步骤5中刻蚀为湿法刻蚀。
8.根据权利要求4所述的方法,其特征在于,所述步骤4中X为0.01~1之间的数字。
9.根据权利要求4所述的方法,其特征在于,所述步骤7中X为0.001~0.1之间的数字。
10.根据权利要求4所述的方法,其特征在于,所述NMOS器件为PDNMOS器件。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110349892.2A CN102446958B (zh) | 2011-11-08 | 2011-11-08 | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110349892.2A CN102446958B (zh) | 2011-11-08 | 2011-11-08 | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102446958A CN102446958A (zh) | 2012-05-09 |
CN102446958B true CN102446958B (zh) | 2014-11-05 |
Family
ID=46009285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110349892.2A Active CN102446958B (zh) | 2011-11-08 | 2011-11-08 | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102446958B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9263512B2 (en) | 2013-06-24 | 2016-02-16 | Globalfoundries Inc. | Memory cell with integrated III-V device |
CN111584637B (zh) * | 2020-05-28 | 2023-11-14 | 上海华力集成电路制造有限公司 | 一种基于fdsoi的pin结构及其制作方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1815742A (zh) * | 2004-12-15 | 2006-08-09 | 台湾积体电路制造股份有限公司 | 存储单元和形成一存储单元的方法 |
CN101150054A (zh) * | 2007-11-06 | 2008-03-26 | 清华大学 | 一种使用缩颈外延获得低位错密度外延薄膜的方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8008137B2 (en) * | 2006-03-15 | 2011-08-30 | Marvell World Trade Ltd. | Method for fabricating 1T-DRAM on bulk silicon |
JP2009016760A (ja) * | 2007-07-09 | 2009-01-22 | Toshiba Corp | 半導体記憶装置 |
-
2011
- 2011-11-08 CN CN201110349892.2A patent/CN102446958B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1815742A (zh) * | 2004-12-15 | 2006-08-09 | 台湾积体电路制造股份有限公司 | 存储单元和形成一存储单元的方法 |
CN101150054A (zh) * | 2007-11-06 | 2008-03-26 | 清华大学 | 一种使用缩颈外延获得低位错密度外延薄膜的方法 |
Non-Patent Citations (1)
Title |
---|
JP特开2009-16760A 2009.01.22 * |
Also Published As
Publication number | Publication date |
---|---|
CN102446958A (zh) | 2012-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7439568B2 (en) | Vertical body-contacted SOI transistor | |
WO2015131527A1 (zh) | 一种半浮栅器件及其制备方法 | |
CN102468303A (zh) | 半导体存储单元、器件及其制备方法 | |
US7750368B2 (en) | Memory device | |
CN102446958B (zh) | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 | |
KR20170055031A (ko) | 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이 | |
CN102543882B (zh) | 形成绝缘体上碳硅-锗硅异质结1t--dram结构的方法及形成结构 | |
US8525248B2 (en) | Memory cell comprising a floating body, a channel region, and a diode | |
CN102637730B (zh) | 基于埋层n型阱的异质结1t-dram结构及其形成方法 | |
CN102856357B (zh) | 基于埋层n型阱的异质结1t-dram结构及其制备方法 | |
CN102446959B (zh) | 基于埋层n型阱的异质结1t-dram的制备方法 | |
CN102446927B (zh) | 提高写入速度的浮体动态随机存储器单元及其制作方法 | |
CN102437127A (zh) | 基于硅-锗硅异质结的单晶体管dram单元及其制备方法 | |
KR100713914B1 (ko) | 반도체 소자의 제조방법 | |
CN103972174A (zh) | SiGe体区纵向1T-DRAM器件及其制造方法 | |
CN102437126A (zh) | 基于源体异质结的单晶体管dram单元及其制备方法 | |
CN102637687B (zh) | 基于埋层n型阱的异质结1t-dram结构及其制备方法 | |
CN102569091B (zh) | 一种后栅极单晶体管动态随机存储器的制备方法 | |
CN102446960A (zh) | 1t-dram单元结构及其制备方法 | |
KR101120174B1 (ko) | 반도체 소자의 제조 방법 | |
CN102543881A (zh) | 提高浮体效应存储单元写入速度的方法 | |
CN102543879B (zh) | 一种后栅极单晶体管动态随机存储器的制作方法 | |
CN102412204A (zh) | 单晶体管dram及其制备方法 | |
KR20120039388A (ko) | 반도체 소자의 제조 방법 | |
CN102412253A (zh) | 浮体效应存储器件用soi硅片及制造方法、存储器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |