CN102637687B

CN102637687B - 基于埋层n型阱的异质结1t-dram结构及其制备方法

Info

Publication number: CN102637687B
Application number: CN201110314331.9A
Authority: CN
Inventors: 黄晓橹; 顾经纶; 陈玉文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2011-10-17
Filing date: 2011-10-17
Publication date: 2015-06-17
Anticipated expiration: 2031-10-17
Also published as: CN102637687A

Abstract

本发明提供了一种基于埋层N型阱的1T-DRAM结构及其制备方法，埋层N型阱和源漏区采用宽禁带的半导体材料，而体区采用窄禁带的半导体材料，即采用异质结的方法来改善常规1T-DRAM的性能，增大了信号裕度、1T-DRAM的保留时间和1T-DRAM单元的读写速率。

Description

基于埋层N型阱的异质结1T-DRAM结构及其制备方法

技术领域

本发明涉及一种1T-DRAM结构，尤其涉及一种基于埋层N型阱的异质结1T-DRAM结构及其制备方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C嵌入式DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能嵌入式DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell 尺寸只有4F²而成为目前无电容DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）NMOSFET晶体管或者带埋层N型阱的NMOSFET晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底偏置效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

1T-DRAM的工作特性在以下论文中有详细描述：Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应在使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。

但是，目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构还需要在以下几方面做进一步改善以提高性能：

1、体区电势受体区与埋层N型阱的孔穴势垒、体区与源的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小；

2、在该1T-DRAM工作时，埋层N型阱需要接正电压，以使P型体区和埋层N型阱所形成的PN结反偏，但其必然具有一个PN结反偏电流，从而造成体区积累的孔穴流失，因此，需尽量减小该反偏电流。同理，也需尽量减小体区与源的漏电流，以提高1T-DRAM的保留时间（retention time）。

3、增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

针对上面描述的目前常规的带埋层N型阱的NMOSFET晶体管1T-DRAM结构所需要进一步改善的三个方面，本发明从能带工程出发，提出一种埋层N型阱和源漏区采用宽禁带的半导体材料，而体区采用窄禁带的半导体材料，即采用异质结的方法来改善常规1T-DRAM的性能，并提出其制备方法：

其中，体区采用比Si的禁带宽度窄的SiGe，以增大体区孔穴产生速率。对于体阱、体源、体漏PN结，为了增大孔穴势垒，从理论上讲，如果用比SiGe的禁带更宽的能带工程材料就可以实现。同时，为了不影响NMOS的阈值电压，该宽禁带材料的导带需要和SiGe（锗硅）的相同或相近，即只需要价带比SiGe更低。SiC（碳化硅）就具有这个特性。

本发明第一个目的是提供一种基于埋层N型阱的异质结1T-DRAM结构，包括硅基底层、体区层、以及位于所述体区层和硅基底层之间的埋层N型阱，所述体区层材质为P型锗硅，所述埋层N型阱材质为N型碳化硅；在所述体区层上表面还覆盖有一层硅膜。

所述异质结1T-DRAM结构还包括位于体区层上的栅极和位于栅极两侧的漏、源区；以所述栅极为中心，所述漏、源区外侧分别设有浅沟槽；所述浅沟槽下底低于埋层N型阱上表面、而高于埋层N型阱下表面。

本发明第二个目的是提供一种制备上述基于埋层N型阱的异质结1T-DRAM结构的方法，步骤包括：

步骤1，硅基底上外延一层N型碳化硅层；

步骤2，在所述N型碳化硅层上外延一层P型锗硅层；在P型锗硅上再外延一层硅膜；

步骤3，形成浅沟槽，使所述浅沟槽位于P型锗硅上外延硅膜、N型碳化硅层和P型锗硅层中，并且下底面位于N型碳化硅中；

步骤4，在相邻两个沟槽之间制备栅极，刻蚀栅极与两侧浅沟槽之间的P型锗硅层，但不刻蚀至N型碳化硅层，分别形成漏区槽、源区槽，分别对漏区槽、源区槽进行选择性外延填充形成漏、源区。

最后，将源极接地，漏极接位线（Bit Line，BL），栅极接字线（Word Line，WL），形成1T-DRAM单元。

步骤4中刻蚀掉的P型锗硅厚度为P型锗硅厚度的1/5~4/5。

步骤4中，可以先在栅极两侧形成侧墙，然后再进行刻蚀；也可以先进行刻蚀、形成漏、源区，然后再形成侧墙。

本发明上述内容，其中：

所述漏、源区材质为N⁺型碳化硅。

所述漏、源区以及埋层N型阱，所述的N型或N⁺型碳化硅中C摩尔含量优选为0.01%~10%。

所述P型锗硅中，Ge的摩尔含量优选为0.1~100%。

所述P型锗硅体区层厚度优选≥30nm。

所述N型碳化硅埋层N型阱厚度优选≥10nm。

所述硅基底和硅膜均优选为P型Si。

本发明采用P型锗硅作为体区层，采用N型碳化硅作为埋层N型阱，采用N⁺型碳化硅作为源漏区，有效增大了体区与埋层N型阱之间、体区与源和漏之间的孔穴势垒，从而有效增大1T-DRAM单元的体电势的变化范围，进而有效增大其阈值电压的变化范围，使得读出的信号电流变大，即增大了信号裕度（margin）。同时，由于增大了体区与埋层N型阱之间、体区与源和漏之间的孔穴势垒，有效减小了体区与埋层N型阱之间、体区与源和漏之间的漏电流，增大了1T-DRAM的保留时间。另外，由于采用窄禁带的锗硅作为体区层，有效增大碰撞电离效应，以增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

附图说明

图1为本发明实施例1制备1T-DRAM结构流程示意图；

图2为本发明实施例2制备1T-DRAM结构流程示意图；

图3为本发明实施例3制备的1T-DRAM结构示意图。

具体实施方式

本发明提供了一种基于埋层N型阱的异质结1T-DRAM结构，包括硅基底层、体区层、以及位于所述体区层和硅基底层之间的埋层N型阱，所述体区层材质为P型锗硅，所述埋层N型阱材质为N型碳化硅。还包括位于体区层上的栅极和位于栅极两侧的漏、源区，所述漏、源区材质为N⁺型碳化硅。

本发明还提供了一种制备所述1T-DRAM结构的方法。

参照附图，下面通过具体实施例对本发明进行详细的介绍和描述，以使更好的理解本发明范围，但下述实施例并不限制本发明范围。

实施例1

参照图1，本实施例中制备基于埋层N型阱的异质结1T-DRAM结构的方法如下：

步骤1

参照图1A，提供P型硅衬底1，在硅衬底1上外延一层N型碳化硅层（N型阱）2。优选地，N型碳化硅层2的厚度≥10nm，碳的摩尔含量为0.01%~10%。

在N型碳化硅层上外延一层P型锗硅层（体区层）3。优选地，锗的摩尔含量为0.1%~100%，当锗的摩尔含量为100%时，即为纯Ge层；P型锗硅层3厚度≥30nm。

由于GeO₂的不稳定性，还可以在P型锗硅层3上再外延一薄层P型Si层4。

步骤2

参照图1B，确定栅极位置，在栅极位置两侧形成浅沟槽(STI)5，浅沟槽5的底部须低于N型碳化硅层2的上表面，但高于N型碳化硅层2的下表面，即浅沟槽5的底部位于N型碳化硅层中。

参照图1C，在栅极位置进行栅极制备工艺，形成栅极6，具体工艺可参照现有技术实施。之后保留栅极制备工艺过程中形成的栅氧化层61，作为后续选择性外延阻挡层。

步骤3

参照图1D，通过光刻对栅极6与浅沟槽5之间的P型锗硅层（体区层）3进行刻蚀，开启1T-DRAM区域窗口（漏区槽、源区槽）7，可采用Plasma Etch工艺进行选择性自对准刻蚀，将该部分体区层刻蚀掉一部分，优选地，刻蚀掉的体区层厚度占体区层总厚度的1/5~4/5。

参照图1E，在刻蚀好的漏区槽、源区槽7内分别进行选择性外延生长N⁺型碳化硅至与浅沟槽5上表面平齐（充满漏、源区槽7），在栅极6两侧形成漏区72和源区71，去除栅氧化层61。优选地，N⁺型碳化硅中C的摩尔含量控制在0.01%~10%范围。

步骤4

参照图1F，进行栅极侧墙制备工艺，在栅极6的两侧形成侧墙8。侧墙制备工艺可参照现有技术进行实施。

参照图1G，将源极（源区71）接地（GND），漏极（漏区）72接位线（Bit Line，BL），栅极6接字线（Word Line，WL），制备得到异质结1T-DRAM结构单元。

实施例2

参照图2，本实施例中制备基于埋层N型阱的异质结1T-DRAM结构的方法如下：

步骤1

步骤1参照实施例1中的步骤1实施。

步骤2

步骤2参照实施例1中的步骤2实施，但不同的是：

在制备栅极6的同时，进行LDD工艺，在浅沟槽5之间形成两个掺杂区62，两个掺杂区62分别由浅沟槽5相向延伸至栅极6的下方，但不连接。

然后形成栅极侧墙8，侧墙制备工艺可参照现有技术实施。

步骤3

参照图2B，通过光刻对栅极侧墙8与浅沟槽5之间的P型锗硅层（体区层）3进行刻蚀，开启1T-DRAM区域窗口（漏、源区槽）7，可采用Plasma Etch工艺进行选择性自对准刻蚀，将该部分体区层刻蚀掉一部分，优选地，刻蚀掉的体区层厚度占体区层总厚度的1/5~4/5。

参照图2C，在刻蚀好的漏、源区槽7内分别进行选择性外延生长N⁺型碳化硅至与浅沟槽5上表面平齐（充满漏、源区槽7），在栅极6两侧形成漏区72和源区71，去除栅氧化层61。其中，N⁺型碳化硅中C摩尔含量为0.01%~10%。

步骤4

参照图2D，将源极（源区71）接地（GND），漏极（漏区）72接位线（Bit Line，BL），栅极6接字线（Word Line，WL），制备得到异质结1T-DRAM结构单元。

实施例3

参照图3，本实施例中制备基于埋层N型阱的异质结1T-DRAM结构的方法参照实施例2实施，不同之处在于：

步骤2中，在制备栅极时，无需进行LDD工艺。

对比图3和图2D，本实施例制备的异质结1T-DRAM结构不存在掺杂区62。

以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。

Claims

1.一种基于埋层N型阱的异质结1T-DRAM结构，其特征在于，

包括硅基底层、体区层、以及位于所述体区层和硅基底层之间的埋层N型阱，所述体区层材质为P型锗硅，所述埋层N型阱材质为N型碳化硅；

在所述体区层上表面还覆盖有一层硅膜；

所述异质结1T-DRAM结构还包括位于体区层上的栅极和位于栅极两侧的漏、源区；

以所述栅极为中心，所述漏、源区外侧分别设有浅沟槽；所述浅沟槽下底低于埋层N型阱上表面、而高于埋层N型阱下表面；

其中，所述漏、源区材质为N⁺型碳化硅。

2.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述碳化硅中碳的摩尔含量为0.01％～10％。

3.根据权利要求1或2所述的异质结1T-DRAM结构，其特征在于，所述埋层N型阱厚度≥10nm。

4.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述体区层锗的摩尔含量为0.1％～100％。

5.根据权利要求1所述的异质结1T-DRAM结构，其特征在于，所述漏、源区下方体区层厚度为所述体区层最大厚度的1/5～4/5。

6.根据权利要求1、4或5所述的异质结1T-DRAM结构，其特征在于，所述体区层厚度≥30nm。

7.一种制备如权利要求1所述异质结1T-DRAM结构的方法，其特征在于，步骤包括：

步骤1，硅基底上外延一层N型碳化硅层；

步骤2，在所述N型碳化硅层上外延一层P型锗硅层；在P型锗硅层上再外延一层硅膜；

步骤3，形成浅沟槽，使所述浅沟槽位于P型锗硅层上外延硅膜、P型锗硅层和N型碳化硅中，并且下底面位于N型碳化硅层中；

步骤4，在相邻两个浅沟槽间制备栅极，刻蚀栅极与两侧浅沟槽之间的P型锗硅层，但不刻蚀至N型碳化硅层，分别形成漏区槽、源区槽，分别对漏区槽、源区槽进行填充形成漏、源区；

其中，对漏区槽、源区槽进行填充的材料为N⁺型碳化硅。

8.根据权利要求7所述的方法，其特征在于，步骤4中刻蚀掉的P型锗硅厚度为P型锗硅厚度的1/5～4/5。