JP2009016760A - 半導体記憶装置 - Google Patents
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Abstract
【課題】微小化に優れ、かつ、書込み速度が速く、信号量の大きな半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、絶縁膜20と、絶縁膜上に設けられた半導体層30と、半導体層内に形成されたソース層Sと、半導体層内に形成され、シリコンゲルマニウムからなるドレイン層Dと、ソース層とドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域Bと、ボディ領域上に設けられたゲート絶縁膜40と、ゲート絶縁膜上に設けられたゲート電極Gとを備え、ソース層の電位に対して絶対値として高い電位をドレイン層およびゲート電極に印加し、ドレイン層とボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷をボディに蓄積する。
【選択図】図2
【解決手段】半導体記憶装置は、絶縁膜20と、絶縁膜上に設けられた半導体層30と、半導体層内に形成されたソース層Sと、半導体層内に形成され、シリコンゲルマニウムからなるドレイン層Dと、ソース層とドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域Bと、ボディ領域上に設けられたゲート絶縁膜40と、ゲート絶縁膜上に設けられたゲート電極Gとを備え、ソース層の電位に対して絶対値として高い電位をドレイン層およびゲート電極に印加し、ドレイン層とボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷をボディに蓄積する。
【選択図】図2
Description
本発明は、半導体記憶装置に関する。
近年、1T(Transistor)−1C(Capacitor)型のDRAMに代わるメモリと期待されている半導体記憶装置として、FBCメモリ装置がある。FBCメモリ装置は、SOI(Silicon On Insulator)基板上にフローティングボディ(以下、ボディともいう)を備えたFET(Field Effect Transistor)を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“1”またはデータ“0”を記憶する。例えば、FBCがN型FETで構成されている場合、ボディ内の正孔(多数キャリア)の数が少ない状態をデータ“0”とし、多い状態をデータ“1”とする。
FBCメモリは、微細化において1T−1C型DRAMより優れている。しかし、FBCメモリは、書込み速度および信号量の改善が課題となっている。
特開2006−19727号公報
微小化に優れ、かつ、書込み速度が速く、信号量の大きな半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層内に形成されたソース層と、前記半導体層内に形成され、シリコンゲルマニウムからなるドレイン層と、前記ソース層と前記ドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ソース層の電位に対して絶対値として高い電位を前記ドレイン層および前記ゲート電極に印加し、前記ドレイン層と前記ボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷を前記ボディに蓄積する。
本発明による半導体記憶装置は、微小化に優れ、かつ、書込み速度が速く、信号量が大きい。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1の実施形態)
図1は、本発明に係る実施形態に従ったFBCメモリの構成を示す平面図である。図1には、アクティブエリアAAおよびゲート電極60の関係を示している。アクティブエリアAAは、ストライプ状に形成されている。隣接するアクティブエリアAA間には、素子分離STI(Shallow Trench Isolation)が形成されている。ゲート電極(ワード線)Gは、アクティブエリアAAの延伸方向に対して垂直方向に延伸している。
図1は、本発明に係る実施形態に従ったFBCメモリの構成を示す平面図である。図1には、アクティブエリアAAおよびゲート電極60の関係を示している。アクティブエリアAAは、ストライプ状に形成されている。隣接するアクティブエリアAA間には、素子分離STI(Shallow Trench Isolation)が形成されている。ゲート電極(ワード線)Gは、アクティブエリアAAの延伸方向に対して垂直方向に延伸している。
図2は、図1の2−2線(ビット線)に沿った断面図である。図3は、図1の3−3線(ワード線)に沿った断面図である。図4は、図1の4−4線(ソース線)に沿った断面図である。FBCメモリは、p型シリコン基板10と、シリコン基板10上に設けられたBOX(Buried Oxide)層と、BOX層上に設けられたSOI層30とを有するSOI基板上に形成されている。ソース層Sおよびドレイン層DがSOI層30に設けられている。ソース層Sは、n型シリコンからなる。ドレイン層Dは、n型のシリコンゲルマニウムからなる。ボディBは、ソース層Sとドレイン層Dとの間に設けられている。p型ボディBは、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出する。例えば、メモリセルMCがn型MISFETで構成されている場合、ボディBには多数キャリアとしてホールが蓄積される。ボディBに蓄積されたホール数の多少によって、データが格納される。
ゲート絶縁膜40がボディB上に設けられている。ゲート電極Gは、ゲート絶縁膜40上に設けられている。側壁膜50は、ゲート電極Gの側面に形成されている。側壁膜50は、ソース層S、ドレイン層D、シリサイド層60を自己整合的に形成するために設けられている。シリサイド層60はコンタクト抵抗を低減するためにソース層Sおよびドレイン層Dの表面に設けられている。また、シリサイド層61がゲート抵抗を低減するためにゲート電極G上に設けられている。
ソース線SLは、コンタクトプラグCPを介してソース層Sに電気的に接続されている。ビット線BLは、コンタクトプラグCPを介してドレイン層Dに電気的に接続されている。コンタクトプラグCPは、層間絶縁膜70中に埋め込まれている。ソース線SLおよびビット線BLは、例えば、銅から成る。隣接するメモリセルMCは、ソース層Sまたはドレイン層Dのいずれかを共有している。
ビット線BLは、ワード線(ゲート電極G)WLに対して直交している。これにより、ワード線WLとビット線BLとの交点に位置するメモリセルMCを選択することができる。ソース線SLは、ワード線WLに対して平行に延在している。
本実施形態では、ドレイン層Dがシリコンゲルマニウムからなる。シリコンゲルマニウムは、シリコンよりもバンドギャップが小さい。このため、電子がシリコンからなるボディBからシリコンゲルマニウムからなるドレイン層Dに流れ込むときに、ソース−ドレイン間に印加されている電界より大きな電界が電子に印加される。その結果、ドレイン層D端におけるインパクトイオン化係数が増大する。インパクトイオン化係数とは、或る電界で加速させた電子の数に対する、インパクトイオン化によって発生した電子−ホール対の発生割合を意味する。インパクトイオン化は、ドレイン層Dとゲート電極Gとに絶対値として高レベル電位を印加することによって、ドレイン層DとボディBとの間の界面で生じる現象である。例えば、n型MISFETからなるFBCにデータ“1”を書き込む場合、メモリセルMCを飽和状態で動作させる。例えば、ワード線WLおよびビット線BLを高レベル電位(例えば、1.5V)にバイアスする。ソースはグランドGND(0V)である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のpn接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、例えば、約0.7Vである。FBCがp型MISFETから構成されている場合には、ワード線WLおよびビット線BLを低レベル電位(例えば、−1.5V)にバイアスする。これにより、ドレイン層DとボディBとの間の界面でインパクトイオン化を生じさせ、電子をボディBに蓄積すればよい。
インパクトイオン化係数が増大すると、メモリセルMCは短時間で多くの電子−ホール対を発生させることができる。即ち、ボディBへ所定量のホールを蓄積する時間が短縮され、データ“1”の書込み速度が速くなる。例えば、データ書込み時に、シリコン基板(P型プレート)10に負電位を与え、ドレイン層Dに正電位を与えた場合、ゲート電極Gの端付近のドレイン−ボディ間の接合界面において電界が高くなる。これにより、インパクトイオン化を促進し、多数の電子‐ホール対を短時間で生成することができる。
また、p型ボディBにホールを蓄積すると、ボディ電位が低くなる。これにより、さらに高い電界が電子に印加され、インパクトイオン化が促進される。この現象を頻繁に繰り返すことによって、データ“0”とデータ“1”との信号差を従来よりも大きくすることができる。
尚、特許文献1では、CMOS(Complementary Metal-Oxide semiconductor)のソースおよびドレインにSiGeを採用した装置を開示している。これは、SiGeをソースおよびドレインに採用することによって、キャリア移動度が向上するからである。しかし、インパクトイオン化係数に関しては開示がない。CMOSにおいてインパクトイオン化係数が向上した場合、電荷がボディに捕捉されて閾値電圧に影響を与えるおそれがある。従って、インパクトイオン化係数の観点では、SiGeをCMOSのソースおよびドレインに採用することは好ましくない。
本発明の発明者は、このインパクトイオン化係数の増大に着目し、これをFBCに利用した。これにより、本実施形態によるFBCメモリは、上述のように、書込み速度が速くなり、信号量が大きくなる。あるいは、書込み速度および信号量を一定とした場合、動作時のソース−ドレイン間電圧を、シリコンとシリコンゲルマニウムとのバンドギャップの差だけ低く設定することができる。
シリコンゲルマニウムがボディBに歪を与えることによって、ボディBにおける電子の移動度が高速化するという効果も得ることができる。
次に、第1の実施形態によるFBCメモリの製造方法を説明する。図5から図9は、第1の実施形態によるFBCメモリの製造方法を示す断面図または平面図である。
まず、SOI基板を準備する。CMOSプロセスを用いてSOI層30にSTIを形成する。これにより、図1に示したアクティブエリアAAが決定する。次に、ゲート絶縁膜40の形成後、ゲート絶縁膜40上にゲート電極材料を堆積する。ゲート電極材料は、例えば、ポリシリコンである。さらにゲート電極材料上に、マスク材料を堆積する。マスク材料は、例えば、シリコン酸化膜またはシリコン窒化膜である。
次に、リソグラフィ技術およびRIE(Reactive Ion Etching)を用いてマスク材料をゲート電極パターンに加工する。これにより、図5に示すハードマスク41が形成される。次に、ハードマスク41をマスクとして用いて、ゲート電極材料をエッチングする。これにより、図1および図5に示すように、ゲート電極Gが形成される。
ハードマスク41を残存させたまま、ゲート電極Gの側面に側壁膜51を形成する。側壁膜51は、例えば、シリコン窒化膜である。さらに、図6に示すように、ソース形成領域をフォトレジスト42で被覆する。次に、図7に示すように、ドレイン形成領域のSOI層30をエッチングする。このとき、ドレイン形成領域のSOI層30を全て除去せずに、SOI層30のシリコンをBOX層20上に薄く残存させる。これは、シリコンをベースとして、ドレイン形成領域にシリコンゲルマニウムをエピタキシャル成長させるためである。残存させるシリコンはシリコンゲルマニウムの種となれば足りるので、そのシリコンの膜厚は特に限定する必要は無い。また、SOI層30のエッチングにおいて、SOI層30がゲート電極Gの直下まで横方向にエッチングされることが好ましい。これにより、シリコンゲルマニウムが、ゲート電極Gの直下から成長することができ、ドレイン層Sがゲート電極Gの直下から形成され得るからである。
さらに、ここで、図7に示すように、ソース形成領域のSOI層30にn型不純物(例えば、燐または砒素)を自己整合的にイオン注入する。
フォトレジスト42の除去後、ドレイン形成領域にn型のシリコンゲルマニウムを選択エピタキシャル成長させる。このとき、側壁膜51がソース形成領域およびゲート電極Gの側面を被覆しており、ハードマスク41がゲート電極Gの上面を被覆している。よって、シリコンゲルマニウムはドレイン形成領域のみに選択的に成長する。さらに、熱処理を施すことによって、ソース層Sおよびドレイン層Dの不純物が活性化される。
次に、図9に示すように、側壁膜51およびハードマスク41を除去する。その後、従来のCMOSプロセスを用いてメモリセルMCを形成する。より詳細には、ゲート電極Gに側壁膜50を形成する。次に、金属膜(例えば、ニッケル)を堆積し、熱処理によって金属膜とシリコンとを反応させる。これにより、ソース層Sおよぶドレイン層D上には、シリサイド層60が形成され、ゲート電極G上にはシリサイド層61が形成される。それにより得られた構造上に層間絶縁膜70を堆積する。この層間絶縁膜70にコンタクトプラグCP、ソース線SL、ビット線BLを形成することによって、図2に示したFBCメモリが完成する。
(第2の実施形態)
図10は、本発明に係る第2の実施形態に従ったFBCメモリの断面図である。図10は、第1の実施形態における図2の断面図に相当する。第2の実施形態は、ドレイン層Dだけでなく、ソース層Sもn型シリコンゲルマニウムで形成されている点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
図10は、本発明に係る第2の実施形態に従ったFBCメモリの断面図である。図10は、第1の実施形態における図2の断面図に相当する。第2の実施形態は、ドレイン層Dだけでなく、ソース層Sもn型シリコンゲルマニウムで形成されている点で第1の実施形態と異なる。第2の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
第2の実施形態では、ソース層Sをn型シリコンゲルマニウムで形成することによって、ボディBのポテンシャルバリアが低くなる。このため、ホールがボディBに蓄積される量が減少する、従って、データ“1”とデータ“0”との信号差が小さくなる。しかし、第2の実施形態は、第1の実施形態と同様の理由でインパクトイオン化係数が高く、データ書込み速度が速くなる。また、第2の実施形態は、シリコンゲルマニウムがボディBに歪みを与える。これによってボディBにおける電子の移動度が高速化する。さらに、ソース形成領域とドレイン形成領域とを区別する必要が無いので、後述するように、第2の実施形態によるFBCメモリは製造方法がより簡単である。
次に、第2の実施形態によるFBCメモリの製造方法を説明する。図11〜図13は、第2の実施形態によるFBCメモリの製造方法を示す断面図である。まず、第1の実施形態と同様に、SOI層30上にゲート絶縁膜40を形成し、SOI層30上にゲート電極Gを形成する。次に、図11に示すように、ハードマスク41を残存させた状態で、側壁膜51を前面に堆積する。
次に、図12に示すように、RIEで側壁膜51およびSOI層30をエッチングする。このとき、ソース形成領域およびドレイン形成領域のSOI層30は、ゲート電極G、ハードマスク41、および、ゲート電極Gの側面に形成された側壁膜51をマスクとして、自己整合的にエッチングされる。このとき、ソース形成領域およびドレイン形成領域のSOI層30を全て除去せずに、SOI層30のシリコンをBOX層20上に薄く残存させる。これは、シリコンをベースとして、ソース形成領域およびドレイン形成領域にシリコンゲルマニウムをエピタキシャル成長させるためである。従って、残存させるシリコンはシリコンゲルマニウムの種となれば足りるので、そのシリコンの膜厚は特に限定する必要は無い。また、SOI層30のエッチングにおいて、SOI層30がゲート電極Gの直下まで横方向にエッチングされることが好ましい。これにより、シリコンゲルマニウムが、ゲート電極Gの直下から成長することができ、ドレイン層Sがゲート電極Gの直下から形成され得るからである。
次に、ソース形成領域およびドレイン形成領域にn型のシリコンゲルマニウムを選択エピタキシャル成長させる。このとき、側壁膜51がゲート電極Gの側面を被覆しており、ハードマスク41がゲート電極Gの上面を被覆している。よって、シリコンゲルマニウムはドレイン形成領域のみに選択的に成長する。さらに、熱処理を施すことによって、図13に示すように、ソース層Sおよびドレイン層Dの不純物が活性化される。さらに、側壁膜51およびハードマスク41を除去する。
その後、第1の実施形態と同様に、CMOSプロセスを用いて、側壁膜50、シリサイド層60、61、層間絶縁膜70、コンタクトプラグCP、ソース線SL、ビット線BLを形成することによって、図10に示したFBCメモリが完成する。
(第3の実施形態)
図14は、本発明に係る第3の実施形態に従ったFBCメモリの断面図である。図14は、第1の実施形態における図2の断面図に相当する。第3の実施形態は、ゲート電極Gの周囲を被覆する応力膜80を有する点で第1の実施形態と異なる。第3の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。応力膜80は、側壁膜51およびシリサイド61を介してゲート電極Gの周囲を被覆しており、ソース層Sとドレイン層Dとの間に流れる電荷の方向(チャネル長方向)に引張応力をボディBの表面やゲート電極Gの端に印加する。この応力の方向は、図14の矢印で示されている。応力膜80は、例えば、シリコン窒化膜からなる。応力膜80は、ゲート電極Gの両側面から応力を印加するので、デュアルストレスライナ(dual stress liner)層とも呼ばれる。
図14は、本発明に係る第3の実施形態に従ったFBCメモリの断面図である。図14は、第1の実施形態における図2の断面図に相当する。第3の実施形態は、ゲート電極Gの周囲を被覆する応力膜80を有する点で第1の実施形態と異なる。第3の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。応力膜80は、側壁膜51およびシリサイド61を介してゲート電極Gの周囲を被覆しており、ソース層Sとドレイン層Dとの間に流れる電荷の方向(チャネル長方向)に引張応力をボディBの表面やゲート電極Gの端に印加する。この応力の方向は、図14の矢印で示されている。応力膜80は、例えば、シリコン窒化膜からなる。応力膜80は、ゲート電極Gの両側面から応力を印加するので、デュアルストレスライナ(dual stress liner)層とも呼ばれる。
第3の実施形態では、データ書込み時に、シリコン基板(p型プレート)10を負電位にし、ドレイン層Dを正電位にした場合に、ゲート電極G端の近傍にあるドレイン−ボディ接合界面において電界が高くなる。これにより、インパクトイオン化が促進され、多数の電子−ホール対を短時間で発生させることができる。歪Si−SOI基板を用いても上記の効果を得ることができる。しかし、ソース−ボディ間のポテンシャルバリアは低くなるため、ホールがボディBに蓄積される量が減少する、従って、データ“1”とデータ“0”との信号差が小さくなる。
第3の実施形態は、第2の実施形態と組み合わせることができる。即ち、第3の実施形態において、ドレイン層Dだけでなく、ソース層Sもn型のシリコンゲルマニウム層で形成してもよい。この場合、第3の実施形態は、第2の実施形態の効果も得ることができる。
第3の実施形態によるFBCメモリの製造方法は、側壁膜50の形成後にシリコン窒化膜を堆積し、このシリコン窒化膜をリソグラフィおよびRIEを用いて加工すればよい。第3の実施形態のその他の製造方法は、第1の実施形態の製造方法と同様でよい。
(第4の実施形態)
図15は、本発明に係る第4の実施形態に従ったFBCメモリの平面図である。第4の実施形態は、アクティブエリアAAがアイランド状に形成されている点で第1の実施形態と異なる。これにより、各メモリセルMCのソース層Sおよびドレイン層Dは、共有化されておらず、メモリセルMCごとに個別に分離されている。第4の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
図15は、本発明に係る第4の実施形態に従ったFBCメモリの平面図である。第4の実施形態は、アクティブエリアAAがアイランド状に形成されている点で第1の実施形態と異なる。これにより、各メモリセルMCのソース層Sおよびドレイン層Dは、共有化されておらず、メモリセルMCごとに個別に分離されている。第4の実施形態のその他の構成は、第1の実施形態の構成と同様でよい。
図16は、図15の16−16線に沿った断面図である。第4の実施形態のアクティブエリアAAがアイランド状に形成されているので、ソース層Sおよびドレイン層Dは、隣接するメモリセルMCで共有されていない。しかし、ソース線SLは、ワード線WLに沿って隣接するメモリセルMCのソース層Sを電気的に接続している。ビット線BLは、ビット線BLに沿って隣接するメモリセルMCのドレイン層Dを電気的に接続している。
ソース層Sおよびドレイン層Dが隣接するメモリセルMCに共有されていないため、バイポーラディスターブ現象を回避することができる。メモリセルが隣接するメモリセルとソースまたはドレインを共有する場合、選択されたメモリセルのホールがそれに隣接する非選択のメモリセルへ流れ込むことにより、非選択のメモリセルに誤ってデータをプログラムしてしまうという現象がある。例えば、選択メモリセルのゲートに1.5Vを印加し、ドレインに2.2Vを印加することにより、ドレインとボディ領域との間のPN接合近傍でインパクトイオン化を引き起こす。これにより、選択メモリセルのボディ領域にホールを蓄積し、データ“1”がプログラムされる。このデータ“1”の書込み時に、ホールの一部が、ソース方向へ拡散して、選択メモリセルに隣接する非選択メモリセルのボディ領域に流れ込む。これにより、非選択メモリセルのボディ領域に誤ってデータ“1”がプログラムされてしまう。また、選択メモリセルのホールがドレインを介して非選択メモリセルへ流れ込む場合もある。この現象をバイポーラディスターブと呼ぶ。バイポーラディスターブを防止することにより、第4の実施形態は、さらに、信号差を大きく維持することができる。
次に、第4の実施形態によるFBCメモリの製造方法を説明する。
図17に示すように、アクティブエリアAAがアイランド状になるように素子分離STIが形成される。その後、第1の実施形態と同様に、SOI層30上にゲート絶縁膜40を形成し、SOI層30上にゲート電極Gを形成する。次に、図17に示すように、ハードマスク41を残存させた状態で、側壁膜51を前面に堆積する。
さらに、図18に示すように、ソース形成領域をフォトレジスト42で被覆する。次に、図19に示すように、ドレイン形成領域のSOI層30をエッチングする。このとき、第1の実施形態と同様に、SOI層30のシリコンをBOX層20上に薄く残存させる。次に、図19に示すように、ソース形成領域のSOI層30にn型不純物を自己整合的にイオン注入する。
フォトレジスト42の除去後、図20に示すように、ドレイン形成領域にn型のシリコンゲルマニウムを選択エピタキシャル成長させる。さらに、熱処理を施すことによって、ソース層Sおよびドレイン層Dの不純物が活性化される。
次に、図21に示すように、側壁膜51およびハードマスク41を除去する。その後、第1の実施形態と同様の工程を経て、図16に示したFBCメモリが完成する。
(第5の実施形態)
図22は、本発明に係る第5の実施形態に従ったFBCメモリの断面図である。図22は、第1の実施形態における図2の断面図に相当する。第5の実施形態は、第2の実施形態と第4の実施形態との組合せである。即ち、第5の実施形態は、ドレイン層Dだけでなく、ソース層Sもn型シリコンゲルマニウムで形成されている点で第4の実施形態と異なる。第5の実施形態のその他の構成は、第4の実施形態の構成と同様でよい。
図22は、本発明に係る第5の実施形態に従ったFBCメモリの断面図である。図22は、第1の実施形態における図2の断面図に相当する。第5の実施形態は、第2の実施形態と第4の実施形態との組合せである。即ち、第5の実施形態は、ドレイン層Dだけでなく、ソース層Sもn型シリコンゲルマニウムで形成されている点で第4の実施形態と異なる。第5の実施形態のその他の構成は、第4の実施形態の構成と同様でよい。
第5の実施形態では、ソース層Sをn型シリコンゲルマニウムで形成することによって、ボディBのポテンシャルバリアが低くなる。このため、ホールがボディBに蓄積される量が減少する、従って、データ“1”とデータ“0”との信号差が小さくなる。しかし、第5の実施形態は、第4の実施形態と同様の理由でインパクトイオン化係数が高く、データ書込み速度が速くなる。また、第5の実施形態は、シリコンゲルマニウムがボディBに歪みを与える。これによってボディBにおける電子の移動度が高速化する。さらに、ソース形成領域とドレイン形成領域とを区別する必要が無いので、第5の実施形態によるFBCメモリは、第2の実施形態と同様に、製造方法がより簡単である。
(第6の実施形態)
図23は、本発明に係る第6の実施形態に従ったFBCメモリの断面図である。図23は、第1の実施形態における図2の断面図に相当する。第6の実施形態は、ゲート電極Gの周囲を被覆する応力膜80を有する点で第4の実施形態と異なる。第6の実施形態のその他の構成は、第4の実施形態の構成と同様でよい。応力膜80は、側壁膜51およびシリサイド61を介してゲート電極Gの周囲を被覆しており、ソース層Sとドレイン層Dとの間に流れる電荷の方向(チャネル長方向)に引張応力をボディBの表面やゲート電極Gの端に印加する。この応力の方向は、図23の矢印で示されている。応力膜80は、例えば、シリコン窒化膜からなる。
図23は、本発明に係る第6の実施形態に従ったFBCメモリの断面図である。図23は、第1の実施形態における図2の断面図に相当する。第6の実施形態は、ゲート電極Gの周囲を被覆する応力膜80を有する点で第4の実施形態と異なる。第6の実施形態のその他の構成は、第4の実施形態の構成と同様でよい。応力膜80は、側壁膜51およびシリサイド61を介してゲート電極Gの周囲を被覆しており、ソース層Sとドレイン層Dとの間に流れる電荷の方向(チャネル長方向)に引張応力をボディBの表面やゲート電極Gの端に印加する。この応力の方向は、図23の矢印で示されている。応力膜80は、例えば、シリコン窒化膜からなる。
第6の実施形態では、データ書込み時に、シリコン基板(p型プレート)10を負電位にし、ドレイン層Dを正電位にした場合に、ゲート電極G端の近傍にあるドレイン−ボディ接合界面において電界が高くなる。これにより、インパクトイオン化が促進され、多数の電子−ホール対を短時間で発生させることができる。歪Si−SOI基板を用いても上記の効果を得ることができる。しかし、ソース−ボディ間のポテンシャルバリアは低くなるため、ホールがボディBに蓄積される量が減少する、従って、データ“1”とデータ“0”との信号差が小さくなる。
第6の実施形態は、第5の実施形態と組み合わせることができる。即ち、第6の実施形態において、ドレイン層Dだけでなく、ソース層Sもn型のシリコンゲルマニウム層で形成してもよい。この場合、第6の実施形態は、第5の実施形態の効果も得ることができる。
以上の実施形態では、FBCは、n型MISFETであったが、FBCは、p型MISFETであってもよい。この場合、ソース、ドレイン、ボディ、基板の導電型が逆導電型になる。
上記第2および第3の実施形態において、ソース層Sは、SiCで形成されてもよい。SiCはシリコンよりもバンドギャップが広いので、ソース層SにSiCを用いることによって、バイポーラディスターブを抑制することができる。
上記実施形態において、ドレイン部のn型不純物層の領域は、SiGe領域の内側にあることが好ましい(図2、図10、図14、図16、図22、図23の破線部分参照)。つまり、ボディ−ドレイン間のpn接合部は、SiGe領域内かつゲート下にあることが好ましい。これにより、インパクトイオン化がより促進されるからである。ドレイン部のn型不純物層の領域をSiGe領域の内側に形成するためには、側壁膜51の厚さを比較的厚くし、あるいは、n型不純物の拡散を抑制すればよい。
10…シリコン基板
20…絶縁膜
30…半導体層
40…ゲート絶縁膜
50…側壁膜
60,61…シリサイド
WL…ワード線
BL…ビット線
SL…ソース線
S…ソース層
D…ドレイン層
B…ボディ
G…ゲート電極
20…絶縁膜
30…半導体層
40…ゲート絶縁膜
50…側壁膜
60,61…シリサイド
WL…ワード線
BL…ビット線
SL…ソース線
S…ソース層
D…ドレイン層
B…ボディ
G…ゲート電極
Claims (5)
- 絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層内に形成されたソース層と、
前記半導体層内に形成され、シリコンゲルマニウムからなるドレイン層と、
前記ソース層と前記ドレイン層との間に設けられ、電気的に浮遊状態であり、データを記憶するために電荷を蓄積しあるいは放出するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ソース層の電位に対して絶対値として高い電位を前記ドレイン層および前記ゲート電極に印加し、前記ドレイン層と前記ボディ領域との間の界面においてインパクトイオン化を生じさせることによって電荷を前記ボディに蓄積することを特徴とする半導体記憶装置。 - 前記ソース層は、シリコンゲルマニウムからなることを特徴とする請求項1に記載の半導体記憶装置。
- 前記ソース層は、SiCからなることを特徴とする請求項1に記載の半導体記憶装置。
- 前記ゲート電極の周囲を被覆し、前記ソース層と前記ドレイン層との間に流れる電荷の方向に引張応力を前記ボディ領域の表面に印加する応力膜をさらに備えたことを特徴とする請求項1に記載の半導体記憶装置。
- 前記ソース層および前記ドレイン層は、前記ボディを備えたメモリセルごとに個別化されていることを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007180061A JP2009016760A (ja) | 2007-07-09 | 2007-07-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007180061A JP2009016760A (ja) | 2007-07-09 | 2007-07-09 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009016760A true JP2009016760A (ja) | 2009-01-22 |
Family
ID=40357263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007180061A Pending JP2009016760A (ja) | 2007-07-09 | 2007-07-09 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009016760A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7781803B2 (en) | 2007-12-20 | 2010-08-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2011155071A (ja) * | 2010-01-26 | 2011-08-11 | Toshiba Corp | 半導体記憶装置 |
CN102412204A (zh) * | 2011-11-30 | 2012-04-11 | 上海华力微电子有限公司 | 单晶体管dram及其制备方法 |
CN102437127A (zh) * | 2011-11-30 | 2012-05-02 | 上海华力微电子有限公司 | 基于硅-锗硅异质结的单晶体管dram单元及其制备方法 |
CN102437126A (zh) * | 2011-11-30 | 2012-05-02 | 上海华力微电子有限公司 | 基于源体异质结的单晶体管dram单元及其制备方法 |
CN102446958A (zh) * | 2011-11-08 | 2012-05-09 | 上海华力微电子有限公司 | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 |
CN102446960A (zh) * | 2011-11-29 | 2012-05-09 | 上海华力微电子有限公司 | 1t-dram单元结构及其制备方法 |
CN102446959A (zh) * | 2011-10-17 | 2012-05-09 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其制备方法 |
CN102456692A (zh) * | 2011-11-29 | 2012-05-16 | 上海华力微电子有限公司 | 异质结1t-dram单元结构及其制备方法 |
CN102543882A (zh) * | 2011-11-08 | 2012-07-04 | 上海华力微电子有限公司 | 形成绝缘体上碳硅-锗硅异质结1t-dram结构的方法及形成结构 |
CN102637730A (zh) * | 2011-10-17 | 2012-08-15 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
CN102856357A (zh) * | 2011-10-17 | 2013-01-02 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其制备方法 |
-
2007
- 2007-07-09 JP JP2007180061A patent/JP2009016760A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7781803B2 (en) | 2007-12-20 | 2010-08-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2011155071A (ja) * | 2010-01-26 | 2011-08-11 | Toshiba Corp | 半導体記憶装置 |
CN102637730B (zh) * | 2011-10-17 | 2015-06-24 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
CN102856357A (zh) * | 2011-10-17 | 2013-01-02 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其制备方法 |
CN102446959A (zh) * | 2011-10-17 | 2012-05-09 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其制备方法 |
CN102637730A (zh) * | 2011-10-17 | 2012-08-15 | 上海华力微电子有限公司 | 基于埋层n型阱的异质结1t-dram结构及其形成方法 |
CN102543882A (zh) * | 2011-11-08 | 2012-07-04 | 上海华力微电子有限公司 | 形成绝缘体上碳硅-锗硅异质结1t-dram结构的方法及形成结构 |
CN102543882B (zh) * | 2011-11-08 | 2015-01-21 | 上海华力微电子有限公司 | 形成绝缘体上碳硅-锗硅异质结1t--dram结构的方法及形成结构 |
CN102446958A (zh) * | 2011-11-08 | 2012-05-09 | 上海华力微电子有限公司 | 绝缘体上碳硅-锗硅异质结1t-dram结构及形成方法 |
CN102446960A (zh) * | 2011-11-29 | 2012-05-09 | 上海华力微电子有限公司 | 1t-dram单元结构及其制备方法 |
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CN102437127A (zh) * | 2011-11-30 | 2012-05-02 | 上海华力微电子有限公司 | 基于硅-锗硅异质结的单晶体管dram单元及其制备方法 |
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