TWI739478B - 半導體元件、記憶胞及半導體元件的製造方法 - Google Patents

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Abstract

本發明揭露一種記憶胞。記憶胞包含第一電晶體。第一電晶體包含由沿著縱向方向彼此間隔開的一或多個第一奈米結構共同地構成的第一傳導通道。記憶胞包含串聯電耦接至第一電晶體的第二電晶體。第二電晶體包含由沿著縱向方向彼此間隔開的一或多個第二奈米結構共同地構成的第二傳導通道。一或多個第一奈米結構中的至少一者由第一金屬結構施加有第一應力，第一金屬結構沿著縱向方向延伸至第一電晶體的第一汲極/源極區中。

Description

半導體元件、記憶胞及半導體元件的製造方法
本揭露有關於一種半導體元件、一種記憶胞以及一種半導體元件的製造方法。
靜態隨機存取記憶體(Static random access memory；SRAM)元件是揮發性半導體記憶體的一種，其使用雙穩態電路(bistable circuitry)來儲存資料位元，且不需要更新(refreshing)。SRAM元件通常包含一或多個記憶陣列，其中每一陣列包含多個SRAM單元。SRAM單元因其儲存一個位元的資訊而通常稱為位元單元，且此位元單元是由兩個交叉耦接的反相器的邏輯狀態來表示。每一記憶陣列包含以列及行配置的多個位元單元。記憶陣列中的每一位元單元通常與電源電壓及與參考電壓連接。位元線上的邏輯訊號控制對應位元單元的讀取操作及寫入操作，其中字元線控制位元線與反相器的連接。當位元線與反相器的連接斷開時，反相器為電性浮置。字元線可沿著記憶陣列的列方向延伸且耦接至多個位元單元，不同列的位元單元連接於不同條字元線。
本揭露的一態樣提供一種半導體元件，包括：多個第一奈米結構，堆疊於彼此頂部上；多個第一環繞閘極堆疊，在操作上與所述多個第一奈米結構相關聯；多個第二奈米結構，堆疊於彼此頂部上；多個第二環繞閘極堆疊，在操作上與所述多個第二奈米結構相關聯；第一汲極/源極區，電耦接至所述第一奈米結構的第一末端，所述第一汲極/源極區包含具有第一深度的第一凹部；第二汲極/源極區，電耦接至所述第一奈米結構的第二末端，所述第二汲極/源極區包含具有第二深度的第二凹部；第三汲極/源極區，電耦接至所述第二奈米結構的第一末端，所述第三汲極/源極區包含具有第三深度的第三凹部；以及第四汲極/源極區，電耦接至所述第二奈米結構的第二末端，所述第四汲極/源極區包含具有第四深度的第四凹部，其中所述第一深度、所述第二深度、所述第三深度或所述第四深度中的至少一者大於所述多個第一奈米結構及所述多個第二奈米結構中的最遠者與所述第一汲極/源極區、所述第二汲極/源極區、所述第三汲極/源極區以及所述第四汲極/源極區的頂部表面間隔開的距離。
本揭露的另一態樣提供一種記憶胞，包括：第一電晶體，所述第一電晶體包括由沿著縱向方向彼此間隔開的一或多個第一奈米結構共同地構成的第一傳導通道；以及第二電晶體，串聯地電耦接至所述第一電晶體，所述第二電晶體包含由沿著所述縱向方向彼此間隔開的一或多個第二奈米結構共同地構成的第二傳導通道，其中所述一或多個第一奈米結構中的至少一者由第一金屬結構施加有第一應力，所述第一金屬結構沿著所述縱向方向延伸至 所述第一電晶體的第一汲極/源極區中。
本揭露的又一態樣提供一種半導體元件的製造方法，包括：在基底上方形成第一堆疊，所述第一堆疊包括沿著縱向方向彼此間隔開的一或多個第一奈米結構；在所述基底上方形成第二堆疊，所述第二堆疊包括沿著所述縱向方向彼此間隔開的一或多個第二奈米結構；在所述一或多個第一奈米結構的相應末端上生長第一汲極/源極區及第二汲極/源極區；在所述一或多個第二奈米結構的相應末端上生長第三汲極/源極區及第四汲極/源極區；形成延伸至所述第一汲極/源極區中的第一金屬結構及延伸至所述第二汲極/源極區中的第二金屬結構，所述第一金屬結構及所述第二金屬結構的特徵在於具有第一深度；以及形成延伸至所述第三汲極/源極區中的第三金屬結構及延伸至所述第四汲極/源極區中的第四金屬結構，所述第三金屬結構的特徵在於具有所述第一深度，所述第四金屬結構的特徵在於具有與所述第一深度不同的第二深度。
100:記憶胞
100':部分單元
101:第一電壓參考
103:第二電壓參考
105:字元線
107、650:位元線
109:互補位元線
110、112、114、116:節點
200、230、260、600:電路佈局
201、202、203、204:特徵/主動特徵
205、206、207、208:特徵/閘極特徵
201a、201b、201c、202a、202b、203a、203b、204a、204b、204c:區段
209a、209b、209c、210a、210b、211a、211b、212a、212b、212c、231a、231b、231c、231d、232a、232b、233a、233b、234a、234b、234c、234d、261a、261b、261c、262a、262b、263a、263b、264a、264b、264c、603a、603b、605a、605b、607a、607b、609a、609b、611a、611b、613a、613b、615a、615b、617a、617b:特徵/觸點特徵
302、602:基底
302a、302b:閘極金屬
302a1、302a2、302a3、302a4、302b1、302b2、302b3、302b4:閘極金屬區段
304a、304b:閘極介電質
306a、306b:偏移閘極間隔件
308a、308b:內部間隔件
310a、310b:奈米結構
312、316、626:源極區/汲極區
314、318、628:源極區/汲極區
321、323、325:凹部
322、324、326、629、630、631:金屬結構
324a、324b:部分
331、333、335:奈米結構
332、334、336:奈米結構
337a:虛設閘極堆疊
337b:虛設閘極堆疊
338a、338b:虛設閘極
339a、339b:硬遮罩
341a、341b:交替奈米結構行
342a、342b、344a、344b、346a、346b、352a、352b、354a、354b、356a、356b:奈米結構
343a、343b、345a、345b、347a、347b:奈米結構
361、365:頂部表面
363、367:底部表面
400:方法
402、404、406、408、410、412、414、416、418、420、422、424、426、428:操作
602、604、606、608、610、612、614、616:單元佈局
624a:存取電晶體
624b:下拉電晶體
625a、625b:傳導通道
627:共用源極/汲極區
632a、632b:閘極堆疊
652:內連線結構
654:內連線結構
A-A'、B-B'、C-C':線
D1、D2:深度
D3:距離
I2、I5:電流
Ion:導通電流
M1、M2、M3、M4、M5、M6:電晶體
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增大或減小各種特徵的尺寸。
圖1根據一些實施例繪示記憶胞的電路圖實例。
圖2A、圖2B以及圖2C分別根據一些實施例繪示圖1的記憶胞的設計佈局實例。
圖3A、圖3B以及圖3C分別根據一些實施例繪示由圖2A至 圖2C的對應佈局形成的記憶胞的一部分的橫截面圖。
圖4根據一些實施例繪示用於製造圖1的記憶胞的至少一部分的方法的流程圖。
圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G、圖5H、圖5I、圖5J、圖5K、圖5L、圖5M以及圖5N根據一些實施例繪示圖1的記憶胞的一部分的在各種製造階段處的橫截面視圖。
圖6A根據一些實施例繪示記憶陣列的設計佈局實例。
圖6B根據一些實施例繪示由圖6A的佈局形成的記憶陣列的一部分的橫截面圖。
以下揭露內容提供用於實施所提供主題之不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚之目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使 用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
一般而言，在存取(例如，在讀取操作期間存存取)位元單元(例如，SRAM位元單元)時，字元線脈衝訊號經提供以致能(assert)位元單元的對應字元線。在對應字元線經致能後，位元單元的至少一個電晶體可接通以使得可對位元單元執行讀取操作。此電晶體通常稱為「存取電晶體」。基於位元單元的輸出節點所儲存的邏輯狀態，串連地耦接至存取電晶體的至少一個電晶體可提供放電路徑。此電晶體通常稱為「下拉電晶體(pull-down transistor)」。放電路徑可用於經由存取電晶體及下拉電晶體將在對應於輸出節點的位元線所呈現的電壓下拉至地電壓。如此，可基於位元線上的電壓是否已下拉而讀出邏輯狀態。存取電晶體及下拉電晶體通常部分由於一些設計/製造約束而以相同大小形成，所述設計/製造約束使得存取電晶體及下拉電晶體傳導相同位準的電流。存取電晶體及下拉電晶體中的此實質上相等的電流位準可導致一些讀取故障。
在當代半導體元件製造製程中，在單個晶圓上製造大量半導體元件，諸如矽通道n型場效電晶體(n-type field effect transistor；nFET)及矽鍺通道p型場效電晶體(p-type field effect transistor；pFET)。相較於平面電晶體，非平面電晶體元件架構(諸如鰭狀電晶體)可提供較大的元件密度及增強的效能。一些進階的非平面電晶體元件架構(諸如奈米結構電晶體)可相對於鰭狀電晶體而進一步增大效能。奈米結構電晶體的實例包含奈米片 (nanosheet)電晶體、奈米線電晶體以及類似者。奈米結構電晶體包含被閘極堆疊完全包覆的一或多個奈米結構，所述一或多個奈米結構共同地作為電晶體的傳導通道。當與其中通道被閘極堆疊部分地包覆的鰭狀電晶體相比較時，奈米結構電晶體通常包含圍繞奈米結構通道的全部周界的一或多個閘極堆疊。如此，對奈米結構通道的控制可進一步改良，由此在鰭狀電晶體及奈米結構電晶體的類似大小的情況下奈米結構電晶體可具有例如是相對大的驅動電流。
本揭露內容提供奈米結構電晶體組態中的記憶體元件的各種實施例。記憶體元件包含數個記憶胞，記憶胞中的每一者可包含一或多個存取電晶體及一或多個下拉電晶體。為了解決如上所述的技術問題而不影響(compromise)設計約束，所揭露記憶體元件的存取電晶體可具有延伸至相應源極區及汲極區中的相對淺的金屬內連線，且所揭露記憶體元件的下拉電晶體可具有延伸至相應源極區或汲極區中的至少一個相對深的金屬內連線。以此方式，存取電晶體的作為對應傳導通道的奈米結構可經施加有相對低應力，且下拉電晶體的用作對應傳導通道的奈米結構可經施加有相對高應力。根據一些實施例，下拉電晶體可得益於相對高應力(例如，較高導通電流Ion、較小的寄生電容、較少RC延遲等)。如此，儘管存取電晶體及下拉電晶體的具有類似尺寸(例如，通道長度、通道寬度)，但當與存取電晶體中傳導的電流相比較時，下拉電晶體可傳導相對大的電流。
參看圖1，說明記憶胞(記憶體位元或位元單元)100的電路圖實例。根據本揭露內容的一些實施例，記憶胞100經設置 為包含數個電晶體的靜態隨機存取記憶體(static random access memory；SRAM)單元。舉例來說，在圖1中，記憶胞100包含六電晶體(six-transistor；6T)SRAM單元。電晶體中的每一者可形成為將在以下進一步詳細論述的奈米結構電晶體組態。在一些其他實施例中，記憶胞100可經實施為多種SRAM單元中的任一者，諸如兩電晶體兩電阻器(two-transistor-two-resistor；2T-2R)SRAM單元、四電晶體(four-transistor；4T)SRAM單元、八電晶體(eight-transistor；8T)SRAM單元、十電晶體(ten-transistor；10T)SRAM單元等。儘管本揭露內容的論述涉及6T-SRAM單元，但應理解，本揭露內容的其他實施例亦可用於記憶胞中的任一者，諸如動態隨機存取(dynamic random access；DRAM)記憶胞。
如圖1中所示，記憶胞100包含6個電晶體：電晶體M1、電晶體M2、電晶體M3、電晶體M4、電晶體M5以及電晶體M6。電晶體M1及電晶體M2經形成為第一反相器且電晶體M3及電晶體M4經形成為第二反相器，其中第一反相器及第二反相器彼此交叉耦接。具體言之，第一反相器及第二反相器分別耦接在第一電壓參考101與第二電壓參考103之間。在一些實施例中，第一電壓參考101是施加至記憶胞100的供應電壓的電壓位準，通常稱為「Vdd」。第二電壓參考103通常稱為「接地」。第一反相器(由電晶體M1及電晶體M2形成)耦接至電晶體M5，且第二反相器(由電晶體M3及電晶體M4形成)耦接至電晶體M6。除了耦接至第一反相器及第二反相器之外，電晶體M5及電晶體M6分別耦接至字元線(word line；WL)105且分別耦接至位元線(bit line；BL)107及互補位元線109(bit bar line；BBL)。
在一些實施例中，電晶體M1及電晶體M3稱為記憶胞100的上拉電晶體(下文中分別稱作「上拉電晶體M1」及「上拉電晶體M3」)；電晶體M2及電晶體M4稱為記憶胞101的下拉電晶體(下文中分別稱作「下拉電晶體M2」及「下拉電晶體M4」)；且電晶體M5及電晶體M6稱為記憶胞100的存取電晶體(下文中分別稱作「存取電晶體M5」及「存取電晶體M6」)。在一些實施例中，電晶體M2、電晶體M4、電晶體M5以及電晶體M6分別包含n型金屬氧化物半導體(n-type metal-oxide-semiconductor；NMOS)電晶體，且電晶體M1及電晶體M3分別包含p型金屬氧化物半導體(p-type metal-oxide-semiconductor；PMOS)電晶體。儘管圖1的所說明實施例繪示電晶體M1至電晶體M6為NMOS或PMOS電晶體，但適合在記憶體元件中使用的多種電晶體或元件中的任一者可實施為電晶體M1至電晶體M6中的至少一者，諸如雙極接面電晶體(bipolar junction transistor；BJT)、高電子遷移率電晶體(high-electron-mobility transistor；HEMT)等。
存取電晶體M5及存取電晶體M6分別具有耦接至WL 105的閘極。電晶體M5及電晶體M6的閘極經配置以經由WL 105接收脈衝訊號，因此以允許或阻斷記憶胞100的存取，以下將進一步詳細論述。電晶體M2及電晶體M5在節點110處以電晶體M2的汲極及電晶體M5的源極而彼此耦接。節點110進一步耦接至電晶體M1的汲極及節點112。電晶體M4及電晶體M6在節點114處與電晶體M4的汲極及電晶體M6的源極彼此耦接。節點114進一步耦接至電晶體M3的汲極及節點116。
當記憶胞(例如，記憶胞100)儲存資料位元時，位元單 元的第一節點經配置以處於第一邏輯狀態(邏輯1或邏輯0)，且位元單元的第二節點經配置以處於第二邏輯狀態(邏輯0或邏輯1)。第一邏輯狀態及第二邏輯狀態彼此互補。在一些實施例中，第一節點處的第一邏輯狀態可表示儲存於記憶胞中的資料位元的邏輯狀態。舉例而言，在圖1的所說明實施例中，當記憶胞100儲存處於邏輯1狀態的資料位元時，節點110經配置以處於邏輯1狀態，且節點114經配置以處於邏輯0狀態。
為了讀取儲存於記憶胞100中的資料位元的邏輯狀態，BL 107及BBL 109經預充電至Vdd(例如，高邏輯態)。隨後WL 105藉由致能訊號經致能或激活至高邏輯態，以接通存取電晶體M5及存取電晶體M6。具體言之，分別在存取電晶體M5及存取電晶體M6的閘極處接收致能訊號的上升邊緣(rising edge)，以便接通存取電晶體M5及存取電晶體M6。在存取電晶體M5及存取電晶體M6接通後，基於資料位元的邏輯狀態，經預充電的BL 107或BBL 109可開始放電。舉例而言，當記憶胞100儲存邏輯0時，節點110可呈現對應於邏輯0的電壓，且節點114可呈現對應於互補邏輯1的電壓。回應於存取電晶體M5及存取電晶體M6接通，可提供自預充電BL 107開始經過存取電晶體M5及下拉電晶體M2至接地103的放電路徑。沿著放電路徑，存取電晶體M5及下拉電晶體M2可分別導通電流I5及電流I2。在BL 107上的電壓位準由此放電路徑下拉時，下拉電晶體M4可保持斷開。如此，BL 107及BBL 109可分別呈現電壓位準以在BL 107與BBL 109之間產生足夠大的電壓差。因此，耦接至BL 107及BBL 109的感測放大器可使用電壓差的極性來判定資料位元的邏輯狀態是邏輯 1還是邏輯0。
一般而言，為了有效地讀取邏輯狀態(例如，而無讀取故障)，下拉電晶體M2較佳地大於存取電晶體M5(以便提供較大電流)。然而，部分由於設計約束，存取電晶體M5及下拉電晶體M2常常經製成為具有相同尺寸(例如，相同通道寬度、相同通道長度)，此可更有可能引起讀取故障。相同問題亦發生於存取電晶體M6及下拉電晶體M4。
就此而言，根據本揭露內容的各種實施例，電晶體M1至電晶體M6中的每一者經設置為奈米結構電晶體。另外，下拉電晶體M2及下拉電晶體M4中的每一者經配置以包含其汲極/源極區中的至少一者以具有相對深的凹部，而存取電晶體M5及存取電晶體M6中的每一者經配置以包含其汲極/源極區中的至少一者以具有相對淺的凹部。深凹部可經具有較深深度的金屬結構填充，且淺凹部可經具有較淺深度的金屬結構填充。具有此類深的深度的金屬結構可在下拉電晶體M2及下拉電晶體M4中的每一者的傳導通道的相應奈米結構上提供張應力，此可有利地增大相應導通電流(Ion)。在一些實施例中，金屬結構可藉由沿著實質上縱向方向(例如，沿著金屬結構延伸的方向)按壓奈米結構來將壓縮應力施加於奈米結構上，且藉由沿著實質上水平方向(例如，沿著傳導通道延伸的方向)拉伸奈米結構來將張應力施加於奈米結構上。因此，下拉電晶體M2及下拉電晶體M4中的每一者可(例如，藉由用具有較大深度的金屬結構填充相應源極及/或汲極區)經製成以傳導較高的導通電留Ion，而不會改變設計約束。如此，可解決以上所描述的技術問題。
圖2A、圖2B以及圖2C說明電路佈局的各種實例以形成此類組態中的記憶胞100(例如，其中存取電晶體的特徵在於相對淺的汲極/源極金屬結構，且下拉電晶體的特徵在於相對深的汲極/源極金屬結構)。圖3A、圖3B以及圖3C分別說明對應於圖2A、圖2B以及圖2C的佈局的記憶胞100的一部分的橫截面視圖。舉例而言，圖3A提供沿著圖2A的線A-A'切割的記憶胞100的部分(例如，包含下拉電晶體M2及存取電晶體M5的部分)的橫截面圖；圖3B提供沿著圖2B的線B-B'切割的記憶胞100的部分(例如，包含下拉電晶體M2及存取電晶體M5的部分)的橫截面圖；且圖3C提供沿著圖2C的線C-C'切割的記憶胞100的部分(例如，包含下拉電晶體M2及存取電晶體M5的部分)的橫截面圖。在一些實施例中，圖2A至圖2C所示的佈局可用於製造奈米結構電晶體。然而，應理解，圖2A至圖2C的佈局不限於製造奈米結構電晶體。圖2A至圖2C的佈局中的每一者可用於製造各種其他類型的電晶體中的任一者，諸如鰭狀電晶體(通常稱作FinFET)、奈米線電晶體，同時仍處於本揭露內容的範疇內。圖2A至圖2C中示的佈局的組件與圖1中以相同參考標號所描繪的組件相同或類似，且其詳細描述經省略。應理解，出於清楚的目的，圖2A至圖2C中的佈局中的每一者已簡化。因此，在圖2A至圖2C的佈局中省略圖1中示的組件中的一些(例如，BL 107、BBL 109、WL 105)。
首先參考圖2A，根據各種實施例描繪實例電路佈局200。如圖所示，電路佈局200包含沿著第一方向(例如，方向X)延伸的數個特徵201、特徵202、特徵203以及特徵204，且沿著垂直 於第一方向的第二方向(例如，方向Y)延伸的數個特徵205、特徵206、特徵207以及特徵208。特徵201至特徵208中的每一者可對應於一或多個圖案化製程(例如，微影製程)以形成實體元件特徵。
舉例而言，特徵201至特徵204可用於在基底上界定或者形成主動區。此類主動區可為一或多個奈米結構電晶體的交替層的堆疊、一或多個FinFET的鰭狀區或一或多個平面電晶體的摻雜井區。主動區可充當相應電晶體的源極區或汲極區。因此，特徵201至特徵204可在本文中分別稱為「主動特徵201、主動特徵202、主動特徵203以及主動特徵204」。在一些實施例中，主動特徵201及主動特徵204可分別對應於n型區，且主動特徵202及主動特徵203可分別對應於p型區。
特徵205至特徵208可用於界定或者形成相應電晶體的閘極。因此，特徵205至特徵208可在本文中分別稱為「閘極特徵205、閘極特徵206、閘極特徵207以及閘極特徵208」。閘極特徵205至閘極特徵208中的每一者可延伸跨越主動特徵201至主動特徵204中的對應一者以界定電晶體M1至電晶體M6中的相應一者。
舉例而言，閘極特徵206用於界定存取電晶體M5的閘極區，主動特徵201的區段201a及區段201b用於界定存取電晶體M5的相應汲極區及源極區，且由閘極特徵206交疊的主動特徵201的一部分用於界定存取電晶體M5的奈米結構(例如，傳導通道)。閘極特徵205用於界定下拉電晶體M2的閘極區，主動特徵201的區段201b及區段201c用於界定下拉電晶體M2的相應 汲極區及源極區，且由閘極特徵205交疊的主動特徵201的一部分用於界定下拉電晶體M2的奈米結構(例如，傳導通道)。閘極特徵205亦用於界定上拉電晶體M1的閘極區，主動特徵202的區段202a及區段202b用於界定上拉電晶體M1的相應源極區及汲極區，且由閘極特徵205交疊的主動特徵202的一部分用於界定上拉電晶體M1的奈米結構(例如，傳導通道)。閘極特徵207用於界定上拉電晶體M3的閘極區，主動特徵203的區段203a及區段203b用於界定上拉電晶體M3的相應汲極區及源極區，且由閘極特徵207交疊的主動特徵203的一部分用於界定上拉電晶體M3的奈米結構(例如，傳導通道)。閘極特徵207亦用於界定下拉電晶體M4的閘極區，主動特徵204的區段204a及區段204b用於界定下拉電晶體M4的相應源極區及汲極區，且由閘極特徵207交疊的主動特徵204的一部分用於界定下拉電晶體M4的奈米結構(例如，傳導通道)。閘極特徵208用於界定存取電晶體M6的閘極區，主動特徵204的區段204b及區段204c用於界定存取電晶體M6的相應源極區及汲極區，且由閘極特徵208交疊的主動特徵204的一部分用於界定存取電晶體M6的奈米結構(例如，傳導通道)。
在一些實施例中，由佈局200(以及下文將論述的佈局230及佈局260)形成的電晶體M1至電晶體M6中的每一者經提及為具有單一鰭數，基於由電晶體中的每一者的相應閘極特徵上覆的主動特徵的數目。應理解，電晶體M1至電晶體M6中的每一者可具有任何鰭數目，同時仍處於本揭露內容的範疇內。
此外，佈局200包含沿著X方向延伸的數個特徵209a、 特徵209b、特徵209c、特徵210a、特徵210b、特徵211a、特徵211b、特徵212a、特徵212b以及特徵212c。特徵209a至特徵209c、特徵210a至特徵210b、特徵211a至特徵211b以及特徵212a至特徵212c中的每一者可交疊主動特徵的對應區段。在一些實施例中，特徵209a至特徵209c、特徵210a至特徵210b、特徵211a至特徵211b以及特徵212a至特徵212c中的每一組可用於界定或者形成用於電晶體M1至電晶體M6中的相應一者的觸點(contact)、金屬結構或內連線。因此，特徵209a至特徵209c、特徵210a至特徵210b、特徵211a至特徵211b以及特徵212a至特徵212c可在本文中分別稱為「觸點特徵209a至觸點特徵209c、觸點特徵210a至觸點特徵210b、觸點特徵211a至觸點特徵211b以及觸點特徵212a至觸點特徵212c」。在一些實施例中，此類金屬結構可經形成為延伸至電晶體M1至電晶體M6中的相應一者的源極/汲極區中的通孔。可在電晶體M1至電晶體M6的源極/汲極區的形成之後形成金屬結構(將在以下參照圖3A而說明)。因此，金屬結構有時可稱作中段製程(middle-end-of-line；MEOL)層或後段製程(back-end-of-line；BEOL)層的一部分。
舉例而言，觸點特徵209a及觸點特徵209b可分別用於形成延伸至存取電晶體M5的汲極區及源極區中的金屬結構。觸點特徵209b及觸點特徵209c可分別用於形成延伸至下拉電晶體M2的汲極區及源極區中的金屬結構。觸點特徵210a及觸點特徵210b可分別用於形成延伸至上拉電晶體M1的源極區及汲極區中的金屬結構。觸點特徵211a及觸點特徵211b可分別用於形成延伸至上拉電晶體M3的汲極區及源極區中的金屬結構。觸點特徵 212a及觸點特徵212b可分別用於形成延伸至下拉電晶體M4的源極區及汲極區中的金屬結構。觸點特徵212b及觸點特徵212c可分別用於形成延伸至存取電晶體M6的源極區及汲極區中的金屬結構。應理解，觸點特徵209b可用於形成由存取電晶體M5的源極及下拉電晶體M2的汲極共用(例如，連接)的連續性金屬結構，且觸點特徵212b可用於形成由下拉電晶體M4的汲極及存取電晶體M6的源極共用(例如，連接)的連續性金屬結構。
根據本揭露內容的一些實施例，由觸點特徵209a至觸點特徵209b、觸點特徵210a至觸點特徵210b、觸點特徵211a至觸點特徵211b以及觸點特徵212b至觸點特徵212c形成的金屬結構可向相應源極/汲極區中延伸第一深度，且由觸點特徵209c及觸點特徵212a形成的金屬結構可向相應源極/汲極區中延伸與第一深度不同的第二深度。不同於第一深度的第二深度實質上大於第一深度。如此，當與由觸點特徵209a至觸點特徵209b、觸點特徵210a至觸點特徵210b、觸點特徵211a至觸點特徵211b以及觸點特徵212b至觸點特徵212c形成的金屬結構相比較時，由觸點特徵209c及觸點特徵212a形成的金屬結構可使得在對應奈米結構中誘發更多應力，以下將詳細地論述。
圖2B及圖2C描繪用以形成記憶胞100(圖1)的兩個其他實例佈局230及佈局260。除了用以形成相對深的金屬結構的觸點特徵的標號不同之外，佈局230及佈局260中的每一者實質上類似於佈局200。因此，佈局230及佈局260的一些組件(例如，主動特徵201至主動特徵204以及閘極特徵205至閘極特徵208)將以相同參考標號提及，且其詳細描述不重複。
如圖2B所示，佈局230包含沿著X方向延伸的數個特徵231a、特徵231b、特徵231c、特徵231d、特徵232a、特徵232b、特徵233a、特徵233b、特徵234a、特徵234b、特徵234c以及特徵234d。特徵231a至特徵231d、特徵232a至特徵232b、特徵233a至特徵233b以及特徵234a至特徵234d中的每一者可交疊主動特徵的對應區段。在一些實施例中，特徵231a至特徵231d、特徵232a至特徵232b、特徵233a至特徵233b以及特徵234a至特徵234d中的每一者可用於界定或者形成用於電晶體M1至電晶體M6中的相應一者的觸點、金屬結構或內連線。因此，特徵231a至特徵231d、特徵232a至特徵232b、特徵233a至特徵233b以及特徵234a至特徵234d可在本文中分別稱為「觸點特徵231a至觸點特徵231d、觸點特徵232a至觸點特徵232b、觸點特徵233a至觸點特徵233b以及觸點特徵234a至觸點特徵234d」。在一些實施例中，此類金屬結構可經形成為延伸至電晶體M1至電晶體M6中的相應一者的源極/汲極區中的通孔。可在電晶體M1至電晶體M6的源極/汲極區的形成之後形成金屬結構(將在以下參照圖3B而說明)。因此，金屬結構有時可稱作中段製程(MEOL)層或後段製程(BEOL)層的部分。
舉例而言，觸點特徵231a及觸點特徵231b可分別用於形成延伸至存取電晶體M5的汲極區及源極區中的金屬結構。觸點特徵231c及觸點特徵231d可分別用於形成延伸至下拉電晶體M2的汲極區及源極區中的金屬結構。觸點特徵232a及觸點特徵232b可分別用於形成延伸至上拉電晶體M1的源極區及汲極區中的金屬結構。觸點特徵233a及觸點特徵233b可分別用於形成延 伸至上拉電晶體M3的汲極區及源極區中的金屬結構。觸點特徵234a及觸點特徵234b可分別用於形成延伸至下拉電晶體M4的源極區及汲極區中的金屬結構。觸點特徵234c及觸點特徵234d可分別用於形成延伸至存取電晶體M6的源極區及汲極區中的金屬結構。儘管觸點特徵231b及觸點特徵231c在圖2B中說明為彼此分離的組件(以形成彼此分離的金屬結構)，但應理解，觸點特徵231b及觸點特徵231c可用於形成由存取電晶體M5的源極及下拉電晶體M2的汲極共用(例如，連接)的連續性金屬結構。類似地，觸點特徵234b及觸點特徵234c可用於形成由下拉電晶體M4的汲極及存取電晶體M6的源極共用(例如，連接)的連續性金屬結構。
根據本揭露內容的一些實施例，由觸點特徵231a至觸點特徵231b、觸點特徵232a至觸點特徵232b、觸點特徵233a至觸點特徵233b以及觸點特徵234c至觸點特徵234d形成的金屬結構可向相應源極/汲極區中延伸第一深度，且由觸點特徵231c至觸點特徵231d以及觸點特徵234a至觸點特徵234b形成的金屬結構可向相應源極/汲極區中延伸不同於第一深度的第二深度。不同於第一深度的第二深度實質上大於第一深度。如此，當與由觸點特徵231a至觸點特徵231b、觸點特徵232a至觸點特徵232b、觸點特徵233a至觸點特徵233b以及觸點特徵234c至觸點特徵234d形成的金屬結構相比較時，由觸點特徵231c至觸點特徵231d以及觸點特徵234a至觸點特徵234b形成的金屬結構可使得在對應奈米結構中誘發更多應力，以下將詳細地論述。
如圖2C所示，佈局260包含沿著X方向延伸的數個特 徵261a、特徵261b、特徵261c、特徵262a、特徵262b、特徵263a、特徵263b、特徵264a、特徵264b以及特徵264c。特徵261a至特徵261c、特徵262a至特徵262b、特徵263a至特徵263b以及特徵264a至特徵264c中的每一者可交疊主動特徵的對應區段。在一些實施例中，特徵261a至特徵261c、特徵262a至特徵262b、特徵263a至特徵263b以及特徵264a至特徵264c中的每一者可用於界定或者形成用於電晶體M1至電晶體M6中的相應一者的觸點、金屬結構或內連線。因此，特徵261a至特徵261c、特徵262a至特徵262b、特徵263a至特徵263b以及特徵264a至特徵264c可在本文中分別稱為「觸點特徵261a至觸點特徵261c、觸點特徵262a至觸點特徵262b、觸點特徵263a至觸點特徵263b以及觸點特徵264a至觸點特徵264c」。在一些實施例中，此類金屬結構可經形成為延伸至電晶體M1至電晶體M6中的相應一者的源極/汲極區中的通孔。可在電晶體M1至電晶體M6的源極/汲極區的形成之後形成金屬結構(將在以下參照圖3C而說明)。因此，金屬結構有時可稱作中段製程(MEOL)層或後段製程(BEOL)層的部分。
舉例而言，觸點特徵261a及觸點特徵261b可分別用於形成延伸至存取電晶體M5的汲極區及源極區中的金屬結構。觸點特徵261b及觸點特徵261c可分別用於形成延伸至下拉電晶體M2的汲極區及源極區中的金屬結構。觸點特徵262a及觸點特徵262b可分別用於形成延伸至上拉電晶體M1的源極區及汲極區中的金屬結構。觸點特徵263a及觸點特徵264b可分別用於形成延伸至上拉電晶體M3的汲極區及源極區中的金屬結構。觸點特徵 264a及觸點特徵264b可分別用於形成延伸至下拉電晶體M4的源極區及汲極區中的金屬結構。觸點特徵264b及觸點特徵264c可分別用於形成延伸至存取電晶體M6的源極區及汲極區中的金屬結構。應理解，觸點特徵261b可用於形成由存取電晶體M5的源極及下拉電晶體M2的汲極共用(例如，連接)的連續性金屬結構，且觸點特徵264b可用於形成由下拉電晶體M4的汲極及存取電晶體M6的源極共用(例如，連接)的連續性金屬結構。
根據本揭露內容的一些實施例，由觸點特徵209a至觸點特徵209b、觸點特徵210a至觸點特徵210b、觸點特徵211a至觸點特徵211b以及觸點特徵212b至觸點特徵212c形成的金屬結構可向相應源極/汲極區中延伸第一深度，且由觸點特徵209c及觸點特徵212a形成的金屬結構可向相應源極/汲極區中延伸不同於第一深度的第二深度。不同於第一深度的第二深度實質上大於第一深度。如此，當與由觸點特徵209a至觸點特徵209b、觸點特徵210a至觸點特徵210b、觸點特徵211a至觸點特徵211b以及觸點特徵212b至觸點特徵212c形成的金屬結構相比較時，由觸點特徵209c及觸點特徵212a形成的金屬結構可使得在對應奈米結構中誘發更多應力，以下將詳細地論述。
參考圖3A，根據各種實施例描繪包含存取電晶體M5及下拉電晶體M2的記憶胞100的一部分(下文中「部分單元100'」)的橫截面圖。可基於圖2A的佈局200形成如圖3A的所說明實施例中所示的部分單元100'。舉例而言，部分單元100'對應於佈局200的沿著線A-A'切割的一部分(例如包括主動特徵201的區段201a、閘極特徵206、主動特徵201的區段201b、閘極特徵205以 及主動特徵201的區段201c)，以下將進一步詳細論述。儘管未示出，但應理解，記憶胞100的其他部分(例如，存取電晶體M6及下拉電晶體M4)的橫截面結構實質上類似於圖3A的橫截面圖的結構。
如圖3A所示，存取電晶體M5及下拉電晶體M2形成於基底302上。存取電晶體M5包含閘極金屬302a、閘極介電質304a、一對偏移閘極間隔件(offset gate spacer)306a、數個內部間隔件(inner spacer)308a、數個奈米結構310a、汲極區312以及源極區314。下拉電晶體M2包含閘極金屬302b、閘極介電質304b、一對偏移閘極間隔件306b、數個內部間隔件308b、數個奈米結構310b、汲極區316以及源極區318。在一些實施例中，閘極金屬302a(連同閘極介電質304a及偏移閘極間隔件306a)可根據閘極特徵206(圖2A)而形成，汲極區312可根據區段201a(圖2A)而形成，且源極區314可根據區段201b(圖2A)而形成。類似地，閘極金屬302b(連同閘極介電質304b及偏移閘極間隔件306b)可根據閘極特徵205(圖2A)而形成，汲極區316可根據區段201b(圖2A)而形成，且源極區318可根據區段201c(圖2A)而形成。在一些實施例中，存取電晶體M5的源極區314及下拉電晶體M2的汲極區316可合併在一起作為連續性結構，所述連續性結構將存取電晶體M5串聯連接至下拉電晶體。
具體言之，存取電晶體M5的閘極金屬302a可包含數個閘極金屬區段302a1、閘極金屬區段302a2、閘極金屬區段302a3以及閘極金屬區段302a4。當在透視圖中觀察時，閘極金屬區段302a1及閘極金屬區段302a2可鄰接或合併在一起以包覆奈米結 構310a中的一者，其中閘極介電質304a的一部分安置在其間。閘極金屬區段302a2及閘極金屬區段302a3可鄰接或合併在一起以包覆奈米結構310a中的一者，其中閘極介電質304a的一部分安置在其間。閘極金屬區段302a3及閘極金屬區段302a4可鄰接或合併在一起以包覆奈米結構310a中的一者，其中閘極介電質304a的一部分安置在其間。類似地，下拉電晶體M2的閘極金屬302b可包含數個閘極金屬區段302b1、閘極金屬區段302b2、閘極金屬區段302b3以及閘極金屬區段302b4。當在透視圖中觀察時，閘極金屬區段302b1及閘極金屬區段302b2可鄰接或合併在一起以包覆奈米結構310b中的一者，其中閘極介電質304b的一部分安置在其間。閘極金屬區段302b2及閘極金屬區段302b3可鄰接或合併在一起以包覆奈米結構310b中的一者，其中閘極介電質304b的一部分安置在其間。當在透視圖中觀察時，閘極金屬區段302b3及閘極金屬區段302b4可鄰接或合併在一起以包覆奈米結構310b中的一者，其中閘極介電質304b的一部分安置在其間。
下文將參照圖4的流程圖論述此類奈米結構電晶體的形成。在一些實施例中，在形成源極/汲極區312至源極/汲極區318之後，觸點特徵209a、觸點特徵209b以及觸點特徵209c(圖2A)可分別用於形成金屬結構322、金屬結構324以及金屬結構326。金屬結構322至金屬結構326分別電連接至源極/汲極區312至源極/汲極區318。舉例而言，可執行對應於觸點特徵209a至觸點特徵209b的第一圖案化製程以刻蝕汲極區312及源極/汲極區314/316，由此形成相應凹部(介層窗孔或溝渠)321及凹部323。在圖3A的所說明實施例中，單個凹部(例如，凹部323)可形成 於合併的源極/汲極區314/316中。應理解，彼此合併或間隔開的兩個相應凹部可形成於源極區314及汲極區316中。凹部321及凹部323可具有深度D1。凹部的「深度」可為凹部縱向地延伸至結構中的範圍。因此，可自結構的頂部表面至凹部的底部表面而量測此深度。在第一圖案化製程之前或之後，可執行對應於觸點特徵209c的第二圖案化製程以刻蝕源極區318，由此形成凹部(介層窗孔或溝渠)325。凹部325可具有深度D2。深度D2實質上大於深度D1。在一些實施例中，凹部321、凹部323以及凹部325中的每一者可經形成以與相鄰間隔件或奈米結構橫向地間隔開距離D3。如圖3A所示，此類橫向距離D3可為非零距離。然而，應理解，距離D3也可為零(例如，凹部321、凹部323以及凹部325與相鄰間隔件或奈米結構直接接觸)，且仍處於本揭露內容的範疇內。
在一些實施例中，分別藉由用金屬材料(例如，銅、鎢)填充凹部321及凹部323形成金屬結構322及金屬結構324。藉由用相同金屬材料填充凹部325形成金屬結構326。如此，金屬結構322及金屬結構324可繼承凹部321至凹部323的深度的幾何尺寸，且金屬結構326可繼承凹部325的深度的幾何尺寸。舉例而言，金屬結構322可向汲極區312中延伸深度D1且與偏移閘極間隔件306a中的一者間隔開距離D3，金屬結構324可向源極區314及汲極區316中延伸深度D1且與偏移閘極間隔件306a中的另一者及偏移閘極間隔件306b中的一者間隔開距離D3，金屬結構326可向源極區318中延伸深度D2且與偏移閘極隔片306b中的另一者間隔開距離D3。
根據本揭露內容的各種實施例，相較於向奈米結構電晶體的源極/汲極區中延伸較短距離(例如，較淺的深度)的金屬結構，向奈米結構電晶體的源極/汲極區中延伸較長距離(例如，較深的深度)的金屬結構可在奈米結構電晶體的奈米結構(其共同地構成奈米結構電晶體的傳導通道)上誘發更多應力。舉例而言，向源極區318中延伸深度D2的金屬結構326可在奈米結構310b中的至少一者上施加或誘發更多壓縮應力及/或張應力，而向汲極區316中延伸深度D1的金屬結構324可在奈米結構310b及奈米結構310a上施加或誘發更少(或近似無)壓縮應力及/或張應力。在奈米結構310b上施加的應力可等效地增大奈米結構310b中的載子(例如，電子)的遷移率，此可轉而增大下拉電晶體M2的導通電流。類似於金屬結構324，向存取電晶體M5的汲極區312中延伸深度D1的金屬結構322可在奈米結構310a上施加或誘發更少壓縮應力及/或張應力。如此，在存取電晶體M5的傳導通道(奈米結構310a)上施加的應力實質上小於在下拉電晶體M2的傳導通道(奈米結構310b)上施加的應力。因此，下拉電晶體M2的導通電留可實質上大於存取電晶體M5的導通電流。
圖3B說明如圖3A所示但基於圖2B的佈局230形成的相同部分單元100'的橫截面圖。如此一來，圖3B的橫截面圖亦包含記憶胞100的存取電晶體M5及下拉電晶體M2，對應於沿著線B-B'切割的佈局230的一部分(例如，觸點特徵231a、閘極特徵206、觸點特徵231b、觸點特徵231c、閘極特徵205以及觸點特徵231d)。出於一致性之目的，在圖3B的論述中再次使用圖3A的參考標號，圖3B將聚焦於圖3A與圖3B之間的差異。
不同於圖3A，圖3B中的金屬結構324包含兩個部分324a及部分324b。在一些實施例中，可使用觸點特徵231b(圖2B)形成部分324a，且可使用觸點特徵231c(圖2B)形成部分324b。如此，部分324a可向源極/汲極區314及源極/汲極區316中延伸較淺深度(例如，深度D1)，且部分324b可向源極/汲極區314及源極/汲極區316中延伸較深深度(例如，深度D2)。以此方式，當與可進一步增大下拉電晶體M2的導通電流的圖3A所示之實施例相比較時，如圖3B所示的下拉電晶體M2的傳導通道(奈米結構310b)可經施加有甚至更高應力。應理解，當與圖3A所示的實施例相比較時，圖3B所示的存取電晶體M5的傳導通道(奈米結構310a)可經施加有約相同位準的應力。
圖3C說明圖3A至圖3B所示但基於圖2C的佈局260形成的相同部分單元100'的橫截面圖。因此，圖3C的橫截面圖亦包含記憶胞100的存取電晶體M5及下拉電晶體M2，其對應於沿著線C-C'切割的佈局260的一部分(例如，觸點特徵261a、閘極特徵206、觸點特徵261b、閘極特徵205以及觸點特徵261c)。出於一致性之目的，在圖3C的論述中再次使用圖3A的參考標號，以下說明將聚焦於圖3A與圖3C之間的差異。
不同於圖3A，圖3C中的金屬結構324向源極/汲極區314及源極/汲極區316中延伸深度D2。在一些實施例中，可使用觸點特徵261b(圖2C)形成圖3C的金屬結構。以此方式，當與可進一步增大下拉電晶體M2的導通電流的圖3A所示之實施例相比較時，如圖3C所示的下拉電晶體M2的傳導通道(奈米結構310b)可經施加有甚至更高應力。應理解，當與圖3A中示的實施例相比 較時，如圖3C中所示的存取電晶體M5的傳導通道(奈米結構310a)亦可經施加有更高應力。
圖4根據本揭露內容的一或多個實施例繪示用以在奈米結構電晶體中形成記憶胞的方法400的流程圖。舉例而言，方法400可用於形成奈米結構電晶體組態中的記憶胞100(圖1)。應注意，方法400僅為實例且不意欲限制本揭露內容。因此，應理解，可在圖4的方法400之前、期間以及之後提供額外操作，且可僅在本文中簡要地描述一些其他操作。
作為代表性實例，方法400的操作可與如圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G、圖5H、圖5I、圖5J、圖5K、圖5L、圖5M以及圖5N中所示的相應製造階段處的部分單元100'的橫截面視圖相關聯。在一些實施例中，圖5A至圖5N所示的部分單元100'可對應於圖3A的所說明實施例，且因此，在圖5A至圖5N中再次使用圖3A的參考標號。為了較佳地理解本揭露內容的概念，圖5A至圖5N經簡化。應理解，方法400亦可用以形成圖3B及圖3C中示的元件，同時仍處於本揭露內容的範疇內。
首先參考圖4，簡要概述，方法400開始於其中提供基底的操作402。方法400進行至操作404，其中形成一系列交替的第一奈米結構及第二奈米結構。方法400進行至操作406，其中形成數個虛設閘極堆疊(dummy gate stack)。方法400進行至操作408，其中界定第一行交替奈米結構及第二行交替奈米結構。方法400進行至操作410，其中移除第一奈米結構的相應末端部分。方法400進行至操作412，其中形成內部間隔件。方法400進行至操作414，其中形成源極區及汲極區。方法400進行至操作416，其中移除虛 設閘極堆疊。方法400進行至操作418，其中移除第一奈米結構。方法400進行至操作420，其中沈積閘極介電質。方法400進行至操作422，其中沈積閘極金屬。方法400進行至操作424，其中形成具有第一深度的凹部。方法400進行至操作426，其中形成具有第二深度的凹部。方法400進行至操作428，其中在凹部中填充相應金屬結構。
對應於操作402，圖5A為在製造的各個階段中的一者處的包含基底302的部分單元100'的橫截面圖。基底302包含半導體材料基底，例如矽。替代地，基底302可包含其他基本半導體材料，諸如鍺。基底302亦可包含化合物半導體，諸如碳化矽、砷化鎵、砷化銦以及磷化銦。基底302可包含合金半導體，諸如矽鍺、碳化矽鍺、磷砷化鎵以及磷化銦鎵。在一個實施例中，基底302包含磊晶層。舉例而言，基底可具有上覆於塊狀半導體的磊晶層。此外，基底302可包含絕緣層上半導體(semiconductor-on-insulator；SOI)結構。舉例而言，基底302可包含由諸如注氧分離(separation by implanted oxygen；SIMOX)或其他適合的技術(諸如晶圓接合及研磨)的製程形成的內埋氧化物(buried oxide；BOX)層。
對應於操作404，圖5B為在製造的各個階段中的一者處的包含一系列交替的第一奈米結構331、第一奈米結構333以及第一奈米結構335以及第二奈米結構332、第二奈米結構334以及第二奈米結構336的部分單元100'的橫截面圖。第一奈米結構331、第一奈米結構333以及第一奈米結構335可包含SiGe奈米結構(下文亦稱作「SiGe奈米結構331、SiGe奈米結構333以及SiGe奈米結構335」)，且第二奈米結構332、第二奈米結構334以及第 二奈米結構336可包含Si奈米結構(下文亦稱作「Si奈米結構332、Si奈米結構334以及Si奈米結構336」)。一系列交替的SiGe奈米結構331、SiGe奈米結構333以及SiGe奈米結構335以及Si奈米結構332、Si奈米結構334以及Si奈米結構336可在基底302上方形成為堆疊，其中奈米結構331至奈米結構336沿著縱向方向(例如，方向Z)安置於彼此頂部上。此類堆疊有時可稱作超晶格(super lattice)。在一非限制性實例中，SiGe奈米結構331、SiGe奈米結構333以及SiGe奈米結構335可為SiGe 25%。註釋「SiGe 25%」用於指示SiGe材料具有含量為25%的Ge。應理解，SiGe奈米結構331、SiGe奈米結構333以及SiGe奈米結構335中的每一者中的Ge百分比可為0與100之間的任何值(除0及100之外)，同時仍處於本揭露內容的範疇內。
可藉由磊晶生長一個層且接著下一個層直至達到奈米結構的所要數目及所要厚度而形成一系列交替的奈米結構。磊晶材料可自氣態或液態前驅物生長。可使用汽相磊晶(vapor-phase epitaxy；VPE)、分子束磊晶(molecular-beam epitaxy；MBE)、液相磊晶(liquid-phase epitaxy；LPE)或其他適合的製程來生長磊晶材料。可取決於所述類型的電晶體而藉由添加摻雜劑在沈積期間摻雜(原位摻雜)磊晶矽、矽鍺及/或碳摻雜矽(Si：C)矽，所述摻雜劑即n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)。
對應於操作406，圖5C為在製造的各個階段中的一者處的包含第一虛設閘極堆疊337a及第二虛設閘極堆疊337b的部分單元100'的橫截面圖。虛設閘極堆疊337a至虛設閘極堆疊337b中 的每一者包含虛設閘極及硬遮罩。舉例而言，在圖5C中，第一虛設閘極堆疊337a包含形成於Si奈米結構336上方的虛設閘極338a及形成於虛設閘極338a上方的硬遮罩339a；且第二虛設閘極堆疊337b包含形成於Si奈米結構336上方的虛設閘極338b及形成於虛設閘極338b上方的硬遮罩339b。
在一些實施例中，虛設閘極堆疊337a至虛設閘極堆疊337b可對應於其中將形成存取電晶體M5及下拉電晶體M2的閘極的區域。舉例而言，虛設閘極堆疊337a至虛設閘極堆疊337b可分別對應於閘極特徵206及閘極特徵205(圖2A)。儘管虛設閘極堆疊337a至虛設閘極堆疊337b中的每一者在圖5C中示為二維結構，但應理解，虛設閘極堆疊337a至虛設閘極堆疊337b分別形成為三維結構以跨越一系列交替的奈米結構331至奈米結構336。舉例而言，虛設閘極堆疊337a至虛設閘極堆疊337b中的每一者可形成於奈米結構331至奈米結構336上且圍繞奈米結構331至奈米結構336的側壁。形成虛設閘極338a至虛設閘極338b的方法可包括沈積在一系列交替的奈米結構331至奈米結構336上方且圍繞奈米結構331至奈米結構336的非晶矽(amorphous silicon；a-Si)。a-Si隨後經平坦化至所要高度。硬遮罩(未繪示)沈積於平坦化a-Si上方且經圖案化以形成硬遮罩339a至硬遮罩339b。硬遮罩339a至硬遮罩339b可由氮化物或氧化層形成。蝕刻製程(例如，反應性離子蝕刻(reactive-ion etching；RIE)製程)經施加至a-Si以形成虛設閘極堆疊337a至虛設閘極堆疊337b。
在形成虛設閘極堆疊337a至虛設閘極堆疊337b之後，偏移閘極間隔件306a及偏移閘極間隔件306b(如圖3A中所示) 可經形成以沿著虛設閘極堆疊337a及虛設閘極堆疊337b的相應側壁延伸。可使用間隔件下拉形成製程(spacer pull down formation process)來形成偏移閘極間隔件306a至偏移閘極間隔件306b。作為替代地，形成偏移閘極間隔件306a至偏移閘極間隔件306b的方法可包括由保形沈積(conformal deposition)形成介電材料(例如，氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或此些材料的任何適合組合)以及隨後進行例如是RIE的非等向性蝕刻(directional etching)。此類偏移閘極間隔件有時可稱作外部間隔件(outer spacer)。
對應於操作408，圖5D為在製造的各個階段中的一者處的包含交替奈米結構行341a及交替奈米結構行341b的部分單元100'的橫截面圖。在形成偏移閘極間隔件306a至偏移閘極間隔件306b之後，交替奈米結構行341a及交替奈米結構行341b可由以下製程中的至少一些形成：使用偏移閘極間隔件306a至偏移閘極間隔件306b、虛設閘極338a至虛設閘極338b以及硬遮罩339a至硬遮罩339b作為罩幕以界定交替奈米結構行341a及交替奈米結構行341b的佔據面積，及蝕刻一系列交替的奈米結構331至奈米結構3369(示於圖5C中)以形成交替奈米結構行341a及交替奈米結構行341b。如此，交替奈米結構行341a及交替奈米結構行341b中的每一者包含經蝕刻的SiGe/Si奈米結構交替堆疊。舉例而言，交替奈米結構行341a包含經蝕刻且交替堆疊的SiGe奈米結構342a、Si奈米結構343a、SiGe奈米結構344a、Si奈米結構345a、SiGe奈米結構346a以及Si奈米結構347a；且交替奈米結構行341b包含經蝕刻且交替堆疊的SiGe奈米結構342b、Si奈米 結構343b、SiGe奈米結構344b、Si奈米結構345b、SiGe奈米結構346b以及Si奈米結構347b。
對應於操作410，圖5E為在製造的各個階段中的一者處的移除經蝕刻的SiGe奈米結構352a至SiGe奈米結構352b、經蝕刻的SiGe奈米結構354a至SiGe奈米結構354b以及經蝕刻的SiGe奈米結構356a至SiGe奈米結構356b中的每一者的相應末端部分(示於圖5D中)的部分單元100'的橫截面圖。SiGe奈米結構352a至SiGe奈米結構352b、SiGe奈米結構354a至SiGe奈米結構354b以及SiGe奈米結構356a至SiGe奈米結構356b可稍後由數個閘極堆疊替換。因此，SiGe奈米結構352a至SiGe奈米結構352b、SiGe奈米結構354a至SiGe奈米結構354b以及SiGe奈米結構356a至SiGe奈米結構356b可在本文中稱為「SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b」。可使用第一應用(所謂的「拉回(pull-back)」製程)以將經蝕刻的SiGe奈米結構352a至SiGe奈米結構352b、經蝕刻的SiGe奈米結構354a至SiGe奈米結構354b以及經蝕刻的SiGe奈米結構356a至SiGe奈米結構356b拉回一初始拉回距離以移除經蝕刻的SiGe奈米結構352a至SiGe奈米結構352b、經蝕刻的SiGe奈米結構354a至SiGe奈米結構354b以及經蝕刻的SiGe奈米結構356a至SiGe奈米結構356b的末端部分，使得SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b的末 端分別終止於偏移閘極間隔件306a至偏移閘極間隔件306b下方(例如，與偏移閘極間隔件306a至偏移閘極間隔件306b對準)。儘管在圖5E的所說明實施例中，SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b中的每一者的末端大致與間隔件306a至間隔件306b的內部側壁對準，但應理解，可任意地增大或減小拉回距離(即，蝕刻或拉回SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b中的每一者的程度)。拉回製程可包含使用能蝕刻SiGe而不侵蝕Si的氯化氫(HCL)氣體的等向性蝕刻製程。
對應於操作412，圖5F為在製造的各個階段中的一者處的包含內部間隔件308a及內部間隔件308b(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，可藉由化學氣相沈積(chemical vapor deposition；CVD)或藉由單層摻雜(monolayer doping；MLD)保形地形成氮化物，接著進行間隔件RIE(spacer RIE)而形成內部間隔件308a至內部間隔件308b。在一些其他實施例中，形成內部間隔件308a至內部間隔件308b的方法可包括使用例如保形沈積製程及後續等向性或非等向性回蝕以移除位於交替奈米結構行341a至交替奈米結構行341b的豎直側壁上及半導體基底302的表面上的過量間隔材料。內部間隔件308a至內部間隔件308b的材料可由與偏移閘極間隔件306a至偏移閘極間隔件306b相同或不同的材料(例如，氮化矽)形成。舉例而言，內 部間隔件308a至內部間隔件308b可由適於形成場效電晶體(field effect transistor；FET)元件的絕緣閘極側壁間隔件的氮化矽、碳氮化矽硼(silicoboron carbonitride)、碳氮化矽、氮氧化矽碳或任何其他類型的介電材料(例如，具有小於約5的介電常數k的介電材料)形成。
對應於操作414，圖5G為在製造的各個階段中的一者處的包含汲極區312、源極區314、汲極區316以及源極區318(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，汲極區312可對應於區段201a(圖2A)；源極區314及汲極區316可對應於區段201b(圖2A)；且源極區318可對應於區段201c(圖2A)。可使用磊晶層生長製程在交替奈米結構行341a的左側的經蝕刻的Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a的暴露之末端上形成汲極區312。可使用磊晶層生長製程在交替奈米結構行341a的右側的經蝕刻的Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a的暴露之末端上形成源極區314。可使用磊晶層生長製程在交替奈米結構行341b的左側的經蝕刻的Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b的暴露之末端上形成汲極區316。可使用磊晶層生長製程在交替奈米結構行341b的右側的經蝕刻的Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b的暴露之末端上形成源極區318。在一些實施例中，源極區314及汲極區316可彼此合併以形成連續性特徵或區域，如圖5G中所示。
根據一些實施例，汲極區312及源極區314電耦接至Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a；且汲極 區316及源極區318電耦接至Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b。Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a可共同地構成存取電晶體M5的傳導通道；且Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b可共同地構成下拉電晶體M2的傳導通道。
可應用原位摻雜(In-situ doping；ISD)以形成摻雜汲極/源極區312至摻雜汲極/源極區318，由此產生用於存取電晶體M5及下拉電晶體M2的必要接面。藉由將不同類型的摻雜劑植入至元件的選定區(例如，汲極/源極區312至汲極/源極區318)以形成必要接面來形成n型FET及p型FET。可藉由植入砷(As)或磷(P)來形成n型元件，且可藉由植入硼(B)來形成p型元件。
對應於操作416，圖5H為在製造的各種階段中的一者處的移除虛設閘極堆疊337a至虛設閘極堆疊337b(圖5G)的部分單元100'的橫截面圖。在形成源極/汲極區312至源極/汲極區318之後，移除圖5G中示的虛設閘極堆疊337a(包含虛設閘極338a及硬遮罩339a)及虛設閘極堆疊337b(包含虛設閘極338b及硬遮罩339b)。可藉由例如RIE或化學氧化物移除(chemical oxide removal；COR)的已知蝕刻製程來移除虛設閘極堆疊337a至虛設閘極堆疊337b。
在移除虛設閘極堆疊337a至虛設閘極堆疊337b之後，交替奈米結構行341a及交替奈米結構行341b的相應頂部邊界可再次暴露。具體言之，交替奈米結構行341a的經蝕刻的Si奈米結構347a及交替奈米結構行341b的經蝕刻的Si奈米結構347b的相應頂部邊界可暴露。儘管圖5H的橫截面圖中未示，但應理解， 除了頂部邊界之外，沿著Y方向面對的交替奈米結構行341a及交替奈米結構行341b的相應側壁亦可暴露。
對應於操作222，圖5I為在製造的各個階段中的一者處的移除SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b(示於圖5H中)的部分單元100'的橫截面圖。可藉由應用選擇性刻蝕(例如，氫氯酸(H出來Cl))來移除SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b。
在移除SiGe犧牲性奈米結構352a至SiGe犧牲性奈米結構352b、SiGe犧牲性奈米結構354a至SiGe犧牲性奈米結構354b以及SiGe犧牲性奈米結構356a至SiGe犧牲性奈米結構356b之後，交替奈米結構行341a的經蝕刻的Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a及交替奈米結構行341b的經蝕刻的Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b的相應底部邊界可暴露出來。如上文所提及，交替奈米結構行341a的經蝕刻的Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a可共同地經設置為存取電晶體M5的傳導通道；且交替奈米結構行341b的經蝕刻的Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b可共同地經設置為下拉電晶體M2的傳導通道。如此，經蝕刻的Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a可在本文中稱作存取電晶體M5的「傳導通道310a」； 且經蝕刻的Si奈米結構343b、蝕Si奈米結構35b以及Si奈米結構347b可在本文中稱作下拉電晶體M2的「傳導通道310b」。儘管傳導通道310a至傳導通道310b分別由三個Si奈米結構構成，但應理解，傳導通道310a至傳導通道310b中的每一者可由任何數目的奈米結構(例如，一個奈米結構、十個奈米結構)構成，同時仍處於本揭露內容的範疇內。
對應於操作420，圖5J為在製造的各個階段中的一者處的包含閘極介電質304a及閘極介電質304b(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，閘極介電質304a可圍繞傳導通道310a的Si奈米結構中的每一者(Si奈米結構343a、Si奈米結構345a以及Si奈米結構347a)；且閘極介電質304b可圍繞傳導通道310b的Si奈米結構中的每一者(Si奈米結構343b、Si奈米結構345b以及Si奈米結構347b)。閘極介電質304a及閘極介電質304b可由不同高k介電材料或相同高k介電材料形成。閘極介電質304a及閘極介電質304b可包含多個高k介電材料的堆疊。可使用包含例如原子層沈積(ALD)的任何適合的方法來沈積閘極介電質304a及閘極介電質304b。在一些實施例中，閘極介電質304a及閘極介電質304b可視情況包含實質上薄的氧化物(例如，SiOx)層。
對應於操作422，圖5K為在製造的各個階段中的一者處的包含閘極金屬302a及閘極金屬320b(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，閘極302a可圍繞傳導通道310a的Si奈米結構中的每一者，其中閘極介電質304a安置在其間；且閘極302b可包覆傳導通道310b的Si奈米結構中的每一 者，其中閘極介電質304b安置在其間。閘極金屬302a至閘極金屬302b可由不同金屬材料或相同金屬材料形成。閘極金屬302a至閘極金屬302b可分別包含多個金屬材料的堆疊。可使用包含例如CVD的任何適合的方法來沈積閘極金屬302a至閘極金屬302b。
儘管閘極金屬302a至閘極金屬302b分別示為圖5K中的二維結構，但應理解，閘極金屬302a至閘極金屬302b分別形成為三維結構。具體言之，閘極金屬302a至閘極金屬302b可分別包含沿著Z方向彼此間隔開的數個閘極金屬區段。閘極金屬區段中的每一者可不僅沿著水平平面(例如，由方向X及方向Y擴展的平面)且亦沿著縱向方向(例如，方向Z)延伸。如此，閘極金屬區段的兩個相鄰者可彼此鄰接以便圍繞對應Si奈米結構，其中閘極介電質安置在其間。
舉例而言，在圖5K中，閘極金屬302a可包含閘極金屬區段302a1、閘極金屬區段302a2、閘極金屬區段302a3以及閘極金屬區段302a4。閘極金屬區段302a1及閘極金屬區段302a2可鄰接在一起以包覆Si奈米結構347a，其中閘極介電質304a的一部分安置在其間。閘極金屬區段302a2及閘極金屬區段302a3可鄰接在一起以包覆Si奈米結構345a，其中閘極介電質304a的一部分安置在其間。閘極金屬區段302a3及閘極金屬區段302a4可鄰接在一起以包覆Si奈米結構343a，其中閘極介電質304a的一部分安置在其間。類似地，閘極金屬302b可包含閘極金屬區段302b1、閘極金屬區段302b2、閘極金屬區段302b3以及閘極金屬區段302b4。閘極金屬區段302b1及閘極金屬區段302b2可鄰接在一起以包覆Si奈米結構347b，其中閘極介電質304b的一部分安 置在其間。閘極金屬區段302b2及閘極金屬區段302b3可鄰接在一起以包覆Si奈米結構345b，其中閘極介電質304b的一部分安置在其間。閘極金屬區段302b3及閘極金屬區段302b4可鄰接在一起以包覆Si奈米結構343b，其中閘極介電質304b的一部分安置在其間。在一些實施例中，此類閘極金屬區段連同至少部分地包覆Si奈米結構中的一者的閘極介電質的對應部分可統稱為閘極堆疊。閘極堆疊的操作與與被包覆的Si奈米結構相關聯(例如，調節在Si奈米結構中傳導的電流)。閘極堆疊有時可稱作環繞閘極堆疊(all-around gate stack)。
在一些實施例中，由閘極金屬302a的區段及閘極介電質304a構成的數個閘極堆疊可用作存取電晶體M5的閘極特徵以調節自汲極區312經由傳導通道310a傳導至源極區314的電流；且由閘極金屬302b的區段及閘極介電質304b構成的數個閘極堆疊可用作下拉電晶體M2的閘極特徵以調節自汲極區316經由傳導通道310b傳導至源極區318的電流。
對應於操作424，圖5L為在製造的各個階段中的一者處的包含凹部321及凹部323(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，凹部321及凹部323可分別對應於圖2A中的觸點特徵209a及觸點特徵209b。舉例而言，凹部321及凹部323可藉由執行以下製程中的至少一些形成：基於觸點特徵209a至觸點特徵209b而形成罩幕(例如，硬遮罩)以暴露用以形成凹部321及凹部323的區域；執行蝕刻製程(例如，RIE)以經由罩幕刻蝕源極/汲極區312至源極/汲極區316；以及清潔。在一些實施例中，凹部321至凹部323可向源極/汲極區312至源 極/汲極區316中延伸深度D1，深度D1可定義為自源極/汲極區312至源極/汲極區316的頂部表面361至凹部321至凹部323的底部表面363量測的距離。如上文所提及，方法400亦可用以分別基於圖2B的佈局230及圖2C的佈局260而形成圖3B及圖3C中示的元件。在圖3B(及圖2B)的實例中，具有深度D1的兩個凹部可藉由執行以下製程中的至少一些形成：基於觸點特徵231a至觸點特徵231b而形成罩幕(例如，硬遮罩)以暴露用以形成凹部的區域；經由罩幕來執行蝕刻製程(例如，RIE)以刻蝕源極/汲極區312至源極/汲極區316；以及清潔。在圖3C(及圖2C)的實例中，具有深度D1的一個凹部可藉由執行以下製程中的至少一些形成：基於觸點特徵261a而形成罩幕(例如，硬遮罩)以暴露用以形成凹部的區域；經由罩幕來執行蝕刻製程(例如，RIE)以刻蝕源極/汲極區312；以及清潔。
對應於操作426，圖5M為在製造的各個階段中的一者處的包含凹部325(如圖3A中所示)的部分單元100'的橫截面圖。在一些實施例中，凹部325可對應於圖2A中的觸點特徵209c。舉例而言，凹部325可藉由執行以下製程中的至少一些形成：基於觸點特徵209c而形成罩幕(例如，硬遮罩)以暴露用以形成凹部325的區域；經由罩幕來執行蝕刻製程(例如，RIE)以刻蝕源極區318；以及清潔。在一些實施例中，凹部325可向源極區318中延伸深度D2，深度D2可定義為自源極區318的頂部表面365至凹部325的底部表面367量測的距離。在一些實施例中，源極區318的頂部表面365可與汲極/源極區312至汲極/源極區316的頂部表面361實質上共面。如此，可自相同開始表面至相應結束表 面量測深度D1及深度D2。在一些實施例中，深度D2實質上大於深度D1。另外，在一些實施例中，深度D2大於距離D4，其中距離D4定義為傳導通道310a至傳導通道310b的奈米結構中的最遠一者(例如，由金屬區段302b3及金屬區段302b4圍繞的最底部奈米結構)與頂部表面361間隔開的距離。如上文所提及，方法400亦可用以分別基於圖2B的佈局230及圖2C的佈局260而形成圖3B及圖3C中示的元件。在圖3B(及圖2B)的實例中，具有深度D2的兩個凹部可藉由執行以下製程中的至少一些形成：基於觸點特徵231c與觸點特徵231d而形成罩幕(例如，硬遮罩)以暴露用以形成凹部的區域；經由罩幕來執行蝕刻製程(例如，RIE)以蝕刻源極/汲極區316至源極/汲極區318；以及清潔。在圖3C(及圖2C)的實例中，具有深度D2的兩個凹部可藉由執行以下製程中的至少一些形成：基於觸點特徵261b與觸點特徵261c而形成罩幕(例如，硬遮罩)以暴露用以形成凹部的區域；經由罩幕來執行蝕刻製程(例如，RIE)以蝕刻源極/汲極區314至源極/汲極區318；以及清潔。
對應於操作428，圖5N為在製造的各個階段中的一者處的包含金屬結構322、金屬結構324以及金屬結構326(如圖3A中所示)的部分單元100'的橫截面圖。金屬結構322、金屬結構324以及金屬結構326可藉由用金屬材料(例如，銅、鎢)分別填充凹部321、凹部323以及凹部325形成。金屬結構322至金屬結構326可藉由執行以下製程中的至少一些形成：使用多種沈積技術中的任一者(例如，CVD、電鍍、電子束、濺鍍等)來在凹部321至凹部325上方沈積金屬材料；研磨掉過量金屬材料直至頂部表面 365再次暴露為止；以及清潔。如此，金屬結構322至金屬結構324可繼承與凹部321至凹部323相同的深度D1，且金屬結構326可繼承與凹部325相同的深度D2。
根據本揭露內容的各種實施例，金屬結構向下拉電晶體的汲極/源極區中的至少一者中延伸的深度大於金屬結構向存取電晶體的汲極/源極區中的至少一者中延伸的深度。舉例而言，在圖5N(及圖3A)中，金屬結構326向下拉電晶體M2的源極/汲極區中的一者中延伸深度D2，深度D2實質上大於金屬結構322至金屬結構324向存取電晶體M2的源極/汲極區312至源極/汲極區314中延伸的深度D1。如此，下拉電晶體M2的傳導通道310b可經施加有比存取電晶體M5的傳導通道310a更多的應力。
圖6A根據各種實施例繪示記憶陣列的一部分的實例電路佈局600。所述部分包含記憶陣列的8個記憶胞，所述記憶陣列可包含實質上更高數目的記憶胞。佈局600包含用於這些8個記憶胞的相應單元佈局。舉例而言，單元佈局602對應於第1記憶胞；單元佈局604對應於第2記憶胞；單元佈局606對應於第3記憶胞；單元佈局608對應於第4記憶胞；單元佈局610對應於第5記憶胞；單元佈局612對應於第6記憶胞；單元佈局614對應於第7記憶胞；且單元佈局616對應於第8記憶胞。在一些實施例中，單元佈局602至單元佈局616中的每一者實質上類似於圖2A的佈局200，且因此，不再重複說明佈局602至佈局616的組件(例如，閘極特徵、主動特徵)。
在一些實施例中，這些8個單元佈局602至單元佈局616以行-列組態(column-row configuration)配置，所述行-列組態對 應於8個記憶胞的配置。舉例而言，分別對應於單元佈局602至單元佈局608的第1記憶胞、第2記憶胞、第3記憶胞以及第4記憶胞可沿著第一行配置且經由第一位元線(BL)連接；且分別對應於單元佈局610至單元佈局616的第5記憶胞、第6記憶胞、第7記憶胞以及第8記憶胞可沿著第二BL配置且經由第二BL連接。此外，第1記憶胞及第5記憶胞沿著第一列配置且經由第一字線(WL)連接；第2記憶胞及第6記憶胞沿著第二列配置且經由第二WL連接；第3記憶胞及第7記憶胞沿著第三列配置且經由第三WL連接；且第4記憶胞及第8記憶胞沿著第四列配置且經由第四WL連接。
類似於在圖2A至圖2C中論述的佈局，當利用佈局600來形成第1記憶胞至第8記憶胞時，第1記憶胞至第8記憶胞中的每一者的下拉電晶體包含延伸至相應源極/汲極區中的至少一個相對深金屬結構。如圖6A中所示，單元佈局602包含經配置以形成向第1記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵603a及觸點特徵603b(由符號「X」標記)；單元佈局604包含經配置以形成向第2記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵605a及觸點特徵605b(由符號「X」標記)；單元佈局606包含經配置以形成向第3記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵607a及觸點特徵607b(由符號「X」標記)；單元佈局608包含經配置以形成 向第4記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C示的金屬結構326)的觸點特徵609a及觸點特徵609b(由符號「X」標記)；單元佈局610包含經配置以形成向第5記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵611a及觸點特徵611b(由符號「X」標記)；單元佈局612包含經配置以形成向第6記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵613a及觸點特徵613b(由符號「X」標記)；單元佈局614包含經配置以形成向第7記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵615a及觸點特徵615b(由符號「X」標記)；且單元佈局616包含經配置以形成向第8記憶胞的下拉電晶體的源極/汲極區中延伸相對深的深度的金屬結構(例如，類似於圖3A至圖3C中示的金屬結構326)的觸點特徵617a及觸點特徵617b(由符號「X」標記)。在一些實施例中，兩個相鄰單元佈局的深觸點特徵可合併在一起，例如，單元佈局602的觸點特徵603a及單元佈局604的觸點特徵605a。
圖6B說明第1記憶胞至第8記憶胞的一部分的橫截面圖，例如，跨越圖6A中的線A-A'切割的部分，所述部分包含第5記憶胞至第8記憶胞中的每一者的相應存取電晶體及下拉電晶體。如圖6B所示，部分第5記憶胞至第8記憶胞的橫截面圖實質上類似於圖3A及圖5A至圖5N中示的部分單元100'的橫截面圖。因 此，將如下簡要地描述圖6B中示的橫截面圖。第5記憶胞至第8記憶胞形成於基底602上，且第5記憶胞至第8記憶胞中的每一者的存取電晶體及下拉電晶體實質上類似於彼此。
使用第5記憶胞的存取電晶體624a及下拉電晶體624b作為代表性實例，存取電晶體624a包含傳導通道(由一或多個奈米結構形成)625a、汲極區626、共用源極/汲極區627以及閘極堆疊632a；且下拉電晶體624b包含傳導通道(由一或多個奈米結構形成)625b、共用源極/汲極區627、源極區628以及閘極堆疊632b。另外，源極/汲極區626至源極/汲極區628中的每一者包含相應金屬結構延伸至其中的凹部。舉例而言，金屬結構629向汲極區626中延伸深度D1，金屬結構630向共用源極/汲極區637中延伸深度D1，且金屬結構631向源極區628中延伸深度D2。根據一些實施例，深度D2實質上大於深度D1。
如上文所提及，當將數個記憶胞配置(例如，連接)至陣列中時，記憶胞可藉由相應BL/WL彼此連接。如圖6B中所示，第5記憶胞至第8記憶胞的相應部分經由BL 650連接。具體言之，BL 650經由由金屬材料(例如，銅、鎢)製成的一或多個內連線結構來電耦接至第5記憶胞至第8記憶胞中的每一者。舉例而言，BL 650經由第一內連線結構(通常稱為「MD」結構)652及第二內連線結構654(通常稱為「VD」結構)耦接至第5記憶胞至第8記憶胞的源極/汲極區。
儘管以上論述涉及SRAM單元的存取電晶體及下拉電晶體，但應理解，本文中所揭露的方法/結構/佈局可應用於在兩個較佳地具有不同電流位準的電晶體，同時仍處於本揭露內容的範疇 內。儘管以上論述涉及n型電晶體，但亦應理解，本文中所揭露的方法/結構/佈局可應用於其他類型的電晶體，同時仍處於本揭露內容的範疇內。使用記憶胞100(圖1)作為一實例，具有不同深度的金屬結構可經形成為延伸至存取電晶體M5及上拉電晶體M1(其為p型電晶體)的相應源極/汲極區中，其中金屬結構向存取電晶體M5的源極/汲極區中延伸的深度實質上大於金屬結構向上拉電晶體M1中延伸的深度。如此，當與上拉電晶體M1的奈米結構相比較時，存取電晶體M5的奈米結構可經施加有更高應力，此可使得存取電晶體M5傳導比上拉電晶體M1更高位準的電流。
在本揭露內容的一個態樣中，揭露一種半導體元件。半導體元件包含堆疊於彼此頂部上的多個第一奈米結構。半導體元件包含在操作上與多個第一奈米結構相關聯的多個第一環繞閘極堆疊。半導體元件包含堆疊於彼此頂部上的多個第二奈米結構。半導體元件包含在操作上與多個第二奈米結構相關聯的多個第二環繞閘極堆疊。半導體元件包含電耦接至第一奈米結構的第一末端的第一汲極/源極區。第一汲極/源極區包含具有第一深度的第一凹部。半導體元件包含電耦接至第一奈米結構的第二末端的第二汲極/源極區。第二汲極/源極區包含具有第二深度的第二凹部。半導體元件包含電耦接至第二奈米結構的第一末端的第三汲極/源極區。第三汲極/源極區包含具有第三深度的第三凹部。半導體元件包含電耦接至第二奈米結構的第二末端的第四汲極/源極區。第四汲極/源極區包含具有第四深度的第四凹部。第一深度、第二深度、第三深度或第四深度中的至少一者大於多個第一奈米結構及多個第二奈米結構中的最遠者與第一汲極/源極區、第二汲極/源極區、 第三汲極/源極區以及第四汲極/源極區的頂部表面間隔開的距離。
在一些實施例中，所述第一深度、所述第二深度以及所述第三深度實質上相同，且所述第四深度實質上大於所述第一深度、所述第二深度以及所述第三深度。
在一些實施例中，所述第一深度及所述第二深度實質上相同，所述第三深度及所述第四深度實質上相同，且所述第三深度及所述第四深度分別實質上大於所述第一深度及所述第二深度中的任一者。
在一些實施例中，所述第二深度、所述第三深度以及所述第四深度實質上相同，且所述第二深度、所述第三深度以及所述第四深度分別實質上大於所述第一深度。
在一些實施例中，所述多個第一奈米結構、所述多個第一環繞閘極堆疊、所述第一汲極/源極區以及所述第二汲極/源極區經配置為記憶胞的第一電晶體，所述第一電晶體經配置以控制對所述記憶胞的存取，且所述多個第二奈米結構、所述多個第二環繞閘極堆疊、所述第三汲極/源極區以及所述第四汲極/源極區經配置為所述記憶胞的第二電晶體，且所述第二電晶體經配置以為所述記憶胞選擇性地提供放電路徑。
在一些實施例中，半導體元件更包括：第一金屬結構，填充所述第一汲極/源極區的所述第一凹部；第二金屬結構，填充合併在一起的所述第二汲極/源極區的所述第二凹部及所述第三汲極/源極區的所述第三凹部；以及第三金屬結構，填充所述第四汲極/源極區的所述第四凹部。
在一些實施例中，所述第二金屬結構包含兩個部分，所述 兩個部分中的一者的特徵在於具有所述第二深度且另一者的特徵在於具有所述第三深度。
在一些實施例中，半導體元件更包括：多個第三奈米結構，堆疊於彼此頂部上；多個第三環繞閘極堆疊，在操作上與所述多個第三奈米結構相關聯；多個第四奈米結構，堆疊於彼此頂部上；多個第四環繞閘極堆疊，在操作上與所述多個第四奈米結構相關聯；第五汲極/源極區，電耦接至所述第三奈米結構的第一末端，所述第五汲極/源極區包含具有第五深度的第五凹部；第六汲極/源極區，電耦接至所述第三奈米結構的第二末端，所述第六汲極/源極區包含具有第六深度的第六凹部；第七汲極/源極區，電耦接至所述第四奈米結構的第一末端，所述第七汲極/源極區包含具有第七深度的第七凹部；以及第八汲極/源極區，電耦接至所述第四奈米結構的第二末端，所述第八汲極/源極區包含具有第八深度的第八凹部。
在一些實施例中，所述第一深度、所述第二深度、所述第三深度、所述第六深度、所述第七深度以及所述第八深度實質上相同，且所述第四深度及所述第五深度分別實質上大於所述第一深度、所述第二深度、所述第三深度、所述第六深度、所述第七深度以及所述第八深度。
在一些實施例中，所述多個第一奈米結構、所述多個第一環繞閘極堆疊、所述第一汲極/源極區以及所述第二汲極/源極區經設置為記憶胞的第一電晶體，所述第一電晶體經配置以控制對所述記憶胞的存取，所述多個第二奈米結構、所述多個第二環繞閘極堆疊、所述第三汲極/源極區以及所述第四汲極/源極區經設置為所 述記憶胞的第二電晶體，所述第二電晶體經配置以為所述記憶胞選擇性地提供第一放電路徑，所述多個第三奈米結構、所述多個第三環繞閘極堆疊、所述第五汲極/源極區以及所述第六汲極/源極區經設置為所述記憶胞的第三電晶體，所述第三電晶體經配置以控制對所述記憶胞的所述存取，且所述多個第四奈米結構、所述多個第四環繞閘極堆疊、所述第七汲極/源極區以及所述第八汲極/源極區經設置為所述記憶胞的第四電晶體，所述第四電晶體經配置以為所述記憶胞選擇性地提供第二放電路徑。
在本揭露內容的另一態樣中，揭露一種記憶胞。記憶胞包含第一電晶體。第一電晶體包含由沿著縱向方向彼此間隔開的一或多個第一奈米結構共同地構成的第一傳導通道。記憶胞包含串聯地電耦接至第一電晶體的第二電晶體。第二電晶體包含由沿著縱向方向彼此間隔開的一或多個第二奈米結構共同地構成的第二傳導通道。一或多個第一奈米結構中的至少一者由第一金屬結構施加有第一應力，第一金屬結構沿著縱向方向延伸至第一電晶體的第一汲極/源極區中。
在一些實施例中，所述至少一個第一奈米結構亦由第二金屬結構施加有所述第一應力，所述第二金屬結構沿著所述縱向方向延伸至所述第一電晶體的第二汲極/源極區中。
在一些實施例中，所述一或多個第二奈米結構由第三金屬結構及第四金屬結構施加有實質上小於所述第一應力的第二應力，所述第三金屬結構沿著所述縱向方向延伸至所述第二電晶體的第一汲極/源極區中，所述第四金屬結構沿著所述縱向方向延伸至所述第二電晶體的第二汲極/源極區中。
在一些實施例中，所述第一電晶體經配置以為所述記憶胞選擇性地提供放電路徑，且所述第二電晶體經配置以控制對所述記憶胞的存取。
在一些實施例中，所述第一電晶體更包括在操作上與所述一或多個第一奈米結構相關聯的多個環繞第一閘極堆疊，且所述第二電晶體更包括在操作上與所述一或多個第二奈米結構相關聯的多個環繞第二閘極堆疊。
在一些實施例中，所述多個環繞第一閘極堆疊中的每一者包括一或多個第一閘極金屬及一或多個第一閘極介電質，且所述多個環繞第二閘極堆疊中的每一者包括一或多個第二閘極金屬及一或多個第二閘極介電質。
在一些實施例中，所述第一應力包括壓縮應力及張應力。
在一些實施例中，與所述一或多個第一奈米結構的一個末端直接接觸的所述第一汲極/源極區的特徵在於具有實質上類似於所述第一金屬結構的深度的深度。
在本揭露內容的又一態樣中，揭露一種用於製造半導體元件的方法。方法包含在基底上方形成第一堆疊。第一堆疊包含沿著縱向方向彼此間隔開的一或多個第一奈米結構。方法包含在基底上方形成第二堆疊。第二堆疊包含沿著縱向方向彼此間隔開的一或多個第二奈米結構。方法包含在一或多個第一奈米結構的相應末端上生長第一汲極/源極區及第二汲極/源極區。方法包含在一或多個第二奈米結構的相應末端上生長第三汲極/源極區及第四汲極/源極區。方法包含形成延伸至第一汲極/源極區中的第一金屬結構及延伸至第二汲極/源極區中的第二金屬結構。第一金屬結構及 第二金屬結構的特徵在於具有第一深度。方法包含形成延伸至第三汲極/源極區中的第三金屬結構及延伸至第四汲極/源極區中的第四金屬結構，第三金屬結構的特徵在於具有第一深度。第四金屬結構的特徵在於具有與第一深度不同的第二深度。
在一些實施例中，所述第二深度實質上大於所述第一深度以使得所述一或多個第一奈米結構經施加的第一應力實質上小於所述一或多個第二奈米結構經施加的第二應力。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代及更改。
100':部分單元 302:基底 302a、302b:閘極金屬 302a1、302a2、302a3、302a4、302b1、302b2、302b3、302b4:閘極金屬區段 304a、304b:閘極介電質 306a、306b:偏移閘極間隔件 308a、308b:內部間隔件 310a、310b:奈米結構 312、316:源極區/汲極區 314、318:源極區/汲極區 321、323、325:凹部 322、324、326:金屬結構 D 1、D 2:深度 D 3:距離 M2、M5:電晶體

Claims (13)

  1. 一種半導體元件，包括：多個第一奈米結構，堆疊於彼此頂部上；多個第一環繞閘極堆疊，在操作上與所述多個第一奈米結構相關聯；多個第二奈米結構，堆疊於彼此頂部上；多個第二環繞閘極堆疊，在操作上與所述多個第二奈米結構相關聯；第一汲極/源極區，電耦接至所述第一奈米結構的第一末端，所述第一汲極/源極區包含具有第一深度的第一凹部；第二汲極/源極區，電耦接至所述第一奈米結構的第二末端，所述第二汲極/源極區包含具有第二深度的第二凹部；第三汲極/源極區，電耦接至所述第二奈米結構的第一末端，所述第三汲極/源極區包含具有第三深度的第三凹部；以及第四汲極/源極區，電耦接至所述第二奈米結構的第二末端，所述第四汲極/源極區包含具有第四深度的第四凹部，其中所述第一深度、所述第二深度、所述第三深度或所述第四深度中的至少一者大於所述多個第一奈米結構及所述多個第二奈米結構中的最遠者與所述第一汲極/源極區、所述第二汲極/源極區、所述第三汲極/源極區以及所述第四汲極/源極區的頂部表面間隔開的距離。
  2. 如請求項1所述的半導體元件，其中所述第一深度、所述第二深度以及所述第三深度實質上相同，且所述第四深度實質上大於所述第一深度、所述第二深度以及所述第三深度。
  3. 如請求項1所述的半導體元件，其中所述第一深度及所述第二深度實質上相同，所述第三深度及所述第四深度實質上相同，且所述第三深度及所述第四深度分別實質上大於所述第一深度及所述第二深度中的任一者。
  4. 如請求項1所述的半導體元件，其中所述第二深度、所述第三深度以及所述第四深度實質上相同，且所述第二深度、所述第三深度以及所述第四深度分別實質上大於所述第一深度。
  5. 如請求項1所述的半導體元件，其中所述多個第一奈米結構、所述多個第一環繞閘極堆疊、所述第一汲極/源極區以及所述第二汲極/源極區經配置為記憶胞的第一電晶體，所述第一電晶體經配置以控制對所述記憶胞的存取，且所述多個第二奈米結構、所述多個第二環繞閘極堆疊、所述第三汲極/源極區以及所述第四汲極/源極區經配置為所述記憶胞的第二電晶體，且所述第二電晶體經配置以為所述記憶胞選擇性地提供放電路徑。
  6. 如請求項1所述的半導體元件，更包括：第一金屬結構，填充所述第一汲極/源極區的所述第一凹部；第二金屬結構，填充合併在一起的所述第二汲極/源極區的所述第二凹部及所述第三汲極/源極區的所述第三凹部；以及第三金屬結構，填充所述第四汲極/源極區的所述第四凹部。
  7. 如請求項6所述的半導體元件，其中所述第二金屬結構包含兩個部分，所述兩個部分中的一者的特徵在於具有所述第二深度且另一者的特徵在於具有所述第三深度。
  8. 一種記憶胞，包括：第一電晶體，所述第一電晶體包括由沿著縱向方向彼此間隔 開的一或多個第一奈米結構共同地構成的第一傳導通道；以及第二電晶體，串聯地電耦接至所述第一電晶體，所述第二電晶體包含由沿著所述縱向方向彼此間隔開的一或多個第二奈米結構共同地構成的第二傳導通道，其中所述一或多個第一奈米結構中的至少一者由第一金屬結構施加有第一應力，所述第一金屬結構沿著所述縱向方向延伸至所述第一電晶體的第一汲極/源極區中。
  9. 如請求項8所述的記憶胞，其中所述至少一個第一奈米結構亦由第二金屬結構施加有所述第一應力，所述第二金屬結構沿著所述縱向方向延伸至所述第一電晶體的第二汲極/源極區中。
  10. 如請求項8所述的記憶胞，其中所述一或多個第二奈米結構由第三金屬結構及第四金屬結構施加有實質上小於所述第一應力的第二應力，所述第三金屬結構沿著所述縱向方向延伸至所述第二電晶體的第一汲極/源極區中，所述第四金屬結構沿著所述縱向方向延伸至所述第二電晶體的第二汲極/源極區中。
  11. 如請求項8所述的記憶胞，其中所述第一電晶體更包括在操作上與所述一或多個第一奈米結構相關聯的多個環繞第一閘極堆疊，且所述第二電晶體更包括在操作上與所述一或多個第二奈米結構相關聯的多個環繞第二閘極堆疊。
  12. 如請求項11所述的記憶胞，其中所述多個環繞第一閘極堆疊中的每一者包括一或多個第一閘極金屬及一或多個第一閘極介電質，且所述多個環繞第二閘極堆疊中的每一者包括一或多個第二閘極金屬及一或多個第二閘極介電質。
  13. 一種用於製造半導體元件的方法，包括：在基底上方形成第一堆疊，所述第一堆疊包括沿著縱向方向彼此間隔開的一或多個第一奈米結構；在所述基底上方形成第二堆疊，所述第二堆疊包括沿著所述縱向方向彼此間隔開的一或多個第二奈米結構；在所述一或多個第一奈米結構的相應末端上生長第一汲極/源極區及第二汲極/源極區；在所述一或多個第二奈米結構的相應末端上生長第三汲極/源極區及第四汲極/源極區；形成延伸至所述第一汲極/源極區中的第一金屬結構及延伸至所述第二汲極/源極區中的第二金屬結構，所述第一金屬結構及所述第二金屬結構的特徵在於具有第一深度；以及形成延伸至所述第三汲極/源極區中的第三金屬結構及延伸至所述第四汲極/源極區中的第四金屬結構，所述第三金屬結構的特徵在於具有所述第一深度，所述第四金屬結構的特徵在於具有與所述第一深度不同的第二深度。
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