KR102391128B1 - 메모리 디바이스 및 그 제조 방법 - Google Patents

메모리 디바이스 및 그 제조 방법 Download PDF

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Abstract

메모리 셀이 개시된다. 메모리 셀은 제1 트랜지스터를 포함한다. 제1 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물로 집합적으로 구성된 제1 도전 채널을 포함한다. 메모리 셀은 제1 트랜지스터에 직렬로 전기적으로 결합된 제2 트랜지스터를 포함한다. 제2 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물로 집합적으로 구성된 제2 도전 채널을 포함한다. 하나 이상의 제1 나노구조물 중 적어도 하나에는 수직 방향을 따라, 제1 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물에 의해 제1 응력이 가해진다.

Description

메모리 디바이스 및 그 제조 방법{MEMORY DEVICES AND METHODS OF MANUFACTURING THEREOF}
본 발명은 메모리 디바이스 및 그 제조 방법에 관한 것이다.
정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스는 리프레싱(refreshing)이 필요없는 쌍안정(bistable) 회로부를 사용하여 데이터 비트를 저장하는 일종의 휘발성 반도체 메모리이다. SRAM 디바이스는 일반적으로 하나 이상의 메모리 어레이를 포함하고, 각 어레이는 복수의 SRAM 셀들을 포함한다. SRAM 셀은, 두 개의 교차 결합형 인버터들의 논리 상태로 표시되는, 1 비트의 정보를 저장하기 때문에, 일반적으로 비트 셀이라고 칭한다. 각각의 메모리 어레이는 행(row)과 열(column)로 배열된 복수의 비트 셀들을 포함한다. 메모리 어레이 내의 각각의 비트 셀은 일반적으로 전력 공급 전압에 대한 그리고 기준 전압에 대한 연결부를 포함한다. 비트 라인들 상의 논리 신호들은 비트 셀로부터의 판독 및 비트 셀로의 기록을 제어하고, 워드 라인은 인버터들에 대한 비트 라인들의 연결들을 제어하는데, 인버터들은 이러한 연결이 없는 경우에는 플로우팅(float)된다. 워드 라인은 메모리 어레이의 행을 따라 복수의 비트 셀들에 결합될 수 있으며, 상이한 워드 라인들이 상이한 행들에 대해 제공된다.
본 발명개시의 일 양태에서, 반도체 디바이스가 개시된다. 반도체 디바이스는 서로 위아래로 적층된 복수의 제1 나노구조물들을 포함한다. 반도체 디바이스는 복수의 제1 나노구조물들과 동작적으로 연관된 복수의 제1 올 어라운드 게이트 스택들을 포함한다. 반도체 디바이스는 서로 위아래로 적층된 복수의 제2 나노구조물들을 포함한다. 반도체 디바이스는 복수의 제2 나노구조물들과 동작적으로 연관된 복수의 제2 올 어라운드 게이트 스택들을 포함한다. 반도체 디바이스는 제1 나노구조물들의 제1 단부에 전기적으로 결합된 제1 드레인/소스 영역을 포함한다. 제1 드레인/소스 영역은 제1 깊이를 갖는 제1 리세스를 포함한다. 반도체 디바이스는 제1 나노구조물들의 제2 단부에 전기적으로 결합된 제2 드레인/소스 영역을 포함한다. 제2 드레인/소스 영역은 제2 깊이를 갖는 제2 리세스를 포함한다. 반도체 디바이스는 제2 나노구조물들의 제1 단부에 전기적으로 결합된 제3 드레인/소스 영역을 포함한다. 제3 드레인/소스 영역은 제3 깊이를 갖는 제3 리세스를 포함한다. 반도체 디바이스는 제2 나노구조물들의 제2 단부에 전기적으로 결합된 제4 드레인/소스 영역을 포함한다. 제4 드레인/소스 영역은 제4 깊이를 갖는 제4 리세스를 포함한다. 제1 깊이, 제2 깊이, 제3 깊이, 또는 제4 깊이 중 적어도 하나는 복수의 제1 나노구조물들과 복수의 제2 나노구조물들 중 가장 멀리 있는 나노구조물이 제1 드레인/소스 영역, 제2 드레인/소스 영역, 제3 드레인/소스 영역, 및 제4 드레인/소스 영역의 최상면으로부터 이격되어 있는 거리보다 더 크다.
본 발명개시의 다른 양태에서, 메모리 셀이 개시된다. 메모리 셀은 제1 트랜지스터를 포함한다. 제1 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물로 집합적으로 구성된 제1 도전 채널을 포함한다. 메모리 셀은 제1 트랜지스터에 직렬로 전기적으로 결합된 제2 트랜지스터를 포함한다. 제2 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물로 집합적으로 구성된 제2 도전 채널을 포함한다. 하나 이상의 제1 나노구조물 중 적어도 하나에는 수직 방향을 따라, 제1 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물에 의해 제1 응력이 가해진다.
본 발명개시의 또 다른 양태에서, 반도체 디바이스를 제조하는 방법이 개시된다. 본 방법은 기판 위에 제1 스택을 형성하는 단계를 포함한다. 제1 스택은 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물을 포함한다. 본 방법은 기판 위에 제2 스택을 형성하는 단계를 포함한다. 제2 스택은 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물을 포함한다. 본 방법은 하나 이상의 제1 나노구조물의 각각의 단부들 상에서 제1 드레인/소스 영역과 제2 드레인/소스 영역을 성장시키는 단계를 포함한다. 본 방법은 하나 이상의 제2 나노구조물의 각각의 단부들 상에서 제3 드레인/소스 영역과 제4 드레인/소스 영역을 성장시키는 단계를 포함한다. 본 방법은 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물 및 제2 드레인/소스 영역 내로 연장된 제2 금속 구조물을 형성하는 단계를 포함한다. 제1 및 제2 금속 구조물들은 제1 깊이를 특징으로 한다. 본 방법은 제3 드레인/소스 영역 내로 연장된 제3 금속 구조물 및 제4 드레인/소스 영역 내로 연장된 제4 금속 구조물을 형성하는 단계를 포함하며, 제3 금속 구조물은 제1 깊이를 특징으로 한다. 제4 금속 구조물은 제2의 상이한 깊이를 특징으로 한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 메모리 셀의 예시적인 회로도를 나타낸다.
도 2a, 도 2b, 및 도 2c 각각은 일부 실시예들에 따른, 도 1의 메모리 셀의 예시적인 설계 레이아웃을 나타낸다.
도 3a, 도 3b, 및 도 3c 각각은 일부 실시예들에 따른, 도 2a 내지 도 2c의 대응하는 레이아웃에 의해 형성된 메모리 셀의 일부분의 단면도를 나타낸다.
도 4는 일부 실시예들에 따른, 도 1의 메모리 셀의 적어도 일부분을 제조하기 위한 방법의 흐름도를 나타낸다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 도 5j, 도 5k, 도 5l, 도 5m, 도 5n은 일부 실시예들에 따른, 다양한 제조 스테이지에서의, 도 1의 메모리 셀의 일부분의 단면도들을 나타낸다.
도 6a는 일부 실시예들에 따른, 메모리 셀의 예시적인 설계 레이아웃을 나타낸다.
도 6b는 일부 실시예들에 따른, 도 6a의 레이아웃에 의해 형성된 메모리 셀의 일부분의 단면도를 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일반적으로, 비트 셀(예를 들어, SRAM 비트 셀)이 액세스될 때(예를 들어, 판독 동작 동안), 워드 라인 펄스 신호가 비트 셀의 대응하는 워드 라인을 어서팅(assert)하기 위해 제공된다. 대응하는 워드 라인이 어서팅되면, 비트 셀의 적어도 하나의 트랜지스터는, 비트 셀에 대해 판독 동작이 수행될 수 있도록 턴 온될 수 있다. 이러한 트랜지스터를 일반적으로 "액세스(access) 트랜지스터"라고 칭한다. 비트 셀의 출력 노드에 의해 저장된 논리 상태에 기초하여, 액세스 트랜지스터에 직렬 결합된 적어도 하나의 트랜지스터는 방전 경로를 제공할 수 있다. 이러한 트랜지스터를 일반적으로 "풀다운(pull-down) 트랜지스터"라고 칭한다. 방전 경로는 출력 노드에 대응하는 비트 라인 상에서 제공된 전압을 액세스 트랜지스터 및 풀다운 트랜지스터를 통해 접지로 풀링(pull)시키는데 사용될 수 있다. 이와 같이, 논리 상태는 비트 라인 상의 전압이 풀다운되었는지 여부에 기초하여 판독될 수 있다. 액세스 트랜지스터와 풀다운 트랜지스터는 일반적으로 일부 설계/제조 제약성에 부분적으로 기인하여 동일한 크기로 부분적으로 형성되는데, 이는 액세스 트랜지스터와 풀다운 트랜지스터가 동일한 레벨의 전류를 도통시키게 한다. 액세스 트랜지스터와 풀다운 트랜지스터에서의 이와 같은 실질적으로 동일한 전류 레벨들은 일부 판독 실패를 야기할 수 있다.
현대의 반도체 디바이스 제조 공정에서는, 실리콘 채널 n형 전계 효과 트랜지스터(n-type field effect transistor; nFET) 및 실리콘 게르마늄 채널 p형 전계 효과 트랜지스터(p-type field effect transistor; pFET)와 같은 다수의 반도체 디바이스들이 단일 웨이퍼 상에 제조된다. 핀 기반 트랜지스터와 같은, 비평면 트랜지스터 디바이스 아키텍처는 평면 트랜지스터에 비해 증가된 디바이스 밀도와 증가된 성능을 제공할 수 있다. 나노구조 트랜지스터와 같은, 일부 고급 비평면 트랜지스터 디바이스 아키텍처는 핀 기반 트랜지스터에 비해 성능을 더욱 향상시킬 수 있다. 예시적인 나노구조 트랜지스터는 나노시트 트랜지스터, 나노와이어 트랜지스터 등을 포함한다. 나노구조 트랜지스터는 게이트 스택에 의해 완전히 감싸진 하나 이상의 나노구조물을 포함하며, 이 나노구조물은 트랜지스터의 도전 채널로서 집합적으로 구성된다. 채널이 게이트 스택에 의해 부분적으로 둘러싸여 있는 핀 기반 트랜지스터와 비교할 때, 나노구조 트랜지스터는 일반적으로 나노구조 채널의 전체 둘레를 둘러싸는 하나 이상의 게이트 스택을 포함한다. 이와 같이, 나노구조 채널에 대한 제어가 추가로 개선될 수 있으며, 따라서, 예를 들어, 유사한 크기의 핀 기반 트랜지스터와 나노구조 트랜지스터가 주어질 때 비교적 큰 구동 전류가 야기된다.
본 발명개시는 나노구조 트랜지스터 구성에서의 메모리 디바이스의 다양한 실시예들을 제공한다. 메모리 디바이스는 복수의 메모리 셀들을 포함하며, 각각의 메모리 셀은 하나 이상의 액세스 트랜지스터와 하나 이상의 풀다운 트랜지스터를 포함할 수 있다. 설계 제약성을 손상시키지 않고서 상기 식별된 기술적 문제들을 해결하기 위해, 개시된 메모리 디바이스의 액세스 트랜지스터는 각각의 소스 및 드레인 영역들 내로 연장된 비교적 얕은 금속 상호연결부를 가질 수 있고, 개시된 메모리 디바이스의 풀다운 트랜지스터는 각각의 소스 또는 드레인 영역들 내로 연장된 적어도 하나의 비교적 깊은 금속 상호연결부를 가질 수 있다. 이러한 방식으로, 대응하는 도전 채널로서 기능하는 액세스 트랜지스터의 나노구조물(들)에는 비교적 낮은 응력이 가해질 수 있고, 대응하는 도전 채널로서 기능하는 풀다운 트랜지스터의 나노구조물(들)에는 비교적 높은 응력이 가해질 수 있다. 일부 실시예들에 따라, 풀다운 트랜지스터는 비교적 높은 응력(예를 들어, 더 높은 Ion, 더 적은 기생 커패시턴스, 더 적은 RC 지연 등)로부터 이익을 얻을 수 있다. 따라서, 액세스 트랜지스터와 풀다운 트랜지스터가 유사한 치수들(예를 들어, 채널 길이, 채널 폭)을 특징으로 하더라도, 풀다운 트랜지스터는 액세스 트랜지스터에서 도통되는 전류와 비교할 때, 비교적 큰 전류를 도통시킬 수 있다.
도 1을 참조하면, 메모리 셀(메모리 비트, 또는 비트 셀)(100)의 예시적인 회로도가 도시되어 있다. 본 발명개시의 일부 실시예들에 따르면, 메모리 셀(100)은 복수의 트랜지스터들을 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀로서 구성된다. 예를 들어, 도 1에서, 메모리 셀(100)은 식스(six)-트랜지스터(six-transistor; 6T)-SRAM 셀을 포함한다. 각각의 트랜지스터는 나노구조 트랜지스터 구성으로 형성될 수 있으며, 이는 아래에서 더 상세히 논의될 것이다. 일부 다른 실시예들에서, 메모리 셀(100)은, 예를 들어, 투-트랜지스터-투-저항기(two-transistor-two-resistor; 2T-2R) SRAM 셀, 포-트랜지스터(four-transistor; 4T) SRAM 셀, 에잇-트랜지스터(eight-transistor; 8T) SRAM 셀, 텐-트랜지스터(ten-transistor; 10T) SRAM 셀 등과 같은 임의의 다양한 SRAM 셀들로서 구성될 수 있다. 본 발명개시의 논의는 6T-SRAM 셀에 관한 것이지만, 본 발명개시의 다른 실시예들이 또한, 예를 들어, 동적 랜덤 액세스(dynamic random access; DRAM) 메모리 셀과 같은, 임의의 메모리 셀들에서 사용될 수 있다는 것이 이해된다.
도 1에서 도시된 바와 같이, 메모리 셀(100)은 6개의 트랜지스터들, M1, M2, M3, M4, M5, M6을 포함한다. 트랜지스터들(M1, M2)은 제1 인버터로서 형성되고, 트랜지스터들(M3, M4)은 제2 인버터로서 형성되며, 제1 및 제2 인버터들은 서로 교차 결합된다. 구체적으로, 제1 및 제2 인버터들은 각각 제1 전압 기준(101)과 제2 전압 기준(103) 사이에 결합된다. 일부 실시예들에서, 제1 전압 기준(101)은 메모리 셀(100)에 인가된 공급 전압의 전압 레벨이며, 이를 일반적으로 "Vdd"라고 칭한다. 제2 전압 기준(103)은 일반적으로 "접지"라고 칭한다. (트랜지스터들(M1, M2)에 의해 형성된) 제1 인버터는 트랜지스터(M5)에 결합되고, (트랜지스터들(M3, M4)에 의해 형성된) 제2 인버터는 트랜지스터(M6)에 결합된다. 트랜지스터들(M5, M6)은, 제1 및 제2 인버터들에 결합될뿐만 아니라, 워드 라인(word line; WL)(105)에 각각 결합되고, 비트 라인(bit line; BL)(107) 및 비트 바 라인(109)(bit bar line; BBL)에 각각 결합된다.
일부 실시예들에서, 트랜지스터들(M1, M3)을 메모리 셀(100)의 풀업 트랜지스터들(이하에서는 "풀업 트랜지스터(M1)"와 "풀업 트랜지스터(M3)"라고 각각 칭함)이라고 칭하며; 트랜지스터들(M2, M4)을 메모리 셀(100)의 풀다운 트랜지스터들(이하에서는 "풀다운 트랜지스터(M2)"와 "풀다운 트랜지스터(M4)"라고 각각 칭함)이라고 칭하며; 트랜지스터들(M5, M6)을 메모리 셀(100)의 액세스 트랜지스터들(이하에서는 "액세스 트랜지스터(M5)"와 "액세스 트랜지스터(M6)"라고 각각 칭함)이라고 칭한다. 일부 실시예들에서, 트랜지스터들(M2, M4, M5, M6)은 각각 n형 금속 산화물 반도체(metal-oxide-semiconductor; NMOS) 트랜지스터를 포함하고, 트랜지스터들(M1, M3)은 각각 p형 금속 산화물 반도체(PMOS) 트랜지스터를 포함한다. 도 1의 예시된 실시예는 트랜지스터들(M1~M6)이 NMOS 트랜지스터 또는 PMOS 트랜지스터인 것으로 도시하지만, 메모리 디바이스에서 사용하기에 적절한 임의의 다양한 트랜지스터들 또는 디바이스들이, 예를 들어, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고 전자 이동도 트랜지스터(high-electron-mobility transistor; HEMT) 등과 같이, 트랜지스터들(M1~M6) 중 적어도 하나로서 구현될 수 있다.
액세스 트랜지스터들(M5, M6)은 각각 WL(105)에 결합된 게이트를 갖는다. 트랜지스터들(M5, M6)의 게이트는 WL(105)를 통해 펄스 신호를 수신하여, 그에 따라 메모리 셀(100)의 액세스를 허용하거나 또는 차단하도록 구성되며, 이에 대해서는 아래에서 더 상세히 논의될 것이다. 트랜지스터들(M2, M5)은 노드(110)에서 트랜지스터(M2)의 드레인과 트랜지스터(M5)의 소스가 서로 결합된다. 노드(110)는 트랜지스터(M1)의 드레인 및 노드(112)에 더 결합된다. 트랜지스터들(M4, M6)은 노드(114)에서 트랜지스터(M4)의 드레인과 트랜지스터(M6)의 소스가 서로 결합된다. 노드(114)는 트랜지스터(M3)의 드레인 및 노드(116)에 더 결합된다.
메모리 셀(예를 들어, 메모리 셀(100))이 데이터 비트를 저장할 때, 비트 셀의 제1 노드는 제1 논리 상태(논리 1 또는 논리 0)에 있도록 구성되고, 비트 셀의 제2 노드는 제2 논리 상태(논리 0 또는 논리 1)에 있도록 구성된다. 제1 및 제2 논리 상태들은 서로 상보적이다. 일부 실시예들에서, 제1 노드에서의 제1 논리 상태는 메모리 셀에 저장된 데이터 비트의 논리 상태를 나타낼 수 있다. 예를 들어, 도 1의 예시된 실시예에서, 메모리 셀(100)이 논리 1 상태의 데이터 비트를 저장하는 경우, 노드(110)는 논리 1 상태에 있도록 구성되고, 노드(114)는 논리 0 상태에 있도록 구성된다.
메모리 셀(100)에 저장된 데이터 비트의 논리 상태를 판독하기 위해, BL(107)과 BBL(109)은 Vdd(예를 들어, 논리 하이)로 사전충전(pre-charge)된다. 그 후, WL(105)은 어서트(assert) 신호에 의해 논리 하이로 어서팅되거나 또는 활성화되고, 이는 액세스 트랜지스터들(M5, M6)을 턴온시킨다. 구체적으로, 액세스 트랜지스터들(M5, M6)을 턴온시키기 위해, 어서트 신호의 상승 에지가 액세스 트랜지스터들(M5, M6)의 게이트에서 각각 수신된다. 액세스 트랜지스터들(M5, M6)이 턴온되면, 데이터 비트의 논리 상태에 기초하여, 사전충전된 BL(107) 또는 BBL(109)은 방전되기 시작할 수 있다. 예를 들어, 메모리 셀(100)이 논리 0을 저장한 경우, 노드(110)는 논리 0에 대응하는 전압을 제공할 수 있고, 노드(114)는 상보적 논리 1에 대응하는 전압을 제공할 수 있다. 액세스 트랜지스터들(M5, M6)이 턴온된 것에 응답하여, 사전충전된 BL(107)로부터 시작하여, 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M2)를 거쳐, 접지(103)에 이르는 방전 경로가 제공될 수 있다. 방전 경로를 따라, 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M6)는 각각 전류(I5)와 전류(I2)를 도통시킬 수 있다. 이러한 방전 경로에 의해 BL(107) 상의 전압 레벨이 풀다운되는 동안, 풀다운 트랜지스터(M4)는 턴오프 상태로 남을 수 있다. 이와 같이, BL(107)과 BBL(109)은 각각 BL(107)과 BBL(109) 사이에 충분히 큰 전압 차이를 생성하기 위한 전압 레벨을 나타낼 수 있다. 따라서, BL(107)과 BBL(109)에 결합된 감지 증폭기는 전압 차이의 극성을 사용하여, 데이터 비트의 논리 상태가 논리 1인지 또는 논리 0인지를 결정할 수 있다.
일반적으로, 논리 상태를 효율적으로 판독하기 위해(예를 들어, 판독 실패없이), 풀다운 트랜지스터(M2)는 (더 큰 전류를 제공하기 위해) 액세스 트랜지스터(M5)보다 더 큰 것이 바람직하다. 그러나, 부분적으로 설계 제약으로 인해, 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M2)는 종종 동일한 치수(예를 들어, 동일한 채널 폭, 동일한 채널 길이)를 갖도록 제조되는데, 이는 판독 실패를 야기할 가능성이 크다. 액세스 트랜지스터(M6)와 풀다운 트랜지스터(M4)에 대해서도 동일한 문제가 발생한다.
이와 관련하여, 각각의 트랜지스터들(M1~M6)은, 본 발명개시의 다양한 실시예들에 따라, 나노구조 트랜지스터로서 구성된다. 또한, 각각의 풀다운 트랜지스터들(M2, M4)은 자신의 드레인/소스 영역들 중 적어도 하나가 비교적 깊은 리세스를 갖도록 구성되는 반면, 각각의 액세스 트랜지스터들(M5, M6)은 자신의 드레인/소스 영역들 중 적어도 하나가 비교적 얕은 리세스를 갖도록 구성된다. 깊은 리세스는 더 깊은 깊이를 갖는 금속 구조물로 채워질 수 있고, 얕은 리세스는 더 얕은 깊이를 갖는 금속 구조물로 채워질 수 있다. 이러한 깊은 깊이를 갖는 금속 구조물은 각각의 풀다운 트랜지스터들(M2, M4)의 도전 채널의 각각의 나노구조물들에 인장 응력을 제공할 수 있으며, 이는 각각의 도전 전류(Ion)를 유리하게 증가시킬 수 있다. 일부 실시예들에서, 금속 구조물은 실질적으로 수직 방향(예를 들어, 금속 구조물이 연장되는 방향)을 따라 나노구조물들을 가압함으로써 나노구조물들에 압축 응력을 가할 수 있고, 실질적으로 수평 방향(예를 들어, 도전 채널이 연장되는 방향)을 따라 나노구조물들을 신장시킴으로써 나노구조물들에 인장 응력을 가할 수 있다. 따라서, 설계 제약을 손상시키지 않고서, 각각의 풀다운 트랜지스터들(M2, M4)은 더 큰 Ion을 도통시키도록 (예를 들어, 각각의 소스 및/또는 드레인 영역을 더 큰 깊이를 갖는 금속 구조물로 충전함으로써) 제조될 수 있다. 이와 같이, 전술한 기술적 문제들은 해결될 수 있다.
도 2a, 도 2b, 및 도 2c는 이러한 구성(예를 들어, 비교적 얕은 드레인/소스 금속 구조물들을 특징으로 하는 액세스 트랜지스터들과, 비교적 깊은 드레인/소스 금속 구조물들을 특징으로 하는 풀다운 트랜지스터들을 갖춤)으로 메모리 셀(100)을 제조하기 위한 회로 레이아웃들의 다양한 예시들을 나타낸다. 도 3a, 도 3b, 및 도 3c는 각각 도 2a, 도 2b, 및 도 2c의 레이아웃들에 대응하는 메모리 셀(100)의 일부분의 단면도들을 나타낸다. 예를 들어, 도 3a는 도 2a의 A-A' 라인을 따라 절단된 메모리 셀(100)의 일부분(예를 들어, 풀다운 트랜지스터(M2)와 액세스 트랜지스터(M5)를 포함하는 부분)의 단면도를 제공하고; 도 3b는 도 2b의 B-B' 라인을 따라 절단된 메모리 셀(100)의 일부분(예를 들어, 풀다운 트랜지스터(M2)와 액세스 트랜지스터(M5)를 포함하는 부분)의 단면도를 제공하고; 도 3c는 도 2c의 C-C' 라인을 따라 절단된 메모리 셀(100)의 일부분(예를 들어, 풀다운 트랜지스터(M2)와 액세스 트랜지스터(M5)를 포함하는 부분)의 단면도를 제공한다. 도 2a 내지 도 2c에서 도시된 레이아웃들은 일부 실시예들에서, 나노구조 트랜지스터들을 제조하는데 사용될 수 있다. 그러나, 도 2a 내지 도 2c의 레이아웃들은 나노구조 트랜지스터들을 제조하는 것으로 한정되지 않는다는 것이 이해된다. 도 2a 내지 도 2c의 각각의 레이아웃들은 본 발명개시의 범위 내에 남아 있으면서, 예를 들어, 핀 기반 트랜지스터(전형적으로 FinFET로서 알려짐), 나노와이어 트랜지스터와 같은 임의의 다양한 다른 유형의 트랜지스터들을 제조하는데 사용될 수 있다. 도 2a 내지 도 2c에서 도시된 레이아웃들의 컴포넌트들은 동일한 참조 번호를 가지면서 도 1에서 도시된 것과 동일하거나 유사하므로, 그 상세한 설명은 생략한다. 명확성을 위해, 도 2a 내지 도 2c의 각각의 레이아웃들은 간략화된 것임을 이해한다. 따라서, 도 1에서 도시된 일부 컴포넌트들(예를 들어, BL(107), BBL(109), WL(105))은 도 2a 내지 도 2c의 레이아웃들에서 생략된다.
먼저 도 2a를 참조하면, 다양한 실시예들에 따른, 예시적인 회로 레이아웃(200)이 도시되어 있다. 도시된 바와 같이, 회로 레이아웃(200)은 제1 방향(예를 들어, X방향)을 따라 연장된 복수의 피처들(201, 202, 203, 204)과, 제1 방향에 수직인 제2 방향(예를 들어, Y방향)을 따라 연장된 복수의 피처들(205, 206, 207, 208)을 포함한다. 피처들(200~208) 각각은 물리적 디바이스 피처를 제조하기 위한 하나 이상의 패터닝 공정(예를 들어, 포토리소그래피 공정)에 대응할 수 있다.
예를 들어, 피처들(201~204)은 기판 상에 활성 영역을 규정하거나 또는 이와 달리 제조하는데 사용될 수 있다. 이러한 활성 영역은 하나 이상의 나노구조 트랜지스터의 교호 층들, 하나 이상의 FinFET의 핀형상 영역, 또는 하나 이상의 평면 트랜지스터의 도핑된 웰 영역의 스택일 수 있다. 활성 영역은 각각의 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 따라서, 피처들(201~204)은 본 명세서에서 각각 "활성 피처들(201, 202, 203, 204)"이라고 칭해질 수 있다. 일부 실시예들에서, 활성 피처들(201, 204)은 각각 n형 영역에 대응할 수 있고, 활성 피처들(202, 203)은 각각 p형 영역에 대응할 수 있다.
피처들(205~208)은 각각의 트랜지스터들의 게이트를 규정하거나 또는 이와 달리 제조하는데 사용될 수 있다. 따라서, 피처들(205~208)은 본 명세서에서 각각 "게이트 피처들(205, 206, 207, 208)"이라고 칭해질 수 있다. 각각의 게이트 피처들(205~208)은 트랜지스터들(M1~M6) 각각을 규정하기 위해 활성 피처들(201~204) 중 대응하는 활성 피처를 가로질러 연장될 수 있다.
예를 들어, 게이트 피처(206)는 액세스 트랜지스터(M5)의 게이트 영역을 규정하는데 사용되고, 활성 피처(201)의 섹션(201a, 201b)은 액세스 트랜지스터(M5)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(206)와 오버랩된 활성 피처(201)의 부분은 액세스 트랜지스터(M5)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다. 게이트 피처(205)는 풀다운 트랜지스터(M2)의 게이트 영역을 규정하는데 사용되고, 활성 피처(201)의 섹션(201b, 201c)은 풀다운 트랜지스터(M2)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(205)와 오버랩된 활성 피처(201)의 부분은 풀다운 트랜지스터(M2)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다. 게이트 피처(205)는 또한 풀업 트랜지스터(M1)의 게이트 영역을 규정하는데 사용되고, 활성 피처(202)의 섹션(202a, 202b)은 풀업 트랜지스터(M1)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(205)와 오버랩된 활성 피처(202)의 부분은 풀업 트랜지스터(M1)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다. 게이트 피처(207)는 풀업 트랜지스터(M3)의 게이트 영역을 규정하는데 사용되고, 활성 피처(203)의 섹션(203a, 203b)은 풀업 트랜지스터(M3)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(207)와 오버랩된 활성 피처(203)의 부분은 풀업 트랜지스터(M3)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다. 게이트 피처(207)는 또한 풀다운 트랜지스터(M4)의 게이트 영역을 규정하는데 사용되고, 활성 피처(204)의 섹션(204a, 204b)은 풀다운 트랜지스터(M4)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(207)와 오버랩된 활성 피처(204)의 부분은 풀다운 트랜지스터(M4)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다. 게이트 피처(208)는 액세스 트랜지스터(M6)의 게이트 영역을 규정하는데 사용되고, 활성 피처(204)의 섹션(204b, 204c)은 액세스 트랜지스터(M6)의 각각의 드레인 영역과 소스 영역을 규정하는데 사용되며, 게이트 피처(208)와 오버랩된 활성 피처(204)의 부분은 액세스 트랜지스터(M6)의 나노구조물들(예를 들어, 도전 채널)을 규정하는데 사용된다.
일부 실시예들에서, 레이아웃(200)(및 후술될 레이아웃들(230, 260))에 의해 형성된 트랜지스터들(M1~M6) 각각은 각각의 트랜지스터들의 각각의 게이트 피처에 의해 오버레이된 활성 피처(들)의 개수에 기초하여, 핀 개수를 한 개 갖는 것으로 언급된다. 트랜지스터들(M1~M6) 각각은 본 발명개시의 범위 내에 남아 있으면서 임의의 핀 개수를 가질 수 있다는 것이 이해된다.
추가적으로, 레이아웃(200)은 X방향을 따라 연장된 복수의 피처들(209a, 209b, 209c, 210a, 210b, 211a, 211b, 212a, 212b, 212c)을 포함한다. 피처들(209a~209c, 210a~210b, 211a~211b, 212a~212c) 각각은 활성 피처의 대응하는 섹션에 오버레이될 수 있다. 일부 실시예들에서, 피처들(209a~209c, 210a~210b, 211a~211b, 212a~212c) 각각은 트랜지스터들(M1~M6) 각각을 위한 콘택트, 금속 구조물, 또는 상호연결부를 규정하거나 또는 이와 달리 제조하는데 사용될 수 있다. 따라서, 본 명세서에서는 피처들(209a~209c, 210a~210b, 211a~211b, 212a~212c)을 각각 "콘택트 피처(209a~209c, 210a~210b, 211a~211b, 212a~212c)"라고 칭할 수 있다. 일부 실시예들에서, 이러한 금속 구조물은 트랜지스터들(M1~M6) 각각의 소스/드레인 영역 내로 연장된 비아로서 형성될 수 있다. 트랜지스터들(M1~M6)의 소스/드레인 영역들의 형성에 이어서 금속 구조물들(도 3a와 관련하여 아래에서 도시됨)이 형성될 수 있다. 따라서, 금속 구조물들을 때때로 MEOL(middle-end-of-line)층 또는 BEOL(back-end-of-line)층의 일부라고 칭할 수 있다.
예를 들어, 콘택트 피처들(209a, 209b)은 각각 액세스 트랜지스터(M5)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(209b, 209c)은 각각 풀다운 트랜지스터(M2)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(210a, 210b)은 각각 풀업 트랜지스터(M1)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(211a, 211b)은 각각 풀업 트랜지스터(M3)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(212a, 212b)은 각각 풀다운 트랜지스터(M4)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(212b, 212c)은 각각 액세스 트랜지스터(M6)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처(209b)는 액세스 트랜지스터(M5)의 소스와 풀다운 트랜지스터(M2)의 드레인에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있고, 콘택트 피처(212b)는 풀다운 트랜지스터(M4)의 드레인과 액세스 트랜지스터(M6)의 소스에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있다는 것이 이해된다.
본 발명개시의 일부 실시예들에 따르면, 콘택트 피처들(209a~209b, 210a~210b, 211a~211b, 212b~212c)에 의해 형성된 금속 구조물들은 제1 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있고, 콘택트 피처들(209c, 212a)에 의해 형성된 금속 구조물들은 제2의 상이한 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있다. 제2의 상이한 깊이는 제1 깊이보다 실질적으로 더 크다. 이와 같이, 콘택트 피처들(209c, 212a)에 의해 형성된 금속 구조물들은, 콘택트 피처들(209a~209b, 210a~210b, 211a~211b, 212b~212c)에 의해 형성된 금속 구조물들과 비교할 때, 대응하는 나노구조물들에서 더 많은 스트레인(strain)이 유발되게 할 수 있는데, 이는 아래에서 자세히 설명된다.
도 2b와 도 2c를 참조하면, 메모리 셀(100)(도 1)을 형성하기 위한 두 개의 다른 예시적인 레이아웃들(230, 260)이 도시되어 있다. 각각의 레이아웃들(230, 260)은, 비교적 깊은 금속 구조물들을 형성하기 위한 콘택트 피처들의 개수가 상이하다는 점을 제외하고는, 레이아웃(200)과 실질적으로 유사하다. 따라서, 레이아웃들(230, 260)의 일부 컴포넌트들(예를 들어, 활성 피처들(201~204), 및 게이트 피처들(205~208))은 동일한 참조 번호로 칭해질 수 있으며, 그 상세한 설명은 반복하지 않는다.
도 2b에서 도시된 바와 같이, 레이아웃(230)은 X방향을 따라 연장된 복수의 피처들(231a, 231b, 231c, 231d, 232a, 232b, 233a, 233b, 234a, 234b, 234c, 234d)을 포함한다. 피처들(231a~231d, 232a~232b, 233a~233b, 234a~234d) 각각은 활성 피처의 대응하는 섹션에 오버레이될 수 있다. 일부 실시예들에서, 피처들(231a~231d, 232a~232b, 233a~233b, 234a~234d) 각각은 트랜지스터들(M1~M6) 각각을 위한 콘택트, 금속 구조물, 또는 상호연결부를 규정하거나 또는 이와 달리 제조하는데 사용될 수 있다. 따라서, 본 명세서에서는 피처들(231a~231d, 232a~232b, 233a~233b, 234a~234d)을 각각 "콘택트 피처(231a~231d, 232a~232b, 233a~233b, 234a~234d)"라고 칭할 수 있다. 일부 실시예들에서, 이러한 금속 구조물은 트랜지스터들(M1~M6) 각각의 소스/드레인 영역 내로 연장된 비아로서 형성될 수 있다. 트랜지스터들(M1~M6)의 소스/드레인 영역들의 형성에 이어서 금속 구조물들(도 3b와 관련하여 아래에서 도시됨)이 형성될 수 있다. 따라서, 금속 구조물들을 때때로 MEOL(middle-end-of-line)층 또는 BEOL(back-end-of-line)층의 일부라고 칭할 수 있다.
예를 들어, 콘택트 피처들(231a, 231b)은 각각 액세스 트랜지스터(M5)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(231c, 231d)은 각각 풀다운 트랜지스터(M2)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(232a, 232b)은 각각 풀업 트랜지스터(M1)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(233a, 233b)은 각각 풀업 트랜지스터(M3)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(234a, 234b)은 각각 풀다운 트랜지스터(M4)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(234c, 234d)은 각각 액세스 트랜지스터(M6)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처(231b, 231c)는 도 2b에서 (개별 금속 구조물들을 형성하기 위한) 개별 컴포넌트들로서 도시되어 있지만, 콘택트 피처들(231b, 231c)은 액세스 트랜지스터(M5)의 소스와 풀다운 트랜지스터(M2)의 드레인에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있음을 이해해야 한다. 마찬가지로, 콘택트 피처들(234b, 234c)은 풀다운 트랜지스터(M4)의 드레인과 액세스 트랜지스터(M6)의 소스에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있다.
본 발명개시의 일부 실시예들에 따르면, 콘택트 피처들(231a~231b, 232a~232b, 233a~233b, 234c~234d)에 의해 형성된 금속 구조물들은 제1 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있고, 콘택트 피처들(231c~231d, 234a~234b)에 의해 형성된 금속 구조물들은 제2의 상이한 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있다. 제2의 상이한 깊이는 제1 깊이보다 실질적으로 더 크다. 이와 같이, 콘택트 피처들(231c~231d, 234a~234b)에 의해 형성된 금속 구조물들은, 콘택트 피처들(231a~231b, 232a~232b, 233a~233b, 234c~234d)에 의해 형성된 금속 구조물들과 비교할 때, 대응하는 나노구조물들에서 더 많은 스트레인이 유발되게 할 수 있는데, 이는 아래에서 자세히 설명된다.
도 2c에서 도시된 바와 같이, 레이아웃(260)은 X방향을 따라 연장된 복수의 피처들(261a, 261b, 261c, 262a, 262b, 263a, 263b, 264a, 264b, 264c)을 포함한다. 피처들(261a~261c, 262a~262b, 263a~263b, 264a~264c) 각각은 활성 피처의 대응하는 섹션에 오버레이될 수 있다. 일부 실시예들에서, 피처들(261a~261c, 262a~262b, 263a~263b, 264a~264c) 각각은 트랜지스터들(M1~M6) 각각을 위한 콘택트, 금속 구조물, 또는 상호연결부를 규정하거나 또는 이와 달리 제조하는데 사용될 수 있다. 따라서, 본 명세서에서는 피처들(261a~261c, 262a~262b, 263a~263b, 264a~264c)을 각각 "콘택트 피처(261a~261c, 262a~262b, 263a~263b, 264a~264c)"라고 칭할 수 있다. 일부 실시예들에서, 이러한 금속 구조물은 트랜지스터들(M1~M6) 각각의 소스/드레인 영역 내로 연장된 비아로서 형성될 수 있다. 트랜지스터들(M1~M6)의 소스/드레인 영역들의 형성에 이어서 금속 구조물들(도 3c와 관련하여 아래에서 도시됨)이 형성될 수 있다. 따라서, 금속 구조물들을 때때로 MEOL(middle-end-of-line)층 또는 BEOL(back-end-of-line)층의 일부라고 칭할 수 있다.
예를 들어, 콘택트 피처들(261a, 261b)은 각각 액세스 트랜지스터(M5)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(261b, 261c)은 각각 풀다운 트랜지스터(M2)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(262a, 262b)은 각각 풀업 트랜지스터(M1)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(263a, 264b)은 각각 풀업 트랜지스터(M3)의 드레인 영역과 소스 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(264a, 264b)은 각각 풀다운 트랜지스터(M4)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처들(264b, 264c)은 각각 액세스 트랜지스터(M6)의 소스 영역과 드레인 영역 내로 연장된 금속 구조물들을 형성하는데 사용될 수 있다. 콘택트 피처(261b)는 액세스 트랜지스터(M5)의 소스와 풀다운 트랜지스터(M2)의 드레인에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있고, 콘택트 피처(264b)는 풀다운 트랜지스터(M4)의 드레인과 액세스 트랜지스터(M6)의 소스에 의해 공유된 (예를 들어, 연결된) 연속적인 금속 구조물을 형성하는데 사용될 수 있다는 것이 이해된다.
본 발명개시의 일부 실시예들에 따르면, 콘택트 피처들(209a~209b, 210a~210b, 211a~211b, 212b~212c)에 의해 형성된 금속 구조물들은 제1 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있고, 콘택트 피처들(209c, 212a)에 의해 형성된 금속 구조물들은 제2의 상이한 깊이만큼 각각의 소스/드레인 영역들 내로 연장될 수 있다. 제2의 상이한 깊이는 제1 깊이보다 실질적으로 더 크다. 이와 같이, 콘택트 피처들(209c, 212a)에 의해 형성된 금속 구조물들은, 콘택트 피처들(209a~209b, 210a~210b, 211a~211b, 212b~212c)에 의해 형성된 금속 구조물들과 비교할 때, 대응하는 나노구조물들에서 더 많은 스트레인이 유발되게 할 수 있는데, 이는 아래에서 자세히 설명된다.
도 3a를 참조하면, 다양한 실시예들에 따라, 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M2)를 포함하는 메모리 셀(100)의 일부(이하, "부분 셀(100'))의 단면도가 도시되어 있다. 도 3a의 예시된 실시예들에서 도시된 바와 같이, 부분 셀(100')은 도 2a의 레이아웃(200)에 기초하여 형성될 수 있다. 예를 들어, 부분 셀(100')은 A~A' 라인을 따라 절단된 레이아웃(200)의 일부분(예를 들어, 201a, 206, 201b, 205, 201c)에 대응하며, 이는 아래에서 더 상세히 논의될 것이다. 도시되지는 않았지만, 메모리 셀(100)의 다른 부분들(예를 들어, 액세스 트랜지스터(M6)와 풀다운 트랜지스터(M4))은 도 3a의 단면도와 실질적으로 유사한 구조를 공유한다는 것이 이해된다.
도시된 바와 같이, 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M2)가 기판(302) 상에 형성된다. 액세스 트랜지스터(M5)는 게이트 금속(302a), 게이트 유전체(304a), 오프셋 게이트 스페이서들의 쌍(306a), 복수의 내부 스페이서들(308a), 복수의 나노구조물들(310a), 드레인 영역(312), 및 소스 영역(314)을 포함한다. 풀다운 트랜지스터(M2)는 게이트 금속(302b), 게이트 유전체(304b), 오프셋 게이트 스페이서들의 쌍(306b), 복수의 내부 스페이서들(308b), 복수의 나노구조물들(310b), 드레인 영역(316), 및 소스 영역(318)을 포함한다. 일부 실시예들에서, (게이트 유전체(304a) 및 오프셋 게이트 스페이서들(306a)과 함께) 게이트 금속(302a)은 게이트 피처(206)(도 2a)에 따라 형성될 수 있고, 드레인 영역(312)은 섹션(201a)(도 2a)에 따라 형성될 수 있으며, 소스 영역(314)은 섹션(201b)(도 2a)에 따라 형성될 수 있다. 마찬가지로, (게이트 유전체(304b) 및 오프셋 게이트 스페이서들(306b)과 함께) 게이트 금속(302b)은 게이트 피처(205)(도 2a)에 따라 형성될 수 있고, 드레인 영역(316)은 섹션(201b)(도 2a)에 따라 형성될 수 있으며, 소스 영역(318)은 섹션(201c)(도 2a)에 따라 형성될 수 있다. 일부 실시예들에서, 액세스 트랜지스터(M5)의 소스 영역(314)과 풀다운 트랜지스터(M2)의 드레인 영역(316)은 연속 구조물로서 함께 병합될 수 있으며, 이는 액세스 트랜지스터(M5)를 풀다운 트랜지스터에 직렬로 연결시킨다.
구체적으로, 액세스 트랜지스터(M5)의 게이트 금속(302a)은 복수의 게이트 금속 섹션들(302a1, 302a2, 302a3, 302a4)을 포함할 수 있다. 사시도 관점에서 바라볼 때, 게이트 금속 섹션들(302a1, 302a2)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, 나노구조물들(310a) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다. 게이트 금속 섹션들(302a2, 302a3)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, 나노구조물들(310a) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다. 게이트 금속 섹션들(302a3, 302a4)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, 나노구조물들(310a) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다. 마찬가지로, 풀다운 트랜지스터(M2)의 게이트 금속(302b)은 복수의 게이트 금속 섹션들(302b1, 302b2, 302b3, 302b4)을 포함할 수 있다. 사시도 관점에서 바라볼 때, 게이트 금속 섹션들(302b1, 302b2)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, 나노구조물들(310b) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다. 게이트 금속 섹션들(302b2, 302b3)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, 나노구조물들(310b) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다. 게이트 금속 섹션들(302b3, 302b4)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, 나노구조물들(310b) 중 하나를 둘러싸기 위해 함께 인접하거나 합쳐질 수 있다.
이러한 나노구조 트랜지스터들의 형성은 도 4의 흐름도와 관련하여 아래에서 논의될 것이다. 일부 실시예들에서, 소스/드레인 영역들(312~318)을 형성한 후, 콘택트 피처들(209a, 209b, 209c)(도 2a)이 각각 금속 구조물들(322, 324, 326)을 형성하는데 사용될 수 있다. 금속 구조물들(322~326)은 각각 소스/드레인 영역들(312~318)에 전기적으로 연결된다. 예를 들어, 콘택트 피처들(209a~209b)에 대응하는 제1 패터닝 공정이 수행되어, 드레인 영역(312) 및 소스/드레인 영역들(314/316)을 에칭하고, 이에 의해 각각의 리세스들(비아 홀 또는 트렌치)(321, 323)을 형성할 수 있다. 도 3a의 예시된 실시예들에서, 단일 리세스(예를 들어, 323)가 병합된 소스/드레인 영역들(314/316) 내에 형성될 수 있다. 소스 영역(314)과 드레인 영역(316) 내에는 서로 병합되거나 서로 이격된 두 개의 각각의 리세스들이 형성될 수 있다는 것이 이해된다. 리세스들(321, 323)은 깊이(D1)를 가질 수 있다. 리세스의 "깊이"는 리세스가 구조물 내로 수직으로 연장되는 정도를 지칭할 수 있다. 따라서, 깊이는 구조물의 최상면으로부터 리세스의 바닥면까지 측정될 수 있다. 제1 패터닝 공정 이전에 또는 그 이후에, 콘택트 피처(209c)에 대응하는 제2 패터닝 공정이 수행되어, 소스 영역(318)을 에칭하고, 이에 의해 리세스(비아 홀 또는 트렌치)(325)를 형성할 수 있다. 리세스(325)는 깊이(D2)를 가질 수 있다. 깊이(D2)는 깊이(D1)보다 실질적으로 더 크다. 일부 실시예들에서, 리세스들(321, 323, 325) 각각은 인접한 스페이서(들) 또는 나노구조물(들)로부터 횡측으로 거리(D3)만큼 이격되도록 형성될 수 있다. 도 3a에서 도시된 바와 같이, 이러한 횡측 거리(D3)는 0이 아닌 값일 수 있다. 거리(D3)는, 본 발명개시의 범위 내에 남아 있으면서, 제로 값(예를 들어, 리세스들(321, 323, 325)이 인접한 스페이서(들) 또는 나노구조물(들)과 직접 접촉함)일 수 있다는 것이 이해된다.
일부 실시예들에서, 금속 구조물들(322, 324)은 리세스들(321, 323)을 각각 금속 물질(예를 들어, 구리, 텅스텐)로 채움으로써 형성된다. 금속 구조물(326)은 리세스(325)를 동일한 금속 물질로 채움으로써 형성된다. 이와 같이, 금속 구조물들(322, 324)은 리세스들(321~323)의 깊이의 기하학적 치수를 상속받을 수 있고, 금속 구조물(326)은 리세스(325)의 깊이의 기하학적 치수를 상속받을 수 있다. 예를 들어, 금속 구조물(322)은 드레인 영역(312) 내로 D1만큼 연장될 수 있고 오프셋 게이트 스페이서(306a) 중 하나로부터 D3만큼 이격될 수 있고, 금속 구조물(324)은 소스 영역(314)과 드레인 영역(316) 내로 D1만큼 연장될 수 있고 오프셋 게이트 스페이서(306a) 중 다른 하나와 오프셋 게이트 스페이서(306b) 중 하나로부터 D3만큼 이격될 수 있으며, 금속 구조물(326)은 소스 영역(318) 내로 D2만큼 연장될 수 있고 오프셋 게이트 스페이서(306b) 중 다른 하나로부터 D3만큼 이격될 수 있다.
본 발명개시의 다양한 실시예들에 따르면, 나노구조 트랜지스터의 소스/드레인 영역 내로 더 멀리(예를 들어, 더 깊게) 연장된 금속 구조물은, 나노구조 트랜지스터의 소스/드레인 영역 내로 덜 멀리(예를 들어, 더 얕게) 연장된 금속 구조물과 비교할 때, 나노구조 트랜지스터의 나노구조물들(나노구조 트랜지스터의 도전 채널을 집합적으로 구성함)에 대해 더 많은 응력을 유발시킬 수 있다. 예를 들어, 소스 영역(318) 내로 깊이(D2)만큼 연장된 금속 구조물(326)은 나노구조물들(310b) 중 적어도 하나에 더 많은 압축 및/또는 인장 응력을 가하거나 유발시킬 수 있는 반면, 드레인 영역(316) 내로 깊이(D1)만큼 연장된 금속 구조물(324)은 나노구조물들(310b, 310a)에 더 적은(거의 없음) 압축 및/또는 인장 응력을 가하거나 유발시킬 수 있다. 나노구조물들(310b)에 가해진 응력은 나노구조물(310b)에서 캐리어(예를 들어, 전자)의 이동도를 이에 상응하여 증가시킬 수 있으며, 이는 풀다운 트랜지스터(M2)의 도전 전류를 증가시킬 수 있다. 금속 구조물(324)과 마찬가지로, 액세스 트랜지스터(M5)의 드레인 영역(312) 내로 깊이(D1)만큼 연장된 금속 구조물(322)은 나노구조물(310a)에 압축 및/또는 인장 응력을 덜 가하거나 덜 유발시킬 수 있다. 이와 같이, 액세스 트랜지스터(M5)의 도전 채널(나노구조물(310a))에 가해진 응력은 풀다운 트랜지스터(M2)의 도전 채널(나노구조물(310b))에 가해진 응력보다 실질적으로 작다. 따라서, 풀다운 트랜지스터(M2)는 액세스 트랜지스터(M5)가 도통시킬 수 있는 도전 전류보다 실질적으로 더 큰 도전 전류를 도통시킬 수 있다.
도 3b는 도 3a에서 도시되어 있되 도 2b의 레이아웃(230)에 기초하여 형성된 동일한 부분 셀(100')의 단면도를 나타낸다. 따라서, 도 3b의 단면도는 또한 메모리 셀(100)의 액세스 트랜지스터(M5) 및 풀다운 트랜지스터(M2)를 포함하며, 이는 B-B' 라인을 따라 절단된 레이아웃(230)의 일부(예를 들어, 231a, 206, 231b, 231c, 205, 231d)에 대응한다. 일관성을 위해, 도 3a의 참조 번호들은 도 3b의 논의에서 다시 사용되며, 이는 도 3a와 도 3b 간의 차이에 집중하게 해줄 수 있다.
도 3a와는 달리, 도 3b의 금속 구조물(324)은 두 개의 부분들(324a, 324b)을 포함한다. 일부 실시예들에서, 부분(324a)은 콘택트 피처(231b)(도 2b)를 사용하여 형성될 수 있고, 부분(324b)은 콘택트 피처(231c)(도 2b)를 사용하여 형성될 수 있다. 이와 같이, 부분(324a)은 더 얕은 깊이(예를 들어, D1)만큼 소스/드레인 영역들(314, 316) 내로 연장될 수 있고, 부분(324b)은 더 깊은 깊이(예를 들어, D2)만큼 소스/드레인 영역들(314, 316) 내로 연장될 수 있다. 이러한 방식으로, 도 3b에서 도시된 바와 같이, 풀다운 트랜지스터(M2)의 도전 채널(나노구조물(310b))에는, 도 3a에서 도시된 실시예와 비교할 때, 훨씬 더 큰 응력이 가해질 수 있으며, 이는 풀다운 트랜지스터(M2)의 도전 전류를 더욱 증가시킬 수 있다. 도 3b에서 도시된 바와 같이, 액세스 트랜지스터(M5)의 도전 채널(나노구조물(310a))에는, 도 3a에서 도시된 실시예와 비교할 때, 대략 동일한 레벨의 응력이 가해질 수 있음을 이해해야 한다.
도 3c는 도 3a와 도 3b에서 도시되어 있되 도 2c의 레이아웃(260)에 기초하여 형성된 동일한 부분 셀(100')의 단면도를 나타낸다. 따라서, 도 3c의 단면도는 또한 메모리 셀(100)의 액세스 트랜지스터(M5) 및 풀다운 트랜지스터(M2)를 포함하며, 이는 C-C' 라인을 따라 절단된 레이아웃(260)의 일부(예를 들어, 261a, 206, 261b, 205, 261c)에 대응한다. 일관성을 위해, 도 3a의 참조 번호들은 도 3c의 논의에서 다시 사용되며, 이는 도 3a와 도 3c 간의 차이에 집중하게 해줄 수 있다.
도 3a와는 달리, 도 3c의 금속 구조물(324)은 D2만큼 소스/드레인 영역들(314, 316) 내로 연장된다. 일부 실시예들에서, 도 3c의 금속 구조물은 콘택트 피처(261b)(도 2c)를 사용하여 형성될 수 있다. 이러한 방식으로, 도 3b에서 도시된 바와 같이, 풀다운 트랜지스터(M2)의 도전 채널(나노구조물(310b))에는, 도 3a에서 도시된 실시예와 비교할 때, 훨씬 더 큰 응력이 가해질 수 있으며, 이는 풀다운 트랜지스터(M2)의 도전 전류를 더욱 증가시킬 수 있다. 도 3b에서 도시된 바와 같이, 액세스 트랜지스터(M5)의 도전 채널(나노구조물(310a))에는, 도 3a에서 도시된 실시예와 비교할 때, 더 큰 응력이 가해질 수 있음을 이해해야 한다.
도 4는 본 발명개시의 하나 이상의 실시예에 따른, 나노구조 트랜지스터 구성으로 메모리 셀을 형성하는 방법(400)의 흐름도를 나타낸다. 예를 들어, 방법(400)은 나노구조 트랜지스터 구성으로 메모리 셀(100)(도 1)을 형성하는데 사용될 수 있다. 본 방법(400)은 단지 예시에 불과하며, 본 발명개시를 제한시키려는 의도가 있는 것은 아님을 유의한다. 따라서, 추가적인 동작들이 도 4의 방법(400) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 일부 동작들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다.
대표적인 예시로서, 방법(400)의 동작들은 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 도 5i, 도 5j, 도 5k, 도 5l, 도 5m, 도 5n에서 도시된 바와 같이 각각의 제조 스테이지들에서의 부분 셀(100')의 단면도들과 관련될 수 있다. 일부 실시예들에서, 도 5a 내지 도 5n에서 도시된 부분 셀(100')은 도 3a의 예시된 실시예에 대응할 수 있고, 따라서 도 3a의 참조 번호는 도 5a 내지 도 5n에서 다시 사용된다. 도 5a 내지 도 5n은 본 발명개시의 개념들의 보다 나은 이해를 위해 단순화되었다. 방법(400)은 또한 본 발명개시의 범위 내에 남아 있으면서, 도 3b와 도 3c에서 도시된 디바이스들을 형성하는데 사용될 수 있다는 것이 이해된다.
먼저 도 4를 참조하면, 간략한 개요로, 방법(400)은 기판이 제공되는 동작(402)으로 시작한다. 방법(400)은 교호하는 일련의 제1 나노구조물들과 제2 나노구조물들이 형성되는 동작(404)으로 진행한다. 방법(400)은 복수의 더미 게이트 스택들이 형성되는 동작(406)으로 진행한다. 방법(400)은 제1 교호 나노구조물 열과 제2 교호 나노구조물 열이 규정되는 동작(408)으로 진행한다. 방법(400)은 제1 나노구조물들의 각각의 단부들이 제거되는 동작(410)으로 진행한다. 방법(400)은 내부 스페이서들이 형성되는 동작(412)으로 진행한다. 방법(400)은 소스 영역들과 드레인 영역들이 형성되는 동작(414)으로 진행한다. 방법(400)은 더미 게이트 스택들이 제거되는 동작(416)으로 진행한다. 방법(400)은 제1 나노구조물들이 제거되는 동작(418)으로 진행한다. 방법(400)은 게이트 유전체가 성막되는 동작(420)으로 진행한다. 방법(400)은 게이트 금속이 성막되는 동작(422)으로 진행한다. 방법(400)은 제1 깊이를 갖는 리세스(들)이 형성되는 동작(424)으로 진행한다. 방법(400)은 제2 깊이를 갖는 리세스(들)이 형성되는 동작(426)으로 진행한다. 방법(400)은 각각의 금속 구조물들이 리세스들 내에 채워지는 동작(428)으로 진행한다.
동작(402)에 대응하여, 도 5a는 다양한 제조 스테이지들 중 하나에서의, 기판(302)을 포함하는 부분 셀(100')의 단면도이다. 기판(302)은 반도체 물질 기판, 예를 들어, 실리콘을 포함한다. 대안적으로, 기판(302)은 예를 들어, 게르마늄과 같은 다른 원소 반도체 물질을 포함할 수 있다. 기판(302)은 또한 실리콘 탄화물, 갈륨 비소, 인듐 비소, 및 인듐 인과 같은 화합물 반도체를 포함할 수 있다. 기판(210)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함할 수 있다. 일 실시예에서, 기판(302)은 에피택셜층을 포함한다. 예를 들어, 기판은 벌크 반도체 위에 놓인 에피택셜층을 가질 수 있다. 또한, 기판(302)은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조물을 포함할 수 있다. 예를 들어, 기판(302)은 SIMOX(separation by implanted oxygen)와 같은 공정 또는 웨이퍼 접합 및 그라인딩과 같은 다른 적절한 기술에 의해 형성된 매립형 산화물(buried oxide; BOX)층을 포함할 수 있다.
동작(404)에 대응하여, 도 5b는 다양한 제조 스테이지들 중 하나에서의, 교호하는 일련의 제1 나노구조물들(331, 333, 335)과 제2 나노구조물들(332, 334, 336)을 포함하는 부분 셀(100')의 단면도이다. 제1 나노구조물들(331, 333, 335)은 SiGe 나노구조물(이하 "SiGe 나노구조물들(331, 333, 335)")을 포함할 수 있고, 제2 나노구조물들(332, 334, 336)은 Si 나노구조물(이하 "Si 나노구조물들(332, 334, 336)")을 포함할 수 있다. 교호하는 일련의 SiGe 나노구조물들(331, 333, 335)과 Si 나노구조물들(332, 334, 336)은 기판(302) 위에 스택으로서 형성될 수 있으며, 여기서 나노구조물들(331~336)은 수직 방향(예를 들어, Z방향)을 따라 서로 위아래로 배치된다. 이러한 스택을 때때로 초격자(superlattice)라고 칭할 수 있다. 비제한적인 예시에서, SiGe 나노구조물들(331, 333, 335)은 SiGe 25%일 수 있다. "SiGe 25%"라는 표기법은 SiGe 물질의 25%가 Ge임을 나타내는데 사용된다. 각각의 SiGe 나노구조물들(331, 333, 335)에서의 Ge의 백분율은 본 발명개시의 범위 내에서 남아 있으면서, 0과 100 사이(0과 100은 제외)의 임의의 값일 수 있다는 것이 이해된다.
교호하는 일련의 나노구조물들은 하나의 층을 에피택셜 성장시키고, 그런 다음, 원하는 개수와 원하는 두께의 나노구조물들이 달성될 때까지, 다음 층을 에피택셜 성장시킴으로써 형성될 수 있다. 에피택셜 물질은 기체 또는 액체 전구체로부터 성장될 수 있다. 에피택셜 물질은 기상 에피택시(vapor-phase epitaxy; VPE), 분자 빔 에피택시(molecular-beam epitaxy; MBE), 액상 에피택시(liquid-phase epitaxy; LPE), 또는 다른 적절한 공정을 사용하여 성장될 수 있다. 에피택셜 실리콘, 실리콘 게르마늄, 및/또는 탄소 도핑 실리콘(Si:C) 실리콘은, 트랜지스터의 유형에 따라, 도펀트들, 즉, n형 도펀트(예컨대, 인 또는 비소) 또는 p형 도펀트(예컨대, 붕소 또는 갈륨)을 첨가함으로써 성막 동안 도핑(인시츄 도핑)될 수 있다.
동작(406)에 대응하여, 도 5c는 다양한 제조 스테이지들 중 하나에서의, 제1 더미 게이트 스택(337a)과 제2 더미 게이트 스택(337b)을 포함하는 부분 셀(100')의 단면도이다. 더미 게이트 스택들(337a~337b) 각각은 더미 게이트 및 하드 마스크를 포함한다. 예를 들어, 도 5c에서, 제1 더미 게이트 스택(337a)은 Si 나노구조물(336) 위에 형성된 더미 게이트(338a)와 더미 게이트(338a) 위에 형성된 하드 마스크(339a)를 포함하며; 제2 더미 게이트 스택(337b)은 Si 나노구조물(336) 위에 형성된 더미 게이트(338b)와 더미 게이트(338b) 위에 형성된 하드 마스크(339b)를 포함한다.
일부 실시예들에서, 더미 게이트 스택들(337a~337b)은 액세스 트랜지스터(M5) 및 풀다운 트랜지스터(M2)의 게이트들이 형성될 영역들에 대응할 수 있다. 예를 들어, 더미 게이트 스택들(337a~337b)은 각각 게이트 피처들(206, 205)(도 2a)에 대응할 수 있다. 더미 게이트 스택들(337a~337b) 각각이 도 5c에 2차원 구조로서 도시되어 있지만, 더미 게이트 스택들(337a~337b)은 교호하는 일련의 나노구조물들(331~336)에 걸쳐있도록 3차원 구조로서 각각 형성되는 것이 이해된다. 예를 들어, 더미 게이트 스택들(337a~337b) 각각은 나노구조물들(331~336)의 측벽들 위 및 그 주위에 형성될 수 있다. 더미 게이트들(338a~338b)은 교호하는 일련의 나노구조물들(331~336) 위 및 그 주위에 비정질 실리콘(a-Si)을 성막함으로써 형성될 수 있다. 그 후, a-Si는 원하는 레벨로 평탄화된다. 하드 마스크(도시되지 않음)가 평탄화된 a-Si 위에 성막되고 하드 마스크들(339a~339b)을 형성하도록 패터닝된다. 하드 마스크들(339a~339b)은 질화물 또는 산화물층으로부터 형성될 수 있다. 더미 게이트 스택들(337a~337b)을 형성하기 위해 에칭 공정(예를 들어, 반응성 이온 에칭(RIE) 공정)이 a-Si에 적용된다.
더미 게이트 스택들(337a~337b)을 형성한 후, 오프셋 게이트 스페이서들(306a, 306b)(도 3a에서 도시됨)이 더미 게이트 스택들(337a, 337b)의 각각의 측벽들을 따라 연장되도록 형성될 수 있다. 오프셋 게이트 스페이서들(306a~306b)은 스페이서 풀다운 형성 공정을 사용하여 형성될 수 있다. 오프셋 게이트 스페이서들(306a~306b)은 또한 유전체 물질(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiBCN, SiOCN, SiOC, 또는 이들 물질들의 임의의 적절한 조합)의 컨포멀 성막 및 이어서 방향성 에칭(예컨대, RIE)에 의해 형성될 수 있다. 이러한 오프셋 게이트 스페이서들을 때때로 외부 스페이서들이라고 칭할 수 있다.
동작(408)에 대응하여, 도 5d는 다양한 제조 스테이지들 중 하나에서의, 교호 나노구조물 열들(341a, 341b)을 포함하는 부분 셀(100')의 단면도이다. 오프셋 게이트 스페이서들(306a~306b)을 형성한 후, 교호 나노구조물 열들(341a, 341b)이 적어도 다음의 공정들 중 일부에 의해 형성될 수 있다: 오프셋 게이트 스페이서들(306a~306b), 더미 게이트들(338a~338b), 및 하드 마스크들(339a~339b)을 마스크로서 사용하여 교호 나노구조물 열들(341a, 341b)의 풋프린트를 규정하는 것, 및 (도 5c에서 도시된) 교호하는 일련의 나노구조물들(331~336)을 에칭하여 교호 나노구조물 열들(341a, 341b)을 형성하는 것. 이와 같이, 교호 나노구조물 열들(341a, 341b) 각각은 교호하는 에칭된 SiGe/Si 나노구조물들의 스택을 포함한다. 예를 들어, 교호 나노구조물 열(341a)은 교호하는 에칭된 SiGe 나노구조물(342a), 에칭된 Si 나노구조물(343a), 에칭된 SiGe 나노구조물(344a), 에칭된 Si 나노구조물(345a), 에칭된 SiGe 나노구조물(346a), 및 에칭된 Si 나노구조물(347a)의 스택을 포함하고; 교호 나노구조물 열(341b)은 교호하는 에칭된 SiGe 나노구조물(342b), 에칭된 Si 나노구조물(343b), 에칭된 SiGe 나노구조물(344b), 에칭된 Si 나노구조물(345b), 에칭된 SiGe 나노구조물(346b), 및 에칭된 Si 나노구조물(347b)의 스택을 포함한다.
동작(410)에 대응하여, 도 5e는 다양한 제조 스테이지들 중 하나에서의, (도 5d에서 도시된) 에칭된 SiGe 나노구조물들(352a~352b, 354a~354b, 356a~356b) 각각의 단부들 각각이 제거된 부분 셀(100')의 단면도이다. SiGe 나노구조물들(352a~352b, 354a~354b, 356a~356b)은 나중에 복수의 게이트 스택들로 대체될 수 있다. 따라서, SiGe 나노구조물들(352a~352b, 354a~354b, 356a~356b)을 본 명세서에서 "SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b)"이라고 칭할 수 있다. 에칭된 SiGe 나노구조물들(352a~352b, 354a~354b, 356a~356b)의 단부들은, SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b)의 단부들이 각각 오프셋 게이트 스페이서들(306a~306b) 아래에서 종단되도록(예컨대, 오프셋 게이트 스페이서들(306a~306b)과 정렬되도록), 에칭된 SiGe 나노구조물들(352a~352b, 354a~354b, 356a~356b)을 초기 풀 백 거리만큼 풀 백(pull-back)하기 위해, 소위 "풀 백" 공정이라 불리우는 제1 적용을 사용하여 제거될 수 있다. 도 5e의 예시된 실시예에서는, SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b) 각각의 단부들이 스페이서들(306a~306b)의 내부 측벽들과 대략 정렬되지만, 풀 백 거리(즉, SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b) 각각이 에칭되거나 또는 풀 백되는 정도)는 임의적으로 증가되거나 또는 감소될 수 있다는 것이 이해된다. 풀 백 공정은 Si를 침투하지 않고 SiGe를 에칭하는 염화수소(HCL) 가스 등방성 에칭 공정을 포함할 수 있다.
동작(412)에 대응하여, 도 5f는 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 내부 스페이서들(308a, 308b)을 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 내부 스페이서(308a~308b)는 화학적 기상 증착(chemical vapor deposition; CVD)에 의해, 또는 질화물의 단층 도핑(monolayer doping; MLD) 및 이어서 스페이서 RIE에 의해 컨포멀하게 형성될 수 있다. 일부 다른 실시예들에서, 교호 나노구조물 열(341a~341b)의 수직 측벽들 상과 그리고 반도체 기판(302)의 표면 상의 과잉 스페이서 물질을 제거하기 위해, 내부 스페이서들(308a~308b)은 예를 들어, 컨포멀 성막 공정 및 후속 등방성 또는 이방성 에치백을 사용하여 성막될 수 있다. 내부 스페이서들(308a~308b)의 물질은 오프셋 게이트 스페이서(306a~306b)(예를 들어, 실리콘 질화물)와 동일하거나 상이한 물질로 형성될 수 있다. 예를 들어, 내부 스페이서들(308a~308b)은 FET 디바이스의 절연 게이트 측벽 스페이서들을 형성하는 역할에 적절한, 실리콘 질화물, 실리코보론 탄질화물, 실리콘 탄질화물, 실리콘 탄소 산질화물, 또는 임의의 다른 유형의 유전체 물질(예를 들어, 약 5미만의 유전 상수 k를 갖는 유전체 물질)로 형성될 수 있다.
동작(414)에 대응하여, 도 5g는 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 드레인 영역(312), 소스 영역(314), 드레인 영역(316), 및 소스 영역(318)을 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 드레인 영역(312)은 섹션(201a)(도 2a)에 대응할 수 있고; 소스 영역(314)은 섹션(201b)(도 2a)에 대응할 수 있고; 소스 영역(318)은 섹션(201c)(도 2a)에 대응할 수 있다. 드레인 영역(312)은 교호 나노구조물 열(341a)의 좌측 상에서 에칭된 Si 나노구조물들(343a, 345a, 347a)의 노출된 단부들에 대한 에피택셜층 성장 공정을 사용하여 형성될 수 있다. 소스 영역(314)은 교호 나노구조물 열(341a)의 우측 상에서 에칭된 Si 나노구조물들(343a, 345a, 347a)의 노출된 단부들에 대한 에피택셜층 성장 공정을 사용하여 형성될 수 있다. 드레인 영역(316)은 교호 나노구조물 열(341b)의 좌측 상에서 에칭된 Si 나노구조물들(343b, 345b, 347b)의 노출된 단부들에 대한 에피택셜층 성장 공정을 사용하여 형성될 수 있다. 소스 영역(318)은 교호 나노구조물 열(341b)의 우측 상에서 에칭된 Si 나노구조물들(343b, 345b, 347b)의 노출된 단부들에 대한 에피택셜층 성장 공정을 사용하여 형성된다. 일부 실시예들에서, 소스 영역(314)과 드레인 영역(316)은 도 5g에서 도시된 바와 같이, 연속적인 피처 또는 영역을 형성하기 위해 서로 병합될 수 있다.
일부 실시예들에 따르면, 드레인 영역(312)과 소스 영역(314)은 Si 나노구조물들(343a, 345a, 347a)에 전기적으로 결합되고; 드레인 영역(316)과 소스 영역(318)은 Si 나노구조물들(343b, 345b, 347b)에 전기적으로 결합된다. Si 나노구조물들(343a, 345a, 347a)은 액세스 트랜지스터(M5)의 도전 채널을 집합적으로 구성할 수 있고; Si 나노구조물들(343b, 345b, 347b)은 풀다운 트랜지스터(M2)의 도전 채널을 집합적으로 구성할 수 있다.
인시츄 도핑(in-situ doping; ISD)이 도핑된 드레인/소스 영역들(312~318)을 형성하기 위해 적용될 수 있으며, 이에 의해 액세스 트랜지스터(M5)와 풀다운 트랜지스터(M2)에 필요한 접합부들을 생성한다. 필요한 접합부(들)을 형성하기 위해 상이한 유형의 도펀트들을 디바이스의 선택된 영역들(예를 들어, 드레인/소스 영역들(312~318))에 주입함으로써 n형 및 p형 FET가 형성된다. n형 디바이스는 비소(As) 또는 인(P)을 주입함으로써 형성될 수 있고, p형 디바이스는 붕소(B)를 주입함으로써 형성될 수 있다.
동작(416)에 대응하여, 도 5h는 다양한 제조 스테이지들 중 하나에서의, 더미 게이트 스택들(337a~337b)(도 5g)이 제거된 부분 셀(100')의 단면도이다. 소스/드레인 영역들(312~318)을 형성한 후, 도 5g에서 도시된, 더미 게이트 스택(337a)(더미 게이트(338a)와 하드 마스크(339a)를 포함) 및 더미 게이트 스택(337b)(더미 게이트(338b)와 하드 마스크(339b)를 포함)이 제거된다. 더미 게이트 스택들(337a~337b)은 공지된 에칭 공정, 예를 들어 RIE 또는 화학적 산화물 제거(chemical oxide removal; COR)에 의해 제거될 수 있다.
더미 게이트 스택들(337a~337b)의 제거 후, 교호 나노구조물 열들(341a, 341b)의 각각의 상부 경계들이 다시 노출될 수 있다. 구체적으로, 교호 나노구조물 열(341a)의 에칭된 Si 나노구조물들(347a) 및 교호 나노구조물 열(341b)의 에칭된 Si 나노구조물들(347b)의 각각의 상부 경계들이 노출될 수 있다. 도 5h의 단면도에서는 도시되어 있지 않지만, 상부 경계들에 추가하여, Y방향을 따라 대면해 있는, 교호 나노구조물 열들(341a, 341b)의 각각의 측벽들이 노출될 수도 있다는 것이 이해된다.
동작(222)에 대응하여, 도 5i는 다양한 제조 스테이지들 중 하나에서의, (도 5h에서 도시된) SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b)이 제거된 부분 셀(100')의 단면도이다. SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b)은 선택적 에칭(예를 들어, 염산(HCl))을 적용함으로써 제거될 수 있다.
SiGe 희생 나노구조물들(352a~352b, 354a~354b, 356a~356b)의 제거 후, 교호 나노구조물 열(341a)의 에칭된 Si 나노구조물들(343a, 345a, 347a) 및 교호 나노구조물 열(341b)의 에칭된 Si 나노구조물들(343b, 345b, 347b)의 각각의 바닥 경계들이 노출될 수 있다. 전술한 바와 같이, 교호 나노구조물 열(341a)의 에칭된 Si 나노구조물들(343a, 345a, 347a)은 액세스 트랜지스터(M5)의 도전 채널로서 집합적으로 구성될 수 있고; 교호 나노구조물 열(341b)의 에칭된 Si 나노구조물들(343b, 345b, 347b)은 풀다운 트랜지스터(M2)의 도전 채널로서 집합적으로 구성될 수 있다. 이와 같이, 에칭된 Si 나노구조물들(343a, 345a, 347a)을 본 명세서에서 액세스 트랜지스터(M5)의 "도전 채널(310a)"이라고 칭할 수 있고; 에칭된 Si 나노구조물들(343b, 345b, 347b)을 본 명세서에서 풀다운 트랜지스터(M2)의 "도전 채널(310b)"이라고 칭할 수 있다. 도전 채널들(310a~310b)은 각각 세 개의 Si 나노구조물들로 구성되지만, 도전 채널들(310a~310b) 각각은 본 발명개시의 범위 내에서 남아 있으면서 임의의 개수의 나노구조물들(예를 들어, 하나의 나노구조물, 열 개의 나노구조물들)로 구성될 수 있다는 것이 이해된다.
동작(420)에 대응하여, 도 5j는 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 게이트 유전체들(304a, 304b)을 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 게이트 유전체(304a)는 도전 채널(310a)의 Si 나노구조물들(Si 나노구조물들(343a, 345a, 347a)) 각각을 둘러쌀 수 있고; 게이트 유전체(304b)는 도전 채널(310b)의 Si 나노구조물들(Si 나노구조물들(343b, 345b, 347b)) 각각을 둘러쌀 수 있다. 게이트 유전체들(304a, 304b)은 상이한 하이 k 유전체 물질 또는 동일한 하이 k 유전체 물질로 형성될 수 있다. 게이트 유전체들(304a, 304b)은 복수의 하이 k 유전체 물질들의 스택을 포함할 수 있다. 게이트 유전체들(304a, 304b)은, 예를 들어, 원자층 증착(atomic layer deposition; ALD)을 비롯한, 임의의 적절한 방법을 사용하여 성막될 수 있다. 일부 실시예들에서, 게이트 유전체들(304a, 304b)은 실질적으로 얇은 산화물(예를 들어, SiOx)층을 선택적으로 포함할 수 있다.
동작(422)에 대응하여, 도 5k는 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 게이트 금속들(302a, 302b)을 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 게이트(302a)는, 게이트 유전체(304a)가 게이트(302a)와 도전 채널(310a) 사이에 배치된 상태에서, 도전 채널(310a)의 Si 나노구조물들 각각을 둘러쌀 수 있고; 게이트(302b)는, 게이트 유전체(304b)가 게이트(302b)와 도전 채널(310b) 사이에 배치된 상태에서, 도전 채널(310b)의 Si 나노구조물들 각각을 둘러쌀 수 있다. 게이트 금속들(302a, 302b)은 상이한 금속 물질들 또는 동일한 금속 물질로 형성될 수 있다. 게이트 금속들(302a, 302b)은 각각 복수의 금속 물질들의 스택을 포함할 수 있다. 게이트 금속들(302a, 302b)은, 예를 들어, CVD를 비롯한, 임의의 적절한 방법을 사용하여 성막될 수 있다.
게이트 금속들(302a, 302b)은 각각 도 5k에서 2차원 구조로서 도시되어 있지만, 게이트 금속들(302a, 302b)은 각각 3차원 구조로서 형성되어 있음을 이해해야 한다. 구체적으로, 게이트 금속들(302a, 302b)은 각각 Z방향을 따라 서로 이격된 복수의 게이트 금속 섹션들을 포함할 수 있다. 각각의 게이트 금속 섹션들은 수평면(예를 들어, X방향과 Y방향으로 확장된 평면)을 따라 연장될뿐만 아니라, 수직 방향(예를 들어, Z방향)을 따라 연장될 수 있다. 이와 같이, 게이트 금속 섹션들 중 두 개의 인접한 게이트 금속 섹션들은 게이트 유전체가 그들 사이에 배치된 상태에서, 대응하는 Si 나노구조물을 둘러싸도록 서로 인접할 수 있다.
예를 들어, 도 5k에서, 게이트 금속(302a)은 게이트 금속 섹션들(302a1, 302a2, 302a3, 302a4)을 포함할 수 있다. 게이트 금속 섹션들(302a1, 302a2)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, Si 나노구조물(347a)을 둘러싸기 위해 함께 인접할 수 있다. 게이트 금속 섹션들(302a2, 302a3)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, Si 나노구조물(345a)을 둘러싸기 위해 함께 인접할 수 있다. 게이트 금속 섹션들(302a3, 302a4)은 자신들 사이에 게이트 유전체(304a)의 일부를 배치한 상태에서, Si 나노구조물(343a)을 둘러싸기 위해 함께 인접할 수 있다. 마찬가지로, 게이트 금속(302b)은 게이트 금속 섹션들(302b1, 302b2, 302b3, 302b4)을 포함할 수 있다. 게이트 금속 섹션들(302b1, 302b2)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, Si 나노구조물(347a)을 둘러싸기 위해 함께 인접할 수 있다. 게이트 금속 섹션들(302b2, 302b3)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, Si 나노구조물(345b)을 둘러싸기 위해 함께 인접할 수 있다. 게이트 금속 섹션들(302b3, 302b4)은 자신들 사이에 게이트 유전체(304b)의 일부를 배치한 상태에서, Si 나노구조물(343b)을 둘러싸기 위해 함께 인접할 수 있다. 일부 실시예들에서, Si 나노구조물들 중 하나를 적어도 부분적으로 둘러싸는, 게이트 유전체의 대응 부분과 함께, 이러한 게이트 금속 섹션을 게이트 스택이라고 통칭할 수 있다. 게이트 스택은 둘러싸여진 Si 나노구조물과 동작적으로 연관되어 있다(예를 들어, Si 나노구조물에서 도통되는 전류를 조절함). 게이트 스택을 때때로 올 어라운드(all-around) 게이트 스택이라고 칭할 수 있다.
일부 실시예들에서, 게이트 금속(302a)의 섹션들과 게이트 유전체(304a)로 구성된 복수의 게이트 스택들은 드레인 영역(312)으로부터, 도전 채널(310a)을 거쳐, 소스 영역(314)으로 도통되는 전류를 조절하기 위한 액세스 트랜지스터(M5)의 게이트 피처로서 기능할 수 있으며; 게이트 금속(302b)의 섹션들과 게이트 유전체(304b)로 구성된 복수의 게이트 스택들은 드레인 영역(316)으로부터, 도전 채널(310b)을 거쳐, 소스 영역(318)으로 도통되는 전류를 조절하기 위한 풀다운 트랜지스터(M2)의 게이트 피처로서 기능할 수 있다.
동작(424)에 대응하여, 도 5l은 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 리세스들(321, 323)을 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 리세스들(321, 323)은 각각 도 2a에서의 콘택트 피처들(209a, 209b)에 대응할 수 있다. 예를 들어, 리세스들(321, 323)은 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스들(321, 323)을 형성하기 위해 영역들을 노출시키도록 콘택트 피처들(209a, 209b)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스/드레인 영역들(312~316)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정. 일부 실시예들에서, 리세스들(321, 323)은 소스/드레인 영역들(312~316) 내로 깊이(D1)만큼 연장될 수 있으며, 이 깊이(D1)는, 소스/드레인 영역들(312~316)의 최상면(361)으로부터 리세스들(321, 323)의 바닥면(363)까지 측정된 거리로서 규정될 수 있다. 전술한 바와 같이, 방법(400)은 또한 도 2b의 레이아웃(230)과 도 2c의 레이아웃(260)에 각각 기초하여 도 3b와 도 3c에서 도시된 디바이스들을 형성하는데 사용될 수 있다. 도 3b(그리고 도 2b)의 예시에서, 깊이(D1)를 갖는 두 개의 리세스들은 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스들을 형성하기 위해 영역들을 노출시키도록 콘택트 피처들(231a~231b)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스/드레인 영역들(312~316)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정. 도 3c(그리고 도 2c)의 예시에서, 깊이(D1)를 갖는 하나의 리세스는 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스를 형성하기 위해 영역을 노출시키도록 콘택트 피처(261a)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스/드레인 영역(312)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정.
동작(426)에 대응하여, 도 5m은 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 리세스(325)를 포함하는 부분 셀(100')의 단면도이다. 일부 실시예들에서, 리세스(325)는 도 2a에서의 콘택트 피처(209c)에 대응할 수 있다. 예를 들어, 리세스(325)는 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스(325)를 형성하기 위해 영역을 노출시키도록 콘택트 피처(209c)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스 영역(318)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정. 일부 실시예들에서, 리세스(325)는 소스 영역(318) 내로 깊이(D2)만큼 연장될 수 있으며, 이 깊이(D2)는, 소스 영역(318)의 최상면(365)으로부터 리세스(325)의 바닥면(367)까지 측정된 거리로서 규정될 수 있다. 일부 실시예들에서, 소스 영역(318)의 최상면(365)은 드레인/소스 영역들(312~316)의 최상면(361)과 실질적으로 동평면에 있을 수 있다. 이와 같이, 깊이(D1)와 깊이(D2)는 동일한 시작 표면으로부터 각각의 종료 표면들까지 측정될 수 있다. 일부 실시예들에서, D2는 D1보다 실질적으로 더 크다. 또한, 일부 실시예들에서, D2는 거리(D4)보다 더 크며, 이 거리(D4)만큼, 도전 채널들(310a~310b)의 나노구조물들 중 가장 멀리 있는 나노구조물(예를 들어, 금속 섹션들(302b3, 302b4)에 의해 둘러싸여진 최하위 나노구조물)이 최상면(361)으로부터 이격되어 있다. 전술한 바와 같이, 방법(400)은 또한 도 2b의 레이아웃(230)과 도 2c의 레이아웃(260)에 각각 기초하여 도 3b와 도 3c에서 도시된 디바이스들을 형성하는데 사용될 수 있다. 도 3b(그리고 도 2b)의 예시에서, 깊이(D2)를 갖는 두 개의 리세스들은 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스들을 형성하기 위해 영역들을 노출시키도록 콘택트 피처들(231c~231d)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스/드레인 영역들(316~318)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정. 도 3c(그리고 도 2c)의 예시에서, 깊이(D2)를 갖는 두 개의 리세스들은 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스들을 형성하기 위해 영역들을 노출시키도록 콘택트 피처들(261b~261c)에 기초하여 마스크(예를 들어, 하드 마스크)를 형성하는 것; 마스크를 통해, 소스/드레인 영역들(314~318)을 에칭하기 위해 에칭 공정(예를 들어, RIE)을 수행하는 것; 및 세정.
동작(428)에 대응하여, 도 5n은 다양한 제조 스테이지들 중 하나에서의, (도 3a에서 도시된) 금속 구조물들(322, 324, 326)을 포함하는 부분 셀(100')의 단면도이다. 금속 구조물들(322, 324, 326)은 금속 물질(예를 들어, 구리, 텅스텐)로 리세스들(321, 323, 325)을 각각 채움으로써 형성될 수 있다. 금속 구조물들(322~326)은 다음의 공정들 중 적어도 일부를 수행함으로써 형성될 수 있다: 리세스들(321~325) 위에 금속 물질을 성막하기 위해 임의의 다양한 성막 기술들(예를 들어, CVD, 전기도금, e-빔, 스퍼터링 등)을 사용하는 것; 최상면(365)이 다시 노출될 때까지 과잉 금속 물질을 폴리싱하여 제거하는 것; 및 세정. 이와 같이, 금속 구조물들(322~324)은 리세스들(321~323)과 동일한 깊이(D1)를 상속받을 수 있고, 금속 구조물(326)은 리세스(325)와 동일한 깊이(D2)를 상속받을 수 있다.
본 발명개시의 다양한 실시예들에 따르면, 금속 구조물이 풀다운 트랜지스터의 드레인/소스 영역들 중 적어도 하나 내로 연장되는 깊이는 금속 구조물이 액세스 트랜지스터의 드레인/소스 영역들 중 적어도 하나 내로 연장되는 깊이보다 더 크다. 예를 들어, 도 5n(및 3a)에서, 금속 구조물(326)은 깊이(D2)만큼 풀다운 트랜지스터(M2)의 소스/드레인 영역들 중 하나 내로 연장되고, 이 깊이(D2)는, 금속 구조물들(322~324)이 액세스 트랜지스터(M2)의 소스/드레인 영역들(312~314) 내로 연장되는 깊이(D1)보다 실질적으로 더 크다. 이와 같이, 풀다운 트랜지스터(M2)의 도전 채널(310b)에는 액세스 트랜지스터(M5)의 도전 채널(310a)보다 더 많은 응력이 가해질 수 있다.
도 6a는 다양한 실시예들에 따른, 메모리 어레이의 일부분의 예시적인 회로 레이아웃(600)을 나타낸다. 이 일부분은 메모리 어레이의 여덟 개의 메모리 셀들을 포함하며, 이 메모리 어레이는 실질적으로 더 많은 수의 메모리 셀들을 포함할 수 있다. 레이아웃(600)은 이들 여덟 개의 메모리 셀들에 대한 각각의 단위 레이아웃들을 포함한다. 예를 들어, 단위 레이아웃(602)은 제1 메모리 셀에 대응하고; 단위 레이아웃(604)은 제2 메모리 셀에 대응하고; 단위 레이아웃(606)은 제3 메모리 셀에 대응하고; 단위 레이아웃(608)은 제4 메모리 셀에 대응하고; 단위 레이아웃(610)은 제5 메모리 셀에 대응하고; 단위 레이아웃(612)은 제6 메모리 셀에 대응하고; 단위 레이아웃(614)은 제7 메모리 셀에 대응하고; 단위 레이아웃(616)은 제8 메모리 셀에 대응한다. 일부 실시예들에서, 각각의 단위 레이아웃들(602~616)은 도 2a의 레이아웃(200)과 실질적으로 유사하며, 이에 따라, 레이아웃들(602~616)의 컴포넌트들(예를 들어, 게이트 피처들, 활성 피처들)에 대한 논의는 반복되지 않는다.
일부 실시예들에서, 이들 여덟 개의 단위 레이아웃들(602~616)은 열-행 구성으로 배열되며, 이는 여덟 개의 메모리 셀들의 배열에 대응한다. 예를 들어, 단위 레이아웃들(602~608)에 각각 대응하는 제1, 제2, 제3, 및 제4 메모리 셀들은 제1 열을 따라 배열되고 제1 비트 라인(bit line; BL)을 통해 연결될 수 있고; 단위 레이아웃들(610~616)에 각각 대응하는 제5, 제6, 제7, 및 제8 메모리 셀들은 제2 BL을 따라 배열되고 제2 BL을 통해 연결될 수 있다. 그리고, 제1 및 제5 메모리 셀들은 제1 행을 따라 배열되고 제1 워드 라인(word line; WL)을 통해 연결되고; 제2 및 제6 메모리 셀들은 제2 행을 따라 배열되고 제2 WL을 통해 연결되고; 제3 및 제7 메모리 셀들은 제3 행을 따라 배열되고 제3 WL을 통해 연결되고; 제4 및 제8 메모리 셀들은 제4 행을 따라 배열되고 제4 WL을 통해 연결된다.
도 2a 내지 도 2c에서 논의된 레이아웃들과 마찬가지로, 레이아웃(600)을 이용하여 제1 내지 제8 메모리 셀들을 제조할 때, 제1 내지 제8 메모리 셀들 각각의 풀다운 트랜지스터들은 각각의 소스/드레인 영역들 내로 연장된 적어도 하나의 비교적 깊은 금속 구조물을 포함한다. 도 6a에서 도시된 바와 같이, 단위 레이아웃(602)은 제1 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(603a, 603b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(604)은 제2 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(605a, 605b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(606)은 제3 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(607a, 607b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(608)은 제4 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(609a, 609b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(610)은 제5 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(611a, 611b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(612)은 제6 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(613a, 613b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(614)은 제7 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(615a, 615b)(기호 "X"로 마킹됨)을 포함하고; 단위 레이아웃(616)은 제8 메모리 셀의 풀다운 트랜지스터들의 소스/드레인 영역들 내로 비교적 깊은 깊이만큼 연장된 금속 구조물들(예컨대, 도 3a 내지 도 3c에서 도시된 금속 구조물(326)과 유사함)을 형성하도록 구성된 콘택트 피처들(617a, 617b)(기호 "X"로 마킹됨)을 포함한다. 일부 실시예들에서, 두 개의 인접한 단위 레이아웃들의 깊은 콘택트 피처들, 예를 들어, 단위 레이아웃(602)의 콘택트 피처(603a)와 단위 레이아웃(604)의 콘택트 피처(605a)가 함께 병합될 수 있다.
도 6b는 제5 내지 제8 메모리 셀들 각각의 각 액세스 트랜지스터와 풀다운 트랜지스터를 포함하는, 제1 내지 제8 메모리 셀들의 일부분, 예를 들어, 도 6a에서의 A~A' 라인을 가로질러 절단된 일부분의 단면도를 나타낸다. 도시된 바와 같이, 부분적 제5 내지 제8 메모리 셀의 단면도는 도 3a 및 도 5a 내지 도 5n에서 도시된 부분 셀(100')의 단면도와 실질적으로 유사하다. 따라서, 도 6b에서 도시된 단면도는 다음과 같이 간략하게 설명될 것이다. 제5 내지 제8 메모리 셀들이 기판(602) 상에 형성되고, 제5 내지 제8 메모리 셀들 각각의 액세스 트랜지스터와 풀다운 트랜지스터는 서로 실질적으로 유사하다.
대표적인 예시로서 제5 메모리 셀의 액세스 트랜지스터(624a)와 풀다운 트랜지스터(624b)를 사용하여, 액세스 트랜지스터(624a)는 도전 채널(하나 이상의 나노구조물에 의해 형성됨)(625a), 드레인 영역(626), 공유된 소스/드레인 영역(627), 및 게이트 스택(632a)을 포함하고; 풀다운 트랜지스터(624b)는 도전 채널(하나 이상의 나노구조물에 의해 형성됨)(625b), 공유된 소스/드레인 영역(627), 소스 영역(628), 및 게이트 스택(632b)을 포함한다. 또한, 각각의 소스/드레인 영역들(626~628)은 자신들 내부로 각각의 금속 구조물이 연장되기 위한 리세스를 포함한다. 예를 들어, 금속 구조물(629)은 깊이(D1)만큼 드레인 영역(626) 내로 연장되고, 금속 구조물(630)은 깊이(D1)만큼 공유된 소스/드레인 영역(637) 내로 연장되며, 금속 구조물(631)은 깊이(D2)만큼 소스 영역(628) 내로 연장된다. 일부 실시예들에 따라, D2는 D1보다 실질적으로 더 크다.
상술한 바와 같이, 복수의 메모리 셀들을 어레이로 배열(예를 들어, 연결)할 때, 메모리 셀들은 각각의 BL/WL에 의해 서로 연결될 수 있다. 도 6b에서 도시된 바와 같이, 제5 내지 제8 메모리 셀들의 각 부분들은 BL(650)을 통해 연결된다. 구체적으로, BL(650)은 금속 물질(예를 들어, 구리, 텅스텐)로 제조된 하나 이상의 상호연결 구조물을 통해 제5 내지 제8 메모리 셀들 각각에 전기적으로 결합된다. 예를 들어, BL(650)은 제1 상호연결 구조물(일반적으로 "MD" 구조물이라고 칭함)(652) 및 제2 상호연결 구조물(654)(일반적으로 "VD" 구조물이라고 칭함)을 통해 제5 내지 제8 메모리 셀들의 소스/드레인 영역에 결합된다.
상기 논의는 SRAM 셀의 액세스 트랜지스터와 풀다운 트랜지스터에 관한 것이지만, 본 명세서에 개시된 방법/구조물/레이아웃은 본 발명개시의 범위 내에 남아 있으면서, 두 개의 상이한 트랜지스터들의 전류 레벨들 간의 불일치를 갖는 것을 선호하는 임의의 다양한 반도체 디바이스들에 적용될 수 있음을 이해해야 한다. 상기 논의는 n형 트랜지스터에 관한 것이지만, 본 명세서에서 개시된 방법/구조물/레이아웃은 본 발명개시의 범위 내에 남아 있으면서 다른 유형의 트랜지스터들에 적용될 수 있다는 것이 또한 이해된다. 메모리 셀(100)(도 1)을 예시로서 사용하여, 상이한 깊이들을 갖는 금속 구조물들이 액세스 트랜지스터(M5)와 풀업 트랜지스터(M1)(p형 트랜지스터임)의 각 소스/드레인 영역들 내로 연장되도록 형성될 수 있으며, 여기서, 금속 구조물이 액세스 트랜지스터(M5)의 소스/드레인 영역 내로 연장되는 깊이는 금속 구조물이 풀업 트랜지스터(M1) 내로 연장되는 깊이보다 실질적으로 더 크다. 이와 같이, 액세스 트랜지스터(M5)의 나노구조물들에는, 풀업 트랜지스터(M1)의 나노구조물들과 비교하여, 더 큰 응력이 인가될 수 있고, 이는 액세스 트랜지스터(M5)가 풀업 트랜지스터(M1)보다 더 높은 레벨의 전류를 도통시키게 할 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대안책들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
서로 위아래로 적층된 복수의 제1 나노구조물들;
상기 복수의 제1 나노구조물들과 동작적으로 연관된 복수의 제1 올 어라운드(all-around) 게이트 스택들;
서로 위아래로 적층된 복수의 제2 나노구조물들;
상기 복수의 제2 나노구조물들과 동작적으로 연관된 복수의 제2 올 어라운드 게이트 스택들;
상기 제1 나노구조물들의 제1 단부에 전기적으로 결합된 제1 드레인/소스 영역 - 상기 제1 드레인/소스 영역은 제1 깊이를 갖는 제1 리세스를 포함함 -;
상기 제1 나노구조물들의 제2 단부에 전기적으로 결합된 제2 드레인/소스 영역 - 상기 제2 드레인/소스 영역은 제2 깊이를 갖는 제2 리세스를 포함함 -;
상기 제2 나노구조물들의 제1 단부에 전기적으로 결합된 제3 드레인/소스 영역 - 상기 제3 드레인/소스 영역은 제3 깊이를 갖는 제3 리세스를 포함함 -; 및
상기 제2 나노구조물들의 제2 단부에 전기적으로 결합된 제4 드레인/소스 영역 - 상기 제4 드레인/소스 영역은 제4 깊이를 갖는 제4 리세스를 포함함 -
을 포함하고,
상기 제1 깊이, 상기 제2 깊이, 상기 제3 깊이, 및 상기 제4 깊이, 중 적어도 하나는, 상기 복수의 제1 나노구조물들과 상기 복수의 제2 나노구조물들 중 가장 멀리 있는 나노구조물이 상기 제1 드레인/소스 영역, 상기 제2 드레인/소스 영역, 상기 제3 드레인/소스 영역, 및 상기 제4 드레인/소스 영역의 최상면으로부터 이격되어 있는 거리보다 더 큰 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 깊이, 상기 제2 깊이, 및 상기 제3 깊이는 실질적으로 동일하고,
상기 제4 깊이는 상기 제1 깊이, 상기 제2 깊이, 및 상기 제3 깊이보다 실질적으로 더 큰 것인 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 깊이와 상기 제2 깊이는 실질적으로 동일하고,
상기 제3 깊이와 상기 제4 깊이는 실질적으로 동일하며,
상기 제3 깊이와 상기 제4 깊이는 각각 상기 제1 깊이와 상기 제2 깊이 중 어느 것보다도 실질적으로 더 큰 것인 반도체 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제2 깊이, 상기 제3 깊이, 및 상기 제4 깊이는 실질적으로 동일하고,
상기 제2 깊이, 상기 제3 깊이, 및 상기 제4 깊이는 각각 상기 제1 깊이보다 실질적으로 더 큰 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 복수의 제1 나노구조물들, 상기 복수의 제1 올 어라운드 게이트 스택들, 상기 제1 드레인/소스 영역, 및 상기 제2 드레인/소스 영역은 메모리 셀에 대한 액세스를 제어하도록 구성된 상기 메모리 셀의 제1 트랜지스터로서 구성되고,
상기 복수의 제2 나노구조물들, 상기 복수의 제2 올 어라운드 게이트 스택들, 상기 제3 드레인/소스 영역, 및 상기 제4 드레인/소스 영역은 상기 메모리 셀에 대한 방전 경로를 선택적으로 제공하도록 구성된 상기 메모리 셀의 제2 트랜지스터로서 구성된 것인 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 드레인/소스 영역의 상기 제1 리세스를 채우는 제1 금속 구조물;
함께 병합되어 있는, 상기 제2 드레인/소스 영역의 상기 제2 리세스와 상기 제3 드레인/소스 영역의 상기 제3 리세스를 채우는 제2 금속 구조물; 및
상기 제4 드레인/소스 영역의 상기 제4 리세스를 채우는 제3 금속 구조물
을 더 포함하는 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제2 금속 구조물은 두 개의 부분들을 포함하며,
상기 두 개의 부분들 중 하나는 상기 제2 깊이를 특징으로 하고,
상기 두 개의 부분들 중 나머지 다른 하나는 상기 제3 깊이를 특징으로 하는 것인 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
서로 위아래로 적층된 복수의 제3 나노구조물들;
상기 복수의 제3 나노구조물들과 동작적으로 연관된 복수의 제3 올 어라운드 게이트 스택들;
서로 위아래로 적층된 복수의 제4 나노구조물들;
상기 복수의 제4 나노구조물들과 동작적으로 연관된 복수의 제4 올 어라운드 게이트 스택들;
상기 제3 나노구조물들의 제1 단부에 전기적으로 결합된 제5 드레인/소스 영역 - 상기 제5 드레인/소스 영역은 제5 깊이를 갖는 제5 리세스를 포함함 -;
상기 제4 나노구조물들의 제2 단부에 전기적으로 결합된 제6 드레인/소스 영역 - 상기 제6 드레인/소스 영역은 제6 깊이를 갖는 제6 리세스를 포함함 -;
상기 제4 나노구조물들의 제1 단부에 전기적으로 결합된 제7 드레인/소스 영역 - 상기 제7 드레인/소스 영역은 제7 깊이를 갖는 제7 리세스를 포함함 -; 및
상기 제4 나노구조물들의 제2 단부에 전기적으로 결합된 제8 드레인/소스 영역 - 상기 제8 드레인/소스 영역은 제8 깊이를 갖는 제8 리세스를 포함함 -
을 더 포함하는 반도체 디바이스.
실시예 9. 실시예 8에 있어서,
상기 제1 깊이, 상기 제2 깊이, 상기 제3 깊이, 상기 제6 깊이, 상기 제7 깊이, 및 상기 제8 깊이는 실질적으로 동일하며,
상기 제4 깊이와 상기 제5 깊이는 각각 상기 제1 깊이, 상기 제2 깊이, 상기 제3 깊이, 상기 제6 깊이, 상기 제7 깊이, 및 상기 제8 깊이보다 실질적으로 더 큰 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 복수의 제1 나노구조물들, 상기 복수의 제1 올 어라운드 게이트 스택들, 상기 제1 드레인/소스 영역, 및 상기 제2 드레인/소스 영역은 메모리 셀에 대한 액세스를 제어하도록 구성된 상기 메모리 셀의 제1 트랜지스터로서 구성되고,
상기 복수의 제2 나노구조물들, 상기 복수의 제2 올 어라운드 게이트 스택들, 상기 제3 드레인/소스 영역, 및 상기 제4 드레인/소스 영역은 상기 메모리 셀에 대한 제1 방전 경로를 선택적으로 제공하도록 구성된 상기 메모리 셀의 제2 트랜지스터로서 구성되고,
상기 복수의 제3 나노구조물들, 상기 복수의 제3 올 어라운드 게이트 스택들, 상기 제5 드레인/소스 영역, 및 상기 제6 드레인/소스 영역은 상기 메모리 셀에 대한 액세스를 제어하도록 구성된 상기 메모리 셀의 제3 트랜지스터로서 구성되며,
상기 복수의 제4 나노구조물들, 상기 복수의 제4 올 어라운드 게이트 스택들, 상기 제7 드레인/소스 영역, 및 상기 제8 드레인/소스 영역은 상기 메모리 셀에 대한 제2 방전 경로를 선택적으로 제공하도록 구성된 상기 메모리 셀의 제4 트랜지스터로서 구성된 것인 반도체 디바이스.
실시예 11. 메모리 셀에 있어서,
제1 트랜지스터 - 상기 제1 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물로 집합적으로 구성된 제1 도전 채널을 포함함 -; 및
상기 제1 트랜지스터에 직렬로 전기적으로 결합된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물로 집합적으로 구성된 제2 도전 채널을 포함함 -
를 포함하며,
상기 하나 이상의 제1 나노구조물 중 적어도 하나의 제1 나노구조물에는 상기 수직 방향을 따라, 상기 제1 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물에 의해 제1 응력이 가해지는 것인 메모리 셀.
실시예 12. 실시예 11에 있어서,
상기 적어도 하나의 제1 나노구조물에는 또한, 상기 수직 방향을 따라, 상기 제1 트랜지스터의 제2 드레인/소스 영역 내로 연장된 제2 금속 구조물에 의해 상기 제1 응력이 가해지는 것인 메모리 셀.
실시예 13. 실시예 11에 있어서,
상기 하나 이상의 제2 나노구조물에는, 상기 수직 방향을 따라, 상기 제2 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제3 금속 구조물 및 상기 수직 방향을 따라, 상기 제2 트랜지스터의 제2 드레인/소스 영역 내로 연장된 제4 금속 구조물에 의해, 상기 제1 응력보다 실질적으로 더 적은 제2 응력이 가해지는 것인 메모리 셀.
실시예 14. 실시예 13에 있어서,
상기 제1 트랜지스터는 상기 메모리 셀에 대한 방전 경로를 선택적으로 제공하도록 구성되며,
상기 제2 트랜지스터는 상기 메모리 셀에 대한 액세스를 제어하도록 구성된 것인 메모리 셀.
실시예 15. 실시예 11에 있어서,
상기 제1 트랜지스터는 상기 하나 이상의 제1 나노구조물과 동작적으로 연관된 복수의 올 어라운드 제1 게이트 스택들을 더 포함하며,
상기 제2 트랜지스터는 상기 하나 이상의 제2 나노구조물과 동작적으로 연관된 복수의 올 어라운드 제2 게이트 스택들을 더 포함한 것인 메모리 셀.
실시예 16. 실시예 15에 있어서,
상기 복수의 올 어라운드 제1 게이트 스택들 각각은 하나 이상의 제1 게이트 금속과 하나 이상의 제1 게이트 유전체를 포함하며,
상기 복수의 올 어라운드 제2 게이트 스택들 각각은 하나 이상의 제2 게이트 금속과 하나 이상의 제2 게이트 유전체를 포함한 것인 메모리 셀.
실시예 17. 실시예 11에 있어서,
상기 제1 응력은 압축 응력과 인장 응력을 포함한 것인 메모리 셀.
실시예 18. 실시예 11에 있어서,
상기 하나 이상의 제1 나노구조물의 하나의 단부와 직접 접촉해 있는 상기 제1 드레인/소스 영역은 상기 제1 금속 구조물의 깊이와 실질적으로 유사한 깊이를 특징으로 하는 것인 메모리 셀.
실시예 19. 반도체 디바이스를 제조하기 위한 방법에 있어서,
기판 위에 제1 스택을 형성하는 단계 - 상기 제1 스택은 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물을 포함함 -;
상기 기판 위에 제2 스택을 형성하는 단계 - 상기 제2 스택은 상기 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물을 포함함 -;
상기 하나 이상의 제1 나노구조물의 각각의 단부들 상에서 제1 드레인/소스 영역과 제2 드레인/소스 영역을 성장시키는 단계;
상기 하나 이상의 제2 나노구조물의 각각의 단부들 상에서 제3 드레인/소스 영역과 제4 드레인/소스 영역을 성장시키는 단계;
상기 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물과 상기 제2 드레인/소스 영역 내로 연장된 제2 금속 구조물을 형성하는 단계 - 상기 제1 금속 구조물과 상기 제2 금속 구조물은 제1 깊이를 특징으로 함 -; 및
상기 제3 드레인/소스 영역 내로 연장된 제3 금속 구조물과 상기 제4 드레인/소스 영역 내로 연장된 제4 금속 구조물을 형성하는 단계 - 상기 제3 금속 구조물은 상기 제1 깊이를 특징으로 하고, 상기 제4 금속 구조물은 제2의 상이한 깊이를 특징으로 함 -
를 포함하는 반도체 디바이스를 제조하기 위한 방법.
실시예 20. 실시예 19에 있어서,
상기 하나 이상의 제1 나노구조물에 가해지는 제1 응력이 상기 하나 이상의 제2 나노구조물에 가해지는 제2 응력보다 실질적으로 더 적도록, 상기 제2의 상이한 깊이는 상기 제1 깊이보다 실질적으로 더 큰 것인 반도체 디바이스를 제조하기 위한 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    서로 위아래로 적층된 복수의 제1 나노구조물들;
    상기 복수의 제1 나노구조물들과 동작적으로 연관된 복수의 제1 올 어라운드(all-around) 게이트 스택들;
    서로 위아래로 적층된 복수의 제2 나노구조물들;
    상기 복수의 제2 나노구조물들과 동작적으로 연관된 복수의 제2 올 어라운드 게이트 스택들;
    상기 제1 나노구조물들의 제1 단부에 전기적으로 결합된 제1 드레인/소스 영역 - 상기 제1 드레인/소스 영역은 제1 깊이를 갖는 제1 리세스를 포함함 -;
    상기 제1 나노구조물들의 제2 단부에 전기적으로 결합된 제2 드레인/소스 영역 - 상기 제2 드레인/소스 영역은 제2 깊이를 갖는 제2 리세스를 포함함 -;
    상기 제2 나노구조물들의 제1 단부에 전기적으로 결합된 제3 드레인/소스 영역 - 상기 제3 드레인/소스 영역은 제3 깊이를 갖는 제3 리세스를 포함함 -; 및
    상기 제2 나노구조물들의 제2 단부에 전기적으로 결합된 제4 드레인/소스 영역 - 상기 제4 드레인/소스 영역은 제4 깊이를 갖는 제4 리세스를 포함함 -
    을 포함하고,
    상기 제1 깊이, 상기 제2 깊이, 상기 제3 깊이, 및 상기 제4 깊이, 중 적어도 하나는, 상기 복수의 제1 나노구조물들과 상기 복수의 제2 나노구조물들 중 가장 멀리 있는 나노구조물이 상기 제1 드레인/소스 영역, 상기 제2 드레인/소스 영역, 상기 제3 드레인/소스 영역, 및 상기 제4 드레인/소스 영역의 최상면으로부터 이격되어 있는 거리보다 더 크고,
    상기 제4 깊이는 상기 제1 깊이보다 크고,
    상기 제2 드레인/소스 영역과 상기 제3 드레인/소스 영역은 서로 병합된 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 깊이, 상기 제2 깊이, 및 상기 제3 깊이는 동일하고,
    상기 제4 깊이는 상기 제2 깊이 및 상기 제3 깊이보다 더 큰 것인 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 깊이와 상기 제2 깊이는 동일하고,
    상기 제3 깊이와 상기 제4 깊이는 동일하며,
    상기 제3 깊이는 상기 제1 깊이와 상기 제2 깊이 중 어느 것보다도 더 큰 것인 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 깊이, 상기 제3 깊이, 및 상기 제4 깊이는 동일하고,
    상기 제2 깊이 및 상기 제3 깊이는 각각 상기 제1 깊이보다 더 큰 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 복수의 제1 나노구조물들, 상기 복수의 제1 올 어라운드 게이트 스택들, 상기 제1 드레인/소스 영역, 및 상기 제2 드레인/소스 영역은 메모리 셀에 대한 액세스를 제어하도록 구성된 상기 메모리 셀의 제1 트랜지스터로서 구성되고,
    상기 복수의 제2 나노구조물들, 상기 복수의 제2 올 어라운드 게이트 스택들, 상기 제3 드레인/소스 영역, 및 상기 제4 드레인/소스 영역은 상기 메모리 셀에 대한 방전 경로를 선택적으로 제공하도록 구성된 상기 메모리 셀의 제2 트랜지스터로서 구성된 것인 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 드레인/소스 영역의 상기 제1 리세스를 채우는 제1 금속 구조물;
    함께 병합되어 있는, 상기 제2 드레인/소스 영역의 상기 제2 리세스와 상기 제3 드레인/소스 영역의 상기 제3 리세스를 채우는 제2 금속 구조물; 및
    상기 제4 드레인/소스 영역의 상기 제4 리세스를 채우는 제3 금속 구조물
    을 더 포함하는 반도체 디바이스.
  7. 메모리 셀에 있어서,
    제1 트랜지스터 - 상기 제1 트랜지스터는 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물로 집합적으로 구성된 제1 도전 채널을 포함함 -; 및
    상기 제1 트랜지스터에 직렬로 전기적으로 결합된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물로 집합적으로 구성된 제2 도전 채널을 포함함 -
    를 포함하며,
    상기 하나 이상의 제1 나노구조물 중 적어도 하나의 제1 나노구조물에는 상기 수직 방향을 따라, 상기 제1 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물에 의해 제1 응력이 가해지고,
    상기 하나 이상의 제2 나노구조물에는, 상기 수직 방향을 따라, 상기 제2 트랜지스터의 제1 드레인/소스 영역 내로 연장된 제3 금속 구조물 및 상기 수직 방향을 따라, 상기 제2 트랜지스터의 제2 드레인/소스 영역 내로 연장된 제4 금속 구조물에 의해, 상기 제1 응력보다 더 적은 제2 응력이 가해지는 것인 메모리 셀.
  8. 제7항에 있어서,
    상기 적어도 하나의 제1 나노구조물에는 또한, 상기 수직 방향을 따라, 상기 제1 트랜지스터의 제2 드레인/소스 영역 내로 연장된 제2 금속 구조물에 의해 상기 제1 응력이 가해지는 것인 메모리 셀.
  9. 삭제
  10. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 제1 스택을 형성하는 단계 - 상기 제1 스택은 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제1 나노구조물을 포함함 -;
    상기 기판 위에 제2 스택을 형성하는 단계 - 상기 제2 스택은 상기 수직 방향을 따라 서로 이격되어 있는 하나 이상의 제2 나노구조물을 포함함 -;
    상기 하나 이상의 제1 나노구조물의 각각의 단부들 상에서 제1 드레인/소스 영역과 제2 드레인/소스 영역을 성장시키는 단계;
    상기 하나 이상의 제2 나노구조물의 각각의 단부들 상에서 제3 드레인/소스 영역과 제4 드레인/소스 영역을 성장시키는 단계 - 상기 제2 드레인/소스 영역과 상기 제3 드레인/소스 영역은 서로 병합됨 -;
    상기 제1 드레인/소스 영역 내로 연장된 제1 금속 구조물과 상기 제2 드레인/소스 영역 내로 연장된 제2 금속 구조물을 형성하는 단계 - 상기 제1 금속 구조물과 상기 제2 금속 구조물은 제1 깊이를 특징으로 함 -; 및
    상기 제3 드레인/소스 영역 내로 연장된 제3 금속 구조물과 상기 제4 드레인/소스 영역 내로 연장된 제4 금속 구조물을 형성하는 단계 - 상기 제3 금속 구조물은 상기 제1 깊이를 특징으로 하고, 상기 제4 금속 구조물은 제2의 상이한 깊이를 특징으로 함 -
    를 포함하고,
    상기 제2의 상이한 깊이는 상기 제1 깊이보다 큰 것인 반도체 디바이스를 제조하기 위한 방법.
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