CN107492552B - 具有堆叠布局的半导体器件 - Google Patents

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Abstract

所公开的技术一般涉及半导体器件，更具体而言涉及具有堆叠布置的半导体器件，并且还涉及制造这样的器件的方法。在一个方面，半导体器件包括被形成在衬底上并且至少部分地沿垂直方向堆叠的第一存储器器件和第二存储器器件。第一和第二存储器器件中的每一个均具有多个垂直晶体管，其中每个垂直晶体管具有在垂直方向上延伸的垂直沟道。

Description

具有堆叠布局的半导体器件
相关申请的交叉引用
本申请要求在2016年6月13日提交的欧洲申请号16174252.3的国外优先权，该申请的内容通过引用整体结合于此。
背景
技术领域
所公开的技术一般涉及半导体器件，并且更具体而言涉及具有堆叠布置的半导体器件，并且还涉及制造这样的器件的方法。
背景技术
对存储器器件中每存储器单元或每比特的减小的器件占用面积以及对增加的电路密度的需求不断要求减小存储器器件的晶体管的栅极长度。存储器单元的比例缩放也不断要求降低路由间距和增加数量的光刻曝光以满足设计约束。然而，持续的比例缩放增加了制造和/或满足期望的性能和/或能量消耗准则的难度的难度。
因此，存在对在不损害器件的性能和功能的情况下允许存储器单元面积的进一步减小的经改进的半导体技术的需求。
发明内容
因此，本发明概念的目的是提供一种半导体器件，其在不损害器件的性能和功能的情况下允许单元区域的进一步减小。从以下可以理解附加和替代目的。
根据一个方面，提供了一种包括多个垂直晶体管的半导体器件。垂直晶体管中的每一个均具有垂直沟道。垂直晶体管可形成第一存储器器件和第二存储器器件，其中第一存储器器件和第二存储器器件可以在垂直方向上至少部分地堆叠在彼此之上。
如本文所述，垂直晶体管是指具有相对于衬底(例如相对于被用于制造半导体器件的衬底的主表面)的基本上在垂直方向上延伸的沟道的晶体管。
根据一实施例，第一存储器器件和第二半导体器件可以至少部分地对准，例如以便彼此侧向重叠。形成第一存储器器件的层中的至少一个层和形成第二存储器器件的层中的至少一个层可以通过使用相同的掩模来被形成，从而降低半导体器件的处理成本。此外，所述层中的至少一些层可以彼此对准。
根据一实施例，半导体器件可包括形成第一存储器器件的顶部电极和第二存储器器件的底部电极的互连层。因此，第一和第二存储器器件可以共享可被布置在第一存储器器件和第二存储器器件之间的公共互连层。
根据一实施例，第一存储器器件的垂直晶体管和第二存储器器件的垂直晶体管可共享公共垂直沟道。换言之，第一存储器器件的垂直沟道可形成第一子沟道，而第二器件的垂直沟道可形成第二子沟道。这些子沟道可以彼此垂直对准或堆叠，以形成公共沟道。因此，公共沟道可被连接到两个不同的栅极：被布置在第一存储器器件中的第一栅极和被布置在第二存储器器件中的第二栅极。
根据一实施例，垂直沟道可以是垂直的纳米线。
根据一实施例，半导体器件可包括两个有区别的和垂直分离的栅极层或栅极堆叠，其中第一栅极可被布置在第一存储器器件中，而第二栅极可被布置在第二存储器器件中。
根据一实施例，第一栅极层和第二栅极层可由互连层垂直地分开。
根据一实施例，第一存储器器件和第二存储器器件可在物理上共享电源电压线(VDD，VSS)。
根据一实施例，第一存储器器件和第二存储器器件可在物理上共享公共位线(BL)和互补位线(BLB)中的至少一条。
根据一实施例，位线和互补位线可被布置在第一存储器器件和第二存储器器件之间的互连层中。
根据一实施例，第一存储器器件和第二存储器器件可被适配成由被布置在第一存储器器件和第二存储器器件之间的互连层中的两条分开的字线(WL)控制。
根据一实施例，垂直晶体管可以是栅极全包围场效应晶体管(GAA FET)。
根据一实施例，垂直晶体管可以是无结(junction-less)晶体管。
根据一实施例，第一存储器器件和第二存储器器件中的每一个可以是静态随机存取存储器(SRAM)单元。
根据一实施例，各个SRAM单元可以是六晶体管(6T)SRAM单元，其中每个SRAM单元具有六个晶体管。
根据一实施例，半导体器件可包括三个或更多个存储器器件，其可以在垂直方向上至少部分地堆叠在彼此之上并且/或者至少部分地彼此对准。此外，相邻的存储器器件可共享一个或多个互连层。
根据一方面，提供了一种半导体器件的制造方法。该半导体器件可被类似地配置成根据上述实施例中的任一个的半导体器件。该方法可包括形成包括多个垂直晶体管的第一存储器器件，以及形成包括多个垂直晶体管的第二存储器器件的步骤。第一存储器器件和第二存储器器件可以在垂直方向上至少部分地堆叠在彼此之上。
根据一实施例，半导体器件可被形成为使得第一存储器器件的垂直晶体管和第二存储器器件的垂直晶体管彼此对准，以使得它们共享公共垂直沟道。
根据一实施例，该方法还可包括在第一存储器器件和第二存储器器件之间形成互连层。
根据一实施例，互连层可形成第一存储器器件的顶部电极和第二存储器器件的底部电极。
根据一实施例，该方法还可包括形成垂直晶体管的垂直沟道。垂直沟道可以通过分别生长n型区、生长p型区并蚀刻n型区和p型区以形成n型沟道和p型沟道来被形成。
根据一实施例，n型区和p型区可借助epi(外延)生长来生长。
根据一实施例，该方法还可包括形成垂直晶体管的垂直沟道。沟道可以通过蚀刻第一沟道、蚀刻第二沟道、掺杂第一沟道以形成n型沟道以及掺杂第二沟道以形成p型沟道来被形成。
根据一实施例，掺杂可通过在第一和第二沟道上形成经掺杂的氧化物层来执行。
几个优点可能与本文公开的发明概念相关联。
有利地，与一些非堆叠的现有技术器件相比，堆叠布局允许SRAM比特单元区域减少大约40％。
此外，掩模可以在两个层(栅极层除外)之间被共享，这可潜在地降低掩模成本。
此外，相同的沟道材料可被用于顶部和底部器件，这可简化沟道掺杂。
此外，两个层之间的电连接可被简化，尤其是当两个层共享公共金属层时。
附图说明
借助以下对各示例的说明性及非限制性描述和研究以及各附图，将更好地理解本发明概念的其他目的、特征和优点。在附图中，相同的附图标记将被用于相同的元素，除非另外指明。
图1a是包括多个垂直晶体管的半导体器件的示意性平面图示。
图1b是根据一些实施例的包括多个垂直晶体管的半导体器件的示意性平面图示。
图2a是根据一些实施例的各自具有多个垂直晶体管并且具有堆叠配置的存储器器件的示意性平面图示。
图2b是图2a的存储器器件的示意性截面图示。
图3a是根据一些实施例的被配置为被堆叠并具有多个垂直晶体管的存储器器件的示意性平面图示。
图3b是根据一些实施例的被配置为被堆叠并具有多个垂直晶体管的存储器器件的示意性平面图示。
图3c是根据一些实施例的以堆叠配置布置的图3和图3b的存储器器件的示意性截面图示。
图4a是根据一些实施例的被配置为被堆叠并具有多个垂直晶体管的存储器器件的示意性平面图示。
图4b是根据一些实施例的以堆叠配置布置的存储器器件的示意性截面图示。
图5a-5f示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。
图6a-6e示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。
图7是根据一些实施例的以堆叠配置布置的存储器器件的示意性截面图示。
图8a-8d示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。
图9示意性地例示了根据一些实施例的具有多个垂直晶体管并根据参考图8a-8d所例示的制造方法制造的存储器器件的平面图示。
图10a-10e示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。
图11a-11e示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。
图12是根据一些实施例的以堆叠配置布置的存储器器件的示意性截面图示。
图13a是根据一些实施例的被配置为被堆叠并具有多个垂直晶体管的存储器器件的示意性等距视图。
图13b是根据一些实施例的以包括参考图13a例示出的存储器器件的堆叠配置来布置的存储器器件的示意性等距视图。
图14是根据一些实施例的各自具有多个垂直晶体管并以堆叠配置来布置的存储器器件的示意性等距视图。
具体实施方式
现在将参考附图对本发明概念的详细实施例进行描述。然而，本发明概念可以以许多不同的形式来体现，并且不应被解释成局限于本文所阐述的各实施例；相反，这些实施例是作为示例来被提供的，以使得本公开将向本领域技术人员传达本发明概念的范围。
薄体器件(例如，5nm节点及之后的节点的鳍式晶体管)的可缩放性不断对维持可接受的性能参数(诸如亚阈值斜率(SS)和短沟道效应(SCE))提出挑战。栅极全包围(GAA)纳米线晶体管(LFET)可以在完全耗尽的沟道上提供对栅极的优越的控制，并允许用直径为4-7nm的纳米线(NW)将栅极长度进一步按比例缩放到15nm。然而，在常规2D布局中，栅极长度、侧壁分隔件和源极/漏极接触在器件的间距内竞争空间。附加地，由于强的量子限制，超薄沟道也可能潜在地导致载流子迁移率的降级。
在许多应用中，静态随机存取存储器(SRAM)占据了芯片尺寸的大部分，并且消耗了大部分的待机漏电。期望的SRAM的密度比例缩放已迫使采用激进的金属间距(MP)和栅极间距(CGP)并已要求多次EUV曝光以满足尖端到尖端(tip-to-tip)约束。同时，CMOS比例缩放已将SRAM置于难以满足性能、能量和密度要求的境地中。每代2倍密度的比例缩放趋势(在相关工业中有时被称为摩尔定律)已使得SRAM更易于处理可变性，并且难以折衷读取和写入裕度。
为了解决这些挑战，名为垂直GAA FET(VFET)的新型器件架构被认为是5nm以下节点的有希望的候选者。在VFET中，栅极长度可由金属栅极层的厚度垂直地限定。由此，其可被放宽而不会对器件的占地面积造成损失，并且其还可被用作用于可变性优化和漏电控制的旋钮。从设计布局的角度来看，VFET布局允许在器件的定序方面的额外的自由度，这有可能允许进一步的布局优化，以改善路由资源和面积密度。
图1-4例示了根据包括(也被称为“常规”或“正常”的)非堆叠器件的各种配置的SRAM单元。如图所示，根据所公开的各实施例的SRAM单元可通过使用两个堆叠栅极器件来被设计。然而，根据本发明的概念也可被扩展到三个或更多个堆叠的器件。
图1a例示了包括第一存储器器件110和第二存储器器件120(诸如，举例而言，第一和第二SRAM器件110、120)的半导体器件100的布局。如本附图所示，SRAM器件(其也可被称为SRAM存储器单元或位单元)可包括上拉晶体管(本文中被称为PU)、下拉晶体管(本文中被称为PD)以及栅极晶体管(本文中被称为PG)。晶体管可例如是MOS晶体管，其中上拉晶体管PU可以是PMOS晶体管，而下拉PD晶体管可以是NMOS晶体管。上拉晶体管PU可被连接到驱动电流VSS或路由轨道VSS，并且下拉晶体管可被连接到驱动电流VDD或路由轨道VDD，而导通晶体管PG(其也可以是例如MOS晶体管)的栅极可被连接到字线WL1、WL2。导通晶体管PG的源极/漏极可被连接到位线BL、BLB。例如六晶体管SRAM存储器器件的操作在本领域中是已知的，并且将不在此进一步详细讨论。
图1a是包括多个垂直晶体管的半导体器件的示意性平面图示。在图1a中，第一SRAM器件110和第二SRAM器件120被并排布置在相同的侧向平面内。两个器件110、120共享VSS、VDD、BL和BLB连接，并且可通过它们各自的字线WL1、WL2被单独寻址。
图1b是根据一些实施例的包括多个垂直晶体管的半导体器件的示意性平面图示。图1b示出了根据本发明概念的一实施例的半导体器件100，其中第二存储器器件120被布置在第一半导体器件110的下面(如在器件100的扩展的侧向或主平面的垂直或法向方向上所看到的)。在本示例中，两个器件可因此共享相同的沟道体并被堆叠在彼此的顶部，从而得到具有2个层(顶部/底部)的被堆叠在彼此的顶部的晶体管PU、PD、PG的SRAM单元。顶部和底部SRAM单元110、120可共享VDD、VSS、BL、BLB。对整体SRAM单元100的访问可由两条分开的字线WL1、WL2控制。
为了实现本发明的各实施例，本发明提出将无结(JL)晶体管用作单元晶体管，尽管该概念可被扩展以考虑更常规的反型模式类型的器件。使用JL的吸引力在于其允许的相当大的过程简化(并因此还有成本)，因为这些类型的器件不要求结，从而允许避免垂直器件中精确结形成的问题和挑战。实验上，这些类型已显示出相对较低的IOFF和经改进的可靠性(可能是由于在操作条件下较低的氧化物场)，这也是SRAM的重要特征。
图2a是根据一些实施例的各自具有多个垂直晶体管并且具有堆叠配置的存储器器件的示意性平面图示。具体而言，图2a示出了六晶体管(6T)SRAM单元的示例布局，包括两个导通晶体管PG、一对上拉晶体管PU和一对下拉晶体管PD。栅极接触层116由阴影区域指示。应当注意，晶体管可由一个或几个垂直沟道形成，如本附图的下拉晶体管PD所示。
图2b示出了沿直线A’-A”截取的图2a的器件110的垂直截面。下拉晶体管PD可包括栅极接触116和两个垂直沟道10，并且可被布置在包括VSS接触的顶部电极112和底部电极114之间。类似地，上拉晶体管PU可包括垂直沟道10并且与下拉晶体管PD共享栅极接触116。如图所示，顶部电极112还可包括被连接到上拉晶体管PU的VDD接触。导通晶体管PG可包括由栅极接触116围绕的垂直沟道10，其可以与上拉晶体管PU和下拉晶体管PD断开。导通晶体管PG的栅极接触116可以替代地被连接到字线WL。
图3a和3b示出了第一存储器器件110和第二存储器器件120，其可被类似地配置成参考先前的附图讨论的器件，这些器件具有顶部电极112、124以及底部电极114、122。在图3c中，例示了经组合的半导体器件100，其中第一存储器器件110被布置在第二存储器器件120上方(如在垂直沟道10的方向上所看到的)。因此，第一和第二存储器器件110、120共享公共互连层130，其包括第一存储器器件110的顶部电极层112和第二存储器器件120的顶部电极层124。如本附图所示，各个器件110、120的晶体管可共享公共沟道10。
图4a示出了类似于如图2a和3a所示的器件的顶视图，而图4b示出了类似于如图3c所示的器件的顶视图，其中第一存储器器件110与第二存储器器件120对准并被布置在第二存储器器件120上。因此，第二存储器器件120在图4b的顶视图中未被示出，而是仅由被连接到第二存储器器件120的导通晶体管PG的导通栅极接触126的第二字线WL2指示。
下面的表1是现有技术VFET布局和根据一些实施例的具有堆叠的VFET的布局之间的示例性、非限制性比较。
表1
Figure BDA0001320581300000081
参考图5a-5f和6a-6e，提出了用于限定单元中的垂直纳米线的两种示例性方法。图5a-5f示意性地例示了根据一些实施例的制造包括多个垂直晶体管的半导体器件的各个阶段的中间结构。具体而言，图5a-f公开了由选择性宽场外延生长方法然后进行柱蚀刻所限定的n/p型线。根据该示例性方法，第一沟槽12可被凹陷进形成在衬底10(例如硅)上的氧化物层(例如SiO2)中，并接着用例如通过外延生长形成的第一经掺杂的半导体材料(例如n+材料14)来再填充。此外，类似于第一沟槽12，第二沟槽16可被形成，并填充有例如通过外延生长形成的第二经掺杂的半导体材料(例如p+材料18)。如图5f所示，(例如形成NMOS晶体管沟道的)第一柱21和(例如形成PMOS晶体管沟道的)第二柱22可分别通过蚀刻第一和第二经掺杂的半导体材料来被形成。
如本文和贯穿整个说明书所描述的，应当理解的是，半导体衬底10可以以各种方式实现，包括但不限于经掺杂的半导体衬底，该经掺杂的半导体衬底可以由IV族元素的材料(例如，Si、Ge、C或Sn)或由IV族材料(例如SiGe、SiGeC、SiC、SiSn、SiSnC、GeSn等)形成的合金；III-V族化合物半导体材料(例如GaAs、GaN、InAs等)或由III-V族材料形成的合金；II-VI族半导体材料(CdSe、CdS、ZnSe等)或由II-VI族材料形成的合金形成。
仍然参考图5f-5f和整个说明书，在一些实施例中，第一和第二半导体材料可以由与衬底10相同的半导体材料形成。在一些其他实施例中，第一和第二半导体材料中的一者或两者可以由与衬底10不同的半导体材料形成。例如，衬底10可以由硅形成，而第一或第二半导体材料可以由SiGe、Ge或任何化合物半导体材料形成。
图6a-6e公开了用于形成n/p型线的另一示例性方法。在该示例中，柱结构可通过例如使用硬面膜20的柱蚀刻来限定。该步骤之后可进行柱掺杂，经重度n掺杂的第一氧化物层23可被形成在其上以围绕第一柱21，并且经重度p掺杂的第二氧化物层24可被形成在其上以围绕第二柱22。掺杂剂可以通过热退火被扩散到相应的柱21、22中。在一些实施例中，掺杂剂扩散可以在形成分别包围第一柱21第二柱22的经n掺杂的第一氧化物层23和经p掺杂的第二氧化物层24之后来被执行。在一些其他实施例中，掺杂剂扩散可以在经掺杂的氧化物被沉积的同时来被执行。
图7示出了单元中NMOS/PMOS底部和顶部晶体管的简化截面图。单元包括形成第一和第二存储器器件110、120的NMOS晶体管的沟道的第一柱21和形成第一和第二存储器器件110、120的PMOS晶体管的沟道的第二柱22。
对两个栅极层116、126以及底部晶体管120的金属线或顶部电极112对应于顶部晶体管120的底部电极122的定义是对两个层—SRAM制造的总体流动的有利的集成元件。
图8a-8d例示了用于形成包括第一存储器器件110的底部电极112和第二存储器器件120的顶部电极122的互连层130的示例性方法。如图8a所示，第二存储器器件120可由第一和第二柱21、22形成，第一和第二柱21、22延伸穿过包括被布置在隔离层25之间的栅极层126的堆叠。顶部电极层122可被布置在该堆叠的顶部。在图8b中，隔离层25以及借助在抗蚀剂层20上的光刻形成的待转印到顶部电极层122上的图案已经在顶部电极层122上被形成。在顶部电极层122的图案化之后，第一存储器器件110的隔离层25和栅极层116可被形成。图9示出了由图8a-d的方法产生的示例性存储器器件的顶视图，该存储器器件包括到下面的经图案化的中间层130的接触通孔30。
图10a-10e示出了图8a-d的方法的使用替代金属栅极(RMG)类型的工艺的替代方法。层的堆叠可包括被布置在要形成中间层130的位置的虚设层26或牺牲层26。在图10b和c中，通孔朝虚设层26打开，该虚设层26接着可被选择性地移除以暴露柱21、22的待被中间层130接触的部分。中间层130的金属接着可被沉积以填充先前由虚设层26占据的空间。在中间层130的金属的沉积之前，中间层130的区域中的线21、22的附加的掺杂可被添加到流中，以便降低器件的串联电阻(从而增加ION)并且还允许中间层130的更好的接触电阻率。这种附加的掺杂可以用附加的外延摻杂的选择性生长或者通过从晶片上的经选择性沉积的高掺杂材料(例如SiO2)到线中的选择性掺杂剂扩散来实现。
两个栅极层116、126可以借助类似于结合图10a-d描述的RMG过程的RMG过程来被形成。图11a-e中公开了这种方法的一个示例，尽管该概念也可被扩展到栅极-第一类型的工艺。RMG的优点(除了能够同时制作两个栅极层116、126之外)在于，对于Si沟道的情况以及高迁移率沟道(例如，其他IV、IIIV族沟道)的情况，其允许用于提高栅极堆叠性能和可靠性的更多的旋钮，并且其还允许在虚设栅极的移除之后并且在栅极堆叠沉积之前(即，通过施加氧化和氧化物移除的循环)的柱CD的局部收缩。如图11a-c所示，形成第一和第二存储器器件的层的堆叠可设置有用于访问虚设层26的一个或多个通孔，虚设层26设置在栅极层116、126待被限定的位置上，以使得该虚设层26可以例如通过选择性蚀刻来被移除。经蚀刻的结构接着可用栅极材料来填充，以在中间层130的每一侧上形成栅极层116、126，如图11d所示。最后，经沉积的栅极材料可被各向异性地蚀刻以分离相应器件110、120的栅极层116、126。
图12示出了第一和第二存储器器件110、120的截面部分，其具有在第一存储器器件110的底部电极114和第二存储器器件120的顶部电极124之间垂直延伸的第一和第二纳米线沟道21、22。纳米线21、22至少部分地被第一和第二栅极接触116、126包围，第一和第二栅极接触116、126借助于通孔连接被连接到相应的字线WL1、WL2。
图13a和13b示出了根据一实施例的半导体器件100的示意性透视图，该半导体器件100可被类似地配置成结合先前的附图讨论的器件。在图13a中，第一存储器器件110已被形成在六条纳米线10的周围。第一存储器器件110包括底部电极层114、顶部电极层112和第一栅极层116。在图13b中，第二存储器器件120已被添加在第一存储器器件110上方，使得第二存储器器件120的晶体管与下面的第一存储器器件110的相应晶体管共享沟道体10(即，纳米线)。因此，第二存储器器件120包括与第一存储器器件110的顶部电极层共享的底部电极层122、第二栅极接触层126和顶部电极层124。
图14示出了被类似地配置成图13b的半导体器件100的半导体器件100的截面部分的透视图，其示出了到电源线VSS、VDD的电网的连接以及与电源线VSS、VDD正交的下面的字线WL1、WL2的层。因此，晶体管可以是无结的(JL)，并且可以共享VDD、VSS、BL和BLB，而对完整的12T-SRAM的访问可以由两条分开的字线WL1、WL2控制。与现有技术SRAM设计相比，该布局已显示出39％的每位面积减少，并允许简化的互连。
实验研究
在下文中将讨论栅极全包围(GAA)纳米线FET(NWFET)的实验设置。该研究涉及具有相同侧向(L)配置的无结(JL)相对常规的反型模式(IM)GAA-NWFET的评估。对于给定的JLNW尺寸(WNW小于或等于25nm，HNW约22nm)，较低的IOFF值和优异的静电度可通过经优化的NW掺杂来被获得，其中增加的掺杂允许ION改善，而不会对小于或等于10nm的WNW造成IOFF损失。这些器件还显示为供显示出与IM NWFET相比的类似的速度和电压增益以及降低的LF噪声的模拟/RF的可行选项。VT失配性能显示出带有供JLNMOS的增加的NW掺杂的较高的AVT，伴随对PMOS和较小的NW处的较小的影响。JL概念也在垂直(V)GAA-NWFET中被演示，其中原位掺杂的Si外延NW柱(dNW为20-30nm或更大)被集成在与侧向器件相同的300mm Si平台上。低IOFF、IG和良好静电度可以在宽范围的VNW阵列上被实现。
具有完全缠绕在器件主体周围的栅极(其可增加静电度控制)的GAA-NWFET被认为是(例如，5nm以下的)有希望的候选者。此外，一些GAA-NWFET可被配置成不具有PN结的无结(JL)GAA-NWFET，这可以提供极大的工艺简化，因为它们可省略PN结的形成。此外，一些JLGAA-NWFET不具有P+P、PP-、N+N或NN-结。换言之，一些无结GAA-NET包括经均匀掺杂的半导体电阻器，这些半导体电阻器的移动载流子密度可由栅极调制。JLGAA-LNWFET已显示出得益于操作条件下的较低的氧化物场而产生性能良好的SRAM单元、具有显著更低的功率耗散和经提高的可靠性的环形振荡器。然而，这些器件可能也是供模拟/RF应用的可行选项，并深入探索了NW掺杂和尺寸对噪声、可变性和DC性能的影响/控制。工艺简化使得这种类型的器件对于在顺序3D上下文或垂直FET中的使用也具有潜在的吸引力，这可能为设计布局带来新的机会，因为比例缩放受到诸如栅极的物理限制以及接触放置和互连路由拥塞等因素的挑战。另外，由于栅极长度(Lgate)可以在这些器件中被垂直地限定，所以其可被放宽而不会造成区域损失，并可被用作用于可变性优化和漏电控制的旋钮。此外，JL简化可以通过引入具有垂直堆叠的器件的新型SRAM设计来进行探索。
以下将讨论可被用于侧向和垂直GAA-NWFET器件制造的工艺流程。对于侧向而言，从三栅极SOI-鳍式晶体管流开始：GAA可以经由RMG模块的鳍片释放过程来实现；JL沟道掺杂可以通过离子注入(B供PMOS，P供NMOS)来被获得，然后在虚设栅极形成之前进行尖峰退火。本研究中建立了IM-GAA供进行比较。对于垂直而言，在以基板作为底部电极的简化工艺中，多达三个经均匀掺杂(B供PMOS)的堆叠层Si外延被长成(ASM EpsilonTM)并被图案化进垂直NW柱的阵列中。栅极第一(GF)工艺与被引入以克服蚀刻背面布局依赖(底部隔离和栅极层)并获得更平滑的W栅极表面的替代方案一起使用。类似的HfO2/TiN/W栅极堆叠被用于所有器件。
ID-VG特性可解说针对控制JL器件的权衡：NW掺杂相对NW尺寸，其中更高的掺杂要求较小的NW以便能够完全关闭器件。在该研究中，LNWFET中的NW高(HNW)在约22nm处保持恒定，而NW宽(WNW)～2→25nm。对p型JL的VT、DIBL和SS的影响可以与具有类似NW尺寸的两个版本的IMGAA-NWFET进行比较。对于低掺杂的JL FET，ΔVT相对ΔWNW显示出较不明显的斜率，该斜率对于增加的NW掺杂变得更加陡峭。与IM FET相比，JL显示出优异的静电度(SS、DIBL)，前提是当其掺杂较高时NW尺寸保持足够小(WNW≤10nm)。这可能会影响ION和IOFF，其中n和p型JL相对IM NWFET的趋势相似：对于给定的NW尺寸，它们可显示出较低的IOFF；较高的掺杂可能有助于增加ION，但有意思的是只有较小的NW才能避免影响IOFF。比较器件LF噪声特性，N/PMOS均显示出JL相对IM NWFET的较低的归一化输入参考噪声谱密度值，指示存在较少的阱/缺陷。随着p型JL的NW掺杂减少，也观察到小的噪声降低，其中噪声源在这种情况下由于载流子数量波动或具有相关的迁移率波动的氧化物捕获而被标识。n型JL GAA-NWFET的VT失配性能随着增加的NW掺杂并且与IM GAA-NWFET相比可能会降级，但是对于较小的NW(WNW≤10nm)和PMOS，影响看起来更小。
从模拟的角度来看，fT值比较指示JL和IM NWFET(N/PMOS；相同布局)的相当的速度可被实现，其中较低的JL NW掺杂是有利的。p/n型JL器件对ID的频率依赖性的示例指示较小Lgate的fT、fmax增加以及通过布局优化的fmax的可能的提高。对于JL和IM器件，已经观察到类似的gm/ID相对ID特性，指示用于模拟目的的相当的电流效率，并符合器件的良好的静电特性。电压增益(AV)和gm相对ID也显示出不同的NWFET的总体类似的良好值，其中经较高掺杂的JL器件不管稍低的峰值gm而展现出略微改善的AV。
通过避免对精确结形成的需要的JL工艺简化对于供在垂直FET中使用也是特别有吸引力的。针对最优JL操作的权衡/旋钮在V/L NWFET中可能类似。TCAD结果证实了这些趋势中的一些：1)通过NW掺杂的VT调制对于较大的NW更为显著；2)对于经均匀掺杂的线，ION峰值在一定的NW掺杂浓度(随NW直径(dNW)变化并且对于较小的dNW而言更高)下出现；以及3)经高掺杂的S/D区域的引入对于RSD减少(因此经改进的ION)是合乎需要的，尤其对于较小的dNW而言。外延堆叠可被长成以解决后一点，同时具有供沟道中宽掺杂范围的选项。具有经均匀掺杂的线和经掺杂的衬底作为底部电极的经简化的VNWFET的ID-VG曲线已经显示出强调了具有不同NW掺杂的低IOFF、IG值(被适配成NW尺寸的掺杂条件)以及ΔVT。对具有更高的NW掺杂的宽范围的VNW阵列的良好的ID、IG控制可能对栅极漏电具有轻微的影响。对于dNW高达～50nm和Lgate～70nm的VNW阵列，报告了类似的良好控制。三个堆叠的外延层可以为VNWFET提供总体良好的静电度，其中三个堆叠的外延层在线中。经匹配的器件对的较大阵列可以显示较小的σ(ΔVT)值，其包括一些OPC和图案化布局依赖性贡献。最后，利用JL工艺简化(没有结形成)，图14如前所讨论的提出了使用具有相同类型的沟道掺杂(n/n或p/p)的两个垂直堆叠器件的SRAM单元设计，以使得例如6T-SRAM单元可堆叠在另一个6T-SRAM单元的顶部。它们可以共享VDD、VSS、BL和BLB，而对完整的12T-SRAM的访问可由两条分开的字线(WL)控制。一个优势在于相对于标准SRAM设计每位面积减少39％，伴随经简化的互连。堆叠JL器件的易用性也为其他SRAM设计开启了可能性，即探索其中的性能。
如上所讨论的示例性研究的对经比例缩放的JL相对IM侧向GAA-NWFET的全面评估强调了JL优异的静电度、低IOFF和降低的LF噪声，其中探索了相对尺寸的最优的NW摻杂。JL概念还在具有对宽范围的NW阵列的良好控制的垂直GAA-NWFET中被展示。JL表现为供与IM器件具有类似的速度和电压增益的模拟/RF的可行选项。它们的VT失配性能随着增加的NW掺杂而降级，但对于较小的NW(WNW≤10nm)和对于PMOS而言更少。最后，提出了一种基于堆叠的JL VNWFET的SRAM单元，以减少39％的每位SRAM面积。
前述是示例实施例的解说，而不应被解释为对其的限制。虽然已经描述了示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明概念的新颖示教和优点的情况下，在示例实施例中可以进行许多修改。因此，所有这样的修改旨在被包括在如权利要求中限定的本发明概念的范围内。因此，应当理解，前述是各种示例实施例的解说，并且不应被解释成局限于所公开的具体示例实施例，并且对所公开的示例实施例以及其他示例实施例的修改旨在被包括在所附权利要求的范围内。

Claims (21)

1.一种半导体器件，包括：
具有主表面的半导体衬底；
被形成在所述衬底上并且相对于所述主表面至少部分地沿垂直方向堆叠的第一存储器器件和第二存储器器件，
其中所述第一和第二存储器器件中的每一个均具有多个垂直晶体管，每个垂直晶体管是栅极全包围其中不具有PN结的无结场效应晶体管并且具有在所述垂直方向上延伸的垂直沟道，所述垂直沟道是垂直纳米线。
2.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件和所述第二存储器器件至少部分地对准。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述第一和第二存储器器件中的每一个均具有顶部电极和底部电极，所述半导体器件还包括被配置成同时用作所述第一存储器器件的顶部电极和所述第二存储器器件的底部电极的互连层。
4.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件的垂直晶体管和所述第二存储器器件的垂直晶体管共享公共垂直沟道。
5.根据权利要求1所述的半导体器件，其特征在于，包括两个不同的并且垂直分开的栅极层，其中第一栅极层被布置在所述第一存储器器件中，而第二栅极层被布置在所述第二存储器器件中。
6.根据权利要求5所述的半导体器件，其特征在于，其中所述第一栅极层和所述第二栅极层由互连层垂直地分开。
7.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件和所述第二存储器器件在物理上共享电源电压线(VDD，VSS)。
8.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件和所述第二存储器器件在物理上共享公共位线BL和互补位线BLB中的一条或两条。
9.根据权利要求8所述的半导体器件，其特征在于，其中所述位线和所述互补位线被布置在所述第一存储器器件和所述第二存储器器件之间的互连层中。
10.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件和所述第二存储器器件被适配成由被布置在所述第一存储器器件和所述第二存储器器件之间的互连层中的两条分开的字线WL控制。
11.根据权利要求1所述的半导体器件，其特征在于，其中所述第一存储器器件和所述第二存储器器件中的每一个均为静态随机存取存储器SRAM单元。
12.根据权利要求11所述的半导体器件，其特征在于，其中所述SRAM单元中的每一个均为六晶体管(6T)SRAM单元。
13.一种制造半导体器件的方法，所述方法包括：
提供具有主表面的半导体衬底；
形成包括在所述衬底上的多个垂直晶体管的第一存储器器件；以及
形成包括在所述衬底上的多个垂直晶体管的第二存储器器件，
其中所述第一存储器器件和所述第二存储器器件在与所述主表面相交的垂直方向上至少部分地堆叠在彼此之上，
其中所述第一和第二存储器器件中的每一个均具有多个垂直晶体管，每个垂直晶体管是栅极全包围其中不具有PN结的无结场效应晶体管并且具有在所述垂直方向上延伸的垂直沟道，所述垂直沟道是垂直纳米线。
14.根据权利要求13所述的方法，其特征在于，其中所述第一存储器器件的垂直晶体管和所述第二存储器器件的垂直晶体管彼此对准，以使得它们共享公共垂直沟道。
15.根据权利要求13所述的方法，其特征在于，还包括在所述第一存储器器件和所述第二存储器器件之间形成互连层。
16.根据权利要求15所述的方法，其特征在于，其中所述第一和第二存储器器件中的每一个均具有顶部电极和底部电极，其中所述互连层形成所述第一存储器器件的顶部电极和所述第二存储器器件的底部电极。
17.根据权利要求13所述的方法，其特征在于，其中相同的掩模被用于形成所述第一存储器器件的至少一个层以及所述第二存储器器件的至少一个层。
18.根据权利要求13所述的方法，其特征在于，还包括：
形成具有相反掺杂剂类型的垂直沟道，包括：
生长n型区，
生长p型区，以及
蚀刻所述n型区和所述p型区，以便分别形成n型沟道和p型沟道。
19.根据权利要求18所述的方法，其特征在于，其中形成所述垂直沟道包括外延生长所述n型区和所述p型区。
20.根据权利要求13所述的方法，其特征在于，其中形成所述第一存储器器件和所述第二存储器器件中的每一个的所述垂直晶体管包括形成垂直沟道，形成所述垂直沟道包括：
蚀刻所述半导体衬底以形成垂直的第一沟道，
蚀刻所述半导体衬底以形成垂直的第二沟道，
掺杂所述第一沟道以形成n型沟道，以及
掺杂所述第二沟道以形成p型沟道。
21.根据权利要求20所述的方法，其特征在于，其中掺杂所述第一沟道包括形成包括n型掺杂剂的第一氧化物并将所述n型掺杂剂扩散到所述第一沟道中，而掺杂所述第二沟道包括形成包括p型掺杂剂的第二氧化物并将所述p型掺杂剂扩散到所述第二沟道中。
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