JP6401977B2

JP6401977B2 - 半導体装置

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Publication number: JP6401977B2
Application number: JP2014176896A
Authority: JP
Inventors: 由幸小林; 大介松林
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2013-09-06
Filing date: 2014-09-01
Publication date: 2018-10-10
Anticipated expiration: 2034-09-01
Also published as: US20150069384A1; JP2015073090A; US9324876B2

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、または半導体装置の製造方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有している場合がある。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体膜を用いたトランジスタが特許文献１に開示されている。

また、酸化物半導体膜を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。

ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。

特開２００６−１６５５２８号公報特開２０１１−１２４３６０号公報特開２０１１−１３８９３４号公報特開２０１２−２５７１８７号公報

回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。

したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の悪化を抑制できる構成の半導体装置を提供することを目的の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、オン電流の悪化を低減した半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、特性の良い半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜の側面、第２の酸化物半導体膜の側面および第２の酸化物半導体膜の上面と接するソース電極およびドレイン電極と、第２の酸化物半導体膜、ソース電極およびドレイン電極上の第３の酸化物半導体膜と、第３の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第２の酸化物半導体膜のチャネル長方向の第１の長さからソース電極およびドレイン電極間のチャネル長方向の第２の長さを引いた第３の長さは、第２の長さの０．２倍以上２．０倍以下であることを特徴とする半導体装置である。

また、本発明の他の一態様は、絶縁表面上の第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜上の第３の酸化物半導体膜と、第１酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の側面、第３の酸化物半導体膜の上面と接するソース電極およびドレイン電極と、第３の酸化物半導体膜、ソース電極およびドレイン電極上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、第２の酸化物半導体膜のチャネル長方向の第１の長さからソース電極およびドレイン電極間のチャネル長方向の第２の長さを引いた第３の長さは、第２の長さの０．２倍以上２．０倍以下であることを特徴とする半導体装置である。

また、上記構成において、第３の長さは、３０ｎｍ以上６０ｎｍ以下であると好ましい。

また、上記構成において、第１の長さは、４０ｎｍ以下であると好ましい。

また、上記構成において、チャネル幅は、４０ｎｍ以下であると好ましい。

本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、オン電流の悪化を低減した半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

トランジスタを説明する上面図および断面図。図１（Ｂ）の拡大図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタの作製方法を説明する図。トランジスタの作製方法を説明する図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタを説明する上面図および断面図。トランジスタの作製方法を説明する図。トランジスタの作製方法を説明する図。本発明の一態様の半導体装置を用いたインバータを説明する図。半導体装置の一例を説明する等価回路図。実施の形態に係る、半導体装置の回路図。実施の形態に係る、半導体装置のブロック図。実施の形態に係る、記憶装置を説明する回路図。実施の形態に係る、電子機器。トランジスタの断面模式図。トランジスタのＩ_ｄ−Ｖ_ｇ特性を説明する図。トランジスタの各種特性値を説明する図。トランジスタの各種特性値を説明する図。トランジスタのＩ_ｄ−Ｖ_ｇ特性を説明する図。トランジスタの各種特性値を説明する図。トランジスタの各種特性値を説明する図。チャネル長方向における電流密度の分布を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。

図１（Ａ）乃至図１（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１（Ｃ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図１（Ａ）乃至図１（Ｃ）に示すトランジスタ４５０は、基板４００上の凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂと、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁膜４０２の酸化物半導体膜４０４ａと重ならない領域の上面、下地絶縁膜４０２の凸部の側面、酸化物半導体膜４０４ａの側面、酸化物半導体膜４０４ｂの側面および酸化物半導体膜４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ｃ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上で接し、酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。

また、図２に図１（Ｂ）の一部を拡大した図を示す。図中のＬ１は、ソース電極４０６ａおよびドレイン電極４０６ｂ間の長さを示しており、図中のＬ２は、酸化物半導体膜４０４ｂのチャネル長方向の長さを示している。なお、本実施の形態のように酸化物半導体膜がテーパー形状の場合、Ｌ２は酸化物半導体膜４０４ｂの一番長い箇所のチャネル長方向の長さとする。

なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１（Ａ）では、チャネル長は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図１（Ａ）では、チャネル幅は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

Ｌ２からＬ１を引いた長さ（以降、「Ｌ２−Ｌ１」と呼ぶ）が０に近いとゲート電極４１０に近い側の酸化物半導体膜４０４ｂには、電流を遮断できるが、ゲート電極４１０から遠い側（バックチャネル側）の酸化物半導体膜４０４ｂにはソース電極４０６ａおよびドレイン電極４０６ｂの影響によってゲート電極４１０の電界が抑制されるため電流が流れてしまう。一方、Ｌ２−Ｌ１を大きくしていくとソース電極４０６ａおよびドレイン電極４０６ｂはゲート電極４１０からある程度遠い位置にあるため酸化物半導体膜４０４ｂの酸化物半導体膜４０４ａ側までゲート電極４１０の電界が届き、酸化物半導体膜４０４ｂの全領域において電流を遮断することができる。

また、Ｌ２−Ｌ１はＬ１の０．２倍以上２．０倍以下であると好ましく、Ｌ１の０．５倍以上２．０倍以下であるとより好ましい。なお、ソース電極４０６ａと酸化物半導体膜４０４ｂが重畳する領域のチャネル長方向の長さＬ_ｓおよび、ドレイン電極４０６ｂと酸化物半導体膜４０４ｂが重畳する領域のチャネル長方向の長さＬ_ｄは等しいものとする。また、長さＬ_ｓと長さＬ_ｄが異なる場合、長さＬ_ｓまたは長さＬ_ｄはＬ１の０．１倍以上１．０倍以下であると好ましく、Ｌ１の０．２５倍以上１．０倍以下であるとより好ましい。この範囲にすることで、トランジスタの各種特性値はほとんど変化しなくなり、トランジスタの特性ばらつきを低減でき、高信頼性を確保することができる。

さらに、上記範囲において、Ｌ２−Ｌ１が３０ｎｍ以上６０ｎｍ以下であると好ましく、４０ｎｍ以上５０ｎｍ以下であるとさらに好ましい。

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体膜４０４ｂ上に形成されるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長（Ｌ１に相当）を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。

また、ゲート電極４１０の電界は、少なくとも酸化物半導体膜４０４ｂのチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜４０４ｂの全体を流れる。酸化物半導体膜４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。また、ゲート電極４１０が酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅には関与せず、チャネル幅を小さくすることができるため、高密度化（高集積化）を実現することができる。

基板４００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つが上記の他の素子と電気的に接続されていてもよい。

下地絶縁膜４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層膜４０４に酸素を供給する役割を担うことができる。したがって、下地絶縁膜４０２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、上述のように基板４００が他の素子が形成された基板である場合、下地絶縁膜４０２は、層間絶縁膜としての機能も有する。その場合、下地絶縁膜４０２の表面が平坦化されていてもよい。例えば、下地絶縁膜４０２にＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等で平坦化処理を行えばよい。

以下では、酸化物半導体膜について詳細に説明する。

酸化物半導体膜は、インジウムを含む酸化物である。酸化物半導体膜は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜は、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体膜は、亜鉛を含むと好ましい。酸化物半導体膜が亜鉛を含むと、例えば、酸化物半導体膜を結晶化しやすくなる。酸化物半導体膜の価電子帯上端のエネルギーは、例えば、亜鉛の原子数比によって制御できる。

ただし、酸化物半導体膜は、インジウムを含む酸化物に限定されない。酸化物半導体膜は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。

また、酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。酸化物半導体膜のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

なお、酸化物半導体膜をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。

酸化物半導体膜をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、などとすればよい。

酸化物半導体膜をスパッタリング法で成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。

以下では、酸化物半導体膜中における不純物の影響について説明する。なお、トランジスタの電気特性を安定にするためには、酸化物半導体膜中の不純物濃度を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜のキャリア密度は、１×１０^１７個／ｃｍ^３未満、１×１０^１５個／ｃｍ^３未満、または１×１０^１３個／ｃｍ^３未満とする。酸化物半導体膜中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。

例えば、酸化物半導体膜中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。そのため、酸化物半導体膜と下地絶縁膜との間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、酸化物半導体膜とゲート絶縁膜との間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体膜中に水素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜中に窒素が含まれると、キャリア密度を増大させてしまう場合がある。酸化物半導体膜の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜の水素濃度を低減するために、下地絶縁膜の水素濃度を低減すると好ましい。下地絶縁膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜の窒素濃度を低減するために、下地絶縁膜の窒素濃度を低減すると好ましい。下地絶縁膜の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜水素濃度を低減するために、ゲート絶縁膜の水素濃度を低減すると好ましい。ゲート絶縁膜の水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜の窒素濃度を低減するために、ゲート絶縁膜の窒素濃度を低減すると好ましい。ゲート絶縁膜の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

以下では、酸化物半導体膜４０４ｂに適用可能な酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ層は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有してもよい。

酸化物半導体膜４０４ｂは、ここまでの酸化物半導体膜についての記載を参酌する。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体膜である。酸化物半導体膜４０４ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃが構成されるため、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの界面、および酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの界面において、界面準位が形成されにくい。

なお、酸化物半導体膜４０４ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜４０４ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体膜４０４ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜４０４ｃは、酸化物半導体膜４０４ａと同種の酸化物を用いても構わない。

ここで、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの間には、酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂとの混合領域を有する場合がある。また、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの間には、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

酸化物半導体膜４０４ｂは、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜４０４ｂとして、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

このとき、ゲート電極４１０に電界を印加すると、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃのうち、電子親和力の大きい酸化物半導体膜４０４ｂにチャネルが形成される。

また、トランジスタのオン電流のためには、酸化物半導体膜４０４ｃの厚さは小さいほど好ましい。例えば、酸化物半導体膜４０４ｃは、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜４０４ｃは、チャネルの形成される酸化物半導体膜４０４ｂへ、ゲート絶縁膜４０８を構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体膜４０４ｃは、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜４０４ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。

また、信頼性を高めるためには、酸化物半導体膜４０４ａは厚く、酸化物半導体膜４０４ｃは薄いことが好ましい。具体的には、酸化物半導体膜４０４ａの厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とする。酸化物半導体膜４０４ａの厚さを、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、下地絶縁膜４０２と酸化物半導体膜４０４ａとの界面からチャネルの形成される酸化物半導体膜４０４ｂまでを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、酸化物半導体膜４０４ａの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。

例えば、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ａとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、酸化物半導体膜４０４ｂと酸化物半導体膜４０４ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

また、酸化物半導体膜４０４ｂの水素濃度を低減するために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの水素濃度を低減すると好ましい。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの水素濃度はＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体膜４０４ｂの窒素濃度を低減するために、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの窒素濃度を低減すると好ましい。酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

上述の３層構造は一例である。例えば、酸化物半導体膜４０４ａまたは酸化物半導体膜４０４ｃのない２層構造としても構わない。

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸化物半導体膜から酸素を引き抜く性質を有する導電膜を用いると好ましい。例えば、酸化物半導体膜から酸素を引き抜く性質を有する導電膜として、アルミニウム、チタン、クロム、ニッケル、モリブデン、タンタル、タングステンなどを含む導電膜が挙げられる。

酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜中の酸素が脱離し、酸化物半導体膜中に酸素欠損を形成する場合がある。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、酸化物半導体膜のソース電極またはドレイン電極と接触した近傍の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに水素が入りこみ、酸化物半導体膜がｎ型化する場合がある。したがって、ソース電極およびドレイン電極の作用により、酸化物半導体膜と、ソース電極またはドレイン電極と、が接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。

なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジスタを作製する場合、ｎ型化領域の形成によってソースードレイン間が短絡してしまうことがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極およびドレイン電極に酸化物半導体膜から適度に酸素を引き抜く性質を有する導電層を用いればよい。適度に酸素を引き抜く性質を有する導電膜としては、例えば、ニッケル、モリブデンまたはタングステンを含む導電膜などがある。

また、チャネル長がごく小さい（４０ｎｍ以下、または３０ｎｍ以下）トランジスタを作製する場合、ソース電極４０６ａおよびドレイン電極４０６ｂとして、酸化物半導体膜からほとんど酸素を引き抜くことのない導電膜を用いればよい。酸化物半導体膜からほとんど酸素を引き抜くことのない導電膜としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む導電膜などがある。なお、複数種の導電膜を積層しても構わない。

ゲート電極４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどから選ばれた一種以上を含む導電膜を用いればよい。

酸化物絶縁膜４１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁膜を用いることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体膜４０４ｂのチャネルが形成される領域を覆うように酸化物半導体膜４０４ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタの電界効果移動度を高くすることができる。

また、酸化物半導体膜を真性または実質的に真性とすると、酸化物半導体膜に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体膜に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体膜の全体的にゲート電界が印加させることとなり、電流は酸化物半導体膜のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

また、本発明の一態様のトランジスタは、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体膜４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体膜４０４ｂはゲート電極４１０の電界で電気的に取り囲まれた構造となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

また、図３に示すようなトランジスタ４６０を用いることもできる。図３（Ａ）乃至図３（Ｃ）は、トランジスタ４６０の上面図および断面図である。図３（Ａ）は上面図であり、図３（Ａ）に示す一点鎖線Ａ−Ｂの断面が図３（Ｂ）、一点鎖線Ｃ−Ｄの断面が図３（Ｃ）に相当する。なお、図３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図３に示すトランジスタ４６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、図３に示すようにゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。

また、図４に示すトランジスタ４７０を用いることもできる。図４（Ａ）乃至図４（Ｃ）は、トランジスタ４７０の上面図および断面図である。図４（Ａ）は上面図であり、図４（Ａ）に示す一点鎖線Ａ−Ｂの断面が図４（Ｂ）、一点鎖線Ｃ−Ｄの断面が図４（Ｃ）に相当する。なお、図４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４７０は、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。

酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂとなる酸化物半導体膜のエッチングの際に、下地絶縁膜４０２をエッチングさせないようにするには、酸化物半導体膜と下地絶縁膜４０２のエッチングでの選択比を大きくすればよい。

なお、図４に対して、図３と同様に、導電膜４０１を設けてもよい。

また、図５に示すトランジスタ４８０を用いることもできる。図５（Ａ）乃至図５（Ｃ）は、トランジスタ４８０の上面図および断面図である。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４８０は、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを形成するとき、エッチングにより、酸化物半導体膜４０４ａをすべてエッチングさせず、酸化物半導体膜４０４ａの形状が凸型になっている。

なお、図５に対して、図３と同様に、導電膜４０１を設けてもよい。

また、本実施の形態では、酸化物半導体膜４０４ｂを酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｃで挟んでいる構成を説明したがこれに限られず、酸化物半導体膜４０４ａを設けない構成としてもよい。または、さらに別の酸化物半導体膜を追加して設けてもよい。

また、電極や酸化物半導体膜の端部の形状が角ばっていてもよい。このような構成にするためには、レジストマスクやハードマスクを用いて膜を加工する際に、レジストマスクやハードマスクと加工する膜とのエッチングでの選択比を大きくすればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した図１に示すトランジスタ４５０の作製方法について、図６および図７を用いて説明する。

まず、基板４００上に下地絶縁膜４０２を形成する（図６（Ａ）参照）。

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

下地絶縁膜４０２は、スパッタリング法、化学気相堆積（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、有機金属化学気相堆積（ＭＯＣＶＤ：ＭｅｔａｌＯｒｇａｎｉｃＣＶＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ−ＥｎｈａｎｃｅｄＣＶＤ）法、分子線エピタキシー（ＭＢＥ：ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

次に、下地絶縁膜４０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁膜４０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化物半導体膜の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可能である。

次に、下地絶縁膜４０２に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

なお、基板４００の表面が絶縁体であり、後に設ける多層膜４０４への不純物拡散の影響が無い場合は、下地絶縁膜４０２を設けない構成とすることができる。

次に、下地絶縁膜４０２上に酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをスパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図６（Ｂ）参照）。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また、図示するように下地絶縁膜４０２を適度にエッチングしてもよい。下地絶縁膜４０２を適度にエッチングすることで、後に形成するゲート電極４１０で多層膜４０４を覆いやすくすることができる。

なお、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂを島状に形成する際に、まず、酸化物半導体膜４０４ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する場合がある。これに伴い、酸化物半導体膜４０４ｂの形状も端部が丸みを帯び、曲面を有する場合がある。このような構成になることで、酸化物半導体膜４０４ｂ上に形成される、ゲート絶縁膜４０８、ゲート電極４１０、酸化物絶縁膜４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、を含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性な酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。

酸化物半導体膜４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜４０４ｂの結晶性を高め、さらに下地絶縁膜４０２から水素や水などの不純物を除去することができる。

次に、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電膜４０５を形成する（図６（Ｃ）参照）。第１の導電膜４０５は、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

次に、第１の導電膜４０５を分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図７（Ａ）参照）。なお、第１の導電膜４０５をエッチングする際、ソース電極４０６ａおよびドレイン電極４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、第１の導電膜４０５をエッチングする際、下地絶縁膜４０２のＣ−Ｄ方向の方がＡ−Ｂ方向よりエッチングされていてもよい。

次に、酸化物半導体膜４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体膜４０４ｃを成膜する。

なお、酸化物半導体膜４０４ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体膜４０４ｃから水素や水などの不純物を除去することができる。また、酸化物半導体膜４０４ａおよび酸化物半導体膜４０４ｂから、さらに水素や水などの不純物を除去することができる。

次に、酸化物半導体膜４０４ｃ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、ゲート絶縁膜４０８を形成し、ゲート絶縁膜４０８上にゲート電極４１０を形成する（図７（Ｂ）参照）。なお、ゲート電極４１０の電界は、酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上に酸化物絶縁膜４１２を形成する（図７（Ｃ）参照）。酸化物絶縁膜４１２は、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、酸化物半導体膜４０４ｂの酸素欠損を低減することができる場合がある。

以上の工程で、図１に示すトランジスタ４５０を作製することができる。

（実施の形態３）
本実施の形態では、先の実施の形態で説明したトランジスタとは異なる構造のトランジスタについて説明する。

図８（Ａ）乃至図８（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図８（Ａ）乃至図８（Ｃ）に示すトランジスタ５５０は、基板４００上の凸部を有する下地絶縁膜４０２と、下地絶縁膜４０２の凸部上の酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃと、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃの側面および酸化物半導体膜４０４ｃの上面と接するソース電極４０６ａおよびドレイン電極４０６ｂと、酸化物半導体膜４０４ｃ、ソース電極４０６ａおよびドレイン電極４０６ｂ上のゲート絶縁膜４０８と、ゲート絶縁膜４０８上で接し、酸化物半導体膜４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁膜４１２と、を有する。また、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、および酸化物半導体膜４０４ｃを総称して多層膜４０４と呼称する。

また、実施の形態１のように酸化物半導体膜４０４ｂのチャネル長方向の長さ（実施の形態１のＬ２に相当）からソース電極４０６ａおよびドレイン電極４０６ｂ間の長さ（実施の形態１のＬ１に相当）を引いた長さは、ソース電極４０６ａおよびドレイン電極４０６ｂ間の長さの０．２倍以上２．０倍以下であると好ましく、ソース電極４０６ａおよびドレイン電極４０６ｂ間の長さの０．５倍以上２．０倍以下であるとより好ましい。この範囲にすることで、トランジスタの各種特性値はほとんど変化しなくなり、トランジスタの特性ばらつきを低減でき、高信頼性を確保することができる。

さらに、上記範囲において、酸化物半導体膜４０４ｂのチャネル長方向の長さからソース電極４０６ａおよびドレイン電極４０６ｂ間の長さを引いた長さが３０ｎｍ以上６０ｎｍ以下であると好ましく、４０ｎｍ以上５０ｎｍ以下であるとより好ましい。

なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図８（Ａ）では、チャネル長は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、ソースまたはドレインの幅をいう。すなわち、図８（Ａ）では、チャネル幅は、酸化物半導体膜４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａまたはドレイン電極４０６ｂの幅をいう。

トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体膜等を加工すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体膜４０４ｂ上に形成されるゲート絶縁膜４０８、ゲート電極４１０および酸化物絶縁膜４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。

また、ゲート電極４１０の電界は、酸化物半導体膜４０４ｂを電気的に取り囲み、オン電流が高められる。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体膜４０４ｂの全体を流れる。酸化物半導体膜４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体膜４０４ｂを厚くすると、オン電流を向上させることができる。また、ゲート電極４１０が酸化物半導体膜４０４ａと酸化物半導体膜４０４ｂの界面より下地絶縁膜４０２側まで延伸していてもチャネル幅には関与せず、チャネル幅を小さくすることができるため、高密度化（高集積化）を実現することができる。

また、図９に示すようなトランジスタ５６０を用いることもできる。図９（Ａ）乃至図９（Ｃ）は、トランジスタ５６０の上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図９に示すトランジスタ５６０は、下地絶縁膜４０２と基板４００との間に導電膜４０１を備えている。当該導電膜４０１を第２のゲート電極として用いることで、さらなるオン電流の増加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、例えば、図９に示すようにゲート電極４１０と導電膜４０１を電気的に接続して同電位とし、デュアルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、ゲート電極４１０と導電膜４０１が電気的に接続しないようにし、ゲート電極４１０とは異なる定電位を導電膜４０１に供給すればよい。

また、図１０に示すトランジスタ５７０を用いることもできる。図１０（Ａ）乃至図１０（Ｃ）は、トランジスタ５７０の上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１０（Ｃ）に相当する。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ５７０は、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃを形成するとき、下地絶縁膜４０２のオーバーエッチングがなく、下地絶縁膜４０２がエッチングされていない形状となっている。

なお、図１０に対して、図９と同様に、導電膜４０１を設けてもよい。

また、図１１に示すトランジスタ５８０を用いることもできる。図１１（Ａ）乃至図１１（Ｃ）は、トランジスタ５８０の上面図および断面図である。図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１１（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１１（Ｃ）に相当する。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ５８０は、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃを形成するとき、エッチングにより、酸化物半導体膜４０４ａをすべてエッチングさせず、酸化物半導体膜４０４ａの形状が凸型になっている。

なお、図１１に対して、図９と同様に、導電膜４０１を設けてもよい。

（実施の形態４）
本実施の形態では、実施の形態３で説明した図８に示すトランジスタ５５０の作製方法について、図１２および図１３を用いて説明する。

まず、基板４００上に下地絶縁膜４０２を形成する（図１２（Ａ）参照）。下地絶縁膜４０２の材料および作製方法は、先の実施の形態を参酌することができる。

次に、下地絶縁膜４０２上に酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃを形成する（図１２（Ｂ）参照）。酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂ、酸化物半導体膜４０４ｃの材料および作製方法は、先の実施の形態を参酌することができる。

次に、酸化物半導体膜４０４ａ、酸化物半導体膜４０４ｂおよび酸化物半導体膜４０４ｃ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電膜４０５を形成する（図１２（Ｃ）参照）。第１の導電膜４０５の材料および作製方法は、先の実施の形態を参酌することができる。

次に、第１の導電膜４０５を分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１３（Ａ）参照）。なお、第１の導電膜４０５をエッチングする際、ソース電極４０６ａおよびドレイン電極４０６ｂの端部が丸みを帯びる（曲面を有する）場合がある。また、第１の導電膜４０５をエッチングする際、下地絶縁膜４０２のＣ−Ｄ方向の方がＡ−Ｂ方向よりエッチングされていてもよい。

次に、第３の酸化物半導体膜４０４ｃ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、ゲート絶縁膜４０８を形成し、ゲート絶縁膜４０８上にゲート電極４１０を形成する（図１３（Ｂ）参照）。なお、ゲート電極４１０の電界は、第２の酸化物半導体膜４０４ｂを電気的に取り囲むように形成される。ゲート絶縁膜４０８およびゲート電極４１０の材料および作製方法は、先の実施の形態を参酌することができる。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上に酸化物絶縁膜４１２を形成する（図１３（Ｃ）参照）。酸化物絶縁膜４１２の材料および作製方法は、先の実施の形態を参酌することができる。

以上の工程で、図８に示すトランジスタ５５０を作製することができる。

（実施の形態５）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。

図１４（Ａ）、図１４（Ｂ）に半導体装置の回路図を、図１４（Ｃ）、図１４（Ｄ）に半導体装置の断面図をそれぞれ示す。図１４（Ｃ）、図１４（Ｄ）はそれぞれ、左側にトランジスタ５５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また、回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

図１４（Ｃ）、図１４（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態１で例示したトランジスタ４５０を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態１および実施の形態３に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１４（Ａ）、図１４（Ｃ）、図１４（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、ＣＭＯＳ回路の構成例について示している。

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。

図１４（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１を介してトランジスタ５５０が設けられている。また、トランジスタ２２００とトランジスタ５５０の間には複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ５５０を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電膜を加工して形成された配線２２０６と、が設けられている。

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

図１４（Ｃ）では、トランジスタ５５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ５５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。

図１４（Ｄ）に示す構成では、トランジスタ５５０のゲート絶縁膜にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ５５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図１４（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。

ここで、図１４（Ｃ）、図１４（Ｄ）に示す構成において、トランジスタ５５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図１４（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。

また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。

図１５に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体層と、高抵抗な（ｉ型の導電型を有する）半導体層と、ｎ型の導電型を有する半導体層を積層するｐｉｎ型のフォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。

なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図１５では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体膜をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体膜を用いたトランジスタであると、酸化物半導体膜上に形成される膜の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図１５で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。

（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。

図１６に半導体装置の回路図を示す。

図１６に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１または実施の形態３で説明したトランジスタを用いることができる。

トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

図１６において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図１６に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。

（実施の形態７）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図１７は、実施の形態１または実施の形態３で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図１７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（ＢｕｓＩ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭＩ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図１７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図１７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図１８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。

ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。

トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図１８では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。

なお、図１８では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

図１８におけるトランジスタ７０９は、実施の形態１で説明したトランジスタを用いることができる。また、第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔ（ゲート電圧が０Ｖ時のドレイン電流）をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。

また、図１８において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図１８における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様の半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。

また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）等のＬＳＩ、ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。

図１９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１９（Ｂ）は携帯データ端末であり、第１の筐体９１１、第２の筐体９１２、第１の表示部９１３、第２の表示部９１４、接続部９１５、操作キー９１６等を有する。第１の表示部９１３は第１の筐体９１１に設けられており、第２の表示部９１４は第２の筐体９１２に設けられている。そして、第１の筐体９１１と第２の筐体９１２とは、接続部９１５により接続されており、第１の筐体９１１と第２の筐体９１２の間の角度は、接続部９１５により変更が可能である。第１の表示部９１３における映像を、接続部９１５における第１の筐体９１１と第２の筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１の表示部９１３および第２の表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図１９（Ｅ）はビデオカメラであり、第１の筐体９４１、第２の筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１の筐体９４１に設けられており、表示部９４３は第２の筐体９４２に設けられている。そして、第１の筐体９４１と第２の筐体９４２とは、接続部９４６により接続されており、第１の筐体９４１と第２の筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１の筐体９４１と第２の筐体９４２との間の角度に従って切り替える構成としても良い。

図１９（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

本実施例では、酸化物半導体膜のチャネル長方向の長さが特性に与える影響について、計算を行い、評価した。

まず、トランジスタの構造について説明する。

図２０（Ａ）は、トランジスタのチャネル長方向の断面図である。図中のＬ１は、ソース電極４０６ａおよびドレイン電極４０６ｂ間の長さを示しており、図中のＬ２は、酸化物半導体膜４０４ｂのチャネル長方向の長さを示している。また、ソース電極４０６ａおよびドレイン電極４０６ｂに接するｎ型領域（低抵抗領域４３０ａ、４３０ｂともいう）がソース電極４０６ａおよびドレイン電極４０６ｂから１ｎｍのところまで設けられている。図２０（Ｂ）は、トランジスタのチャネル幅方向の断面図である。図中のＷは、チャネル幅を示しており、図中のＨは、酸化物半導体膜４０４ｂの底面とゲート電極４１０の底面の間の長さ（ひさし長さともいう）を示している。なお、ソース電極４０６ａと酸化物半導体膜４０４ｂが重畳する領域のチャネル長方向の長さＬ_ｓおよび、ドレイン電極４０６ｂと酸化物半導体膜４０４ｂが重畳する領域のチャネル長方向の長さＬ_ｄは等しいものとする。つまり、Ｌ_ｓとＬ_ｄは、（Ｌ２−Ｌ１）／２となる。

次に、計算条件について説明する。

計算には、ｓｙｎｏｐｓｙｓのＳｅｎｔａｕｒｕｓを用い、表１に示す条件にて計算を行った。

表中、ＧＩはゲート絶縁膜４０８を表し、Ｓ３は酸化物半導体膜４０４ｃを表し、Ｓ２は酸化物半導体膜４０４ｂを表し、Ｓ１は酸化物半導体膜４０４ａを表し、ＧＥはゲート電極４１０を表し、Ｓ／Ｄはソース電極４０６ａおよびドレイン電極４０６ｂを表す。

まず、Ｌ１＝４０ｎｍについて、Ｌ２は４０ｎｍから８０ｎｍまでは１０ｎｍ刻み、８０ｎｍから１６０ｎｍまでは４０ｎｍ刻みに振っている。Ｌ２−Ｌ１を条件振りしたトランジスタのＩ_ｄ−Ｖ_ｇ特性について図２１に示す。なお、ドレイン電圧（Ｖ_ｄ：［Ｖ］）が１ＶときのＩ_ｄ−Ｖ_ｇ特性を図２１（Ａ）、０．１ＶのときのＩ_ｄ−Ｖ_ｇ特性を図２１（Ｂ）に示す。また、図中の矢印は、矢印の根本から矢印の先に向かうにつれてＬ２−Ｌ１が長くなることを表している。

図２１より、Ｌ２−Ｌ１が長くなるにつれて、オフ電流が低下し、Ｓ値が改善していることが分かった。

また、図２２および図２３に図２１のＩ_ｄ−Ｖ_ｇ特性から求めたトランジスタの各種特性値を示す。

図２２（Ａ）は、Ｌ２−Ｌ１としきい値電圧Ｖｔｈの関係を示すグラフであり、図２２（Ｂ）は、Ｌ２−Ｌ１とオン電流Ｉｏｎの関係を示すグラフであり、図２２（Ｃ）は、Ｌ２−Ｌ１とＤＩＢＬ（Ｄｒａｉｎ−ＩｎｄｕｃｅｄＢａｒｒｉｅｒＬｏｗｅｒｉｎｇ）の関係を示すグラフである。また、図２３（Ａ）は、Ｌ２−Ｌ１とＳｈｉｆｔ値の関係を示すグラフであり、図２３（Ｂ）は、Ｌ２−Ｌ１と移動度μＦＥの関係を示すグラフであり、図２３（Ｃ）は、Ｌ２−Ｌ１とＳ値の関係を示すグラフである。なお、ドレイン電流が１．０×１０^−１２Ａのときのゲート電圧の値をＳｈｉｆｔ値と定義する。

図２２および図２３より、トランジスタの各種特性値は、Ｌ２−Ｌ１が４０ｎｍまでは変化することが確認できた。また、Ｌ２−Ｌ１が４０ｎｍ以上では、トランジスタの各種特性値はほとんど変化しないことが確認できた。また、トランジスタの特性ばらつきを考慮すると、Ｌ２−Ｌ１は、Ｌ１の０．２倍以上２．０倍以下であると好ましく、Ｌ１の０．５倍以上２．０倍以下であるとより好ましい、また、３０ｎｍ以上６０ｎｍ以下であると好ましく、４０ｎｍ以上５０ｎｍ以下であるとより好ましいことが確認できた。

次に、Ｌ１＝１２０ｎｍについて、Ｌ２は１２０ｎｍから１６０ｎｍまでは１０ｎｍ刻み、１６０ｎｍから２４０ｎｍまでは４０ｎｍ刻みに振っている。Ｌ２−Ｌ１におけるＩ_ｄ−Ｖ_ｇ特性について図２４に示す。なお、ドレイン電圧（Ｖ_ｄ：［Ｖ］）が１ＶときのＩ_ｄ−Ｖ_ｇ特性を図２４（Ａ）、１ＶのときのＩ_ｄ−Ｖ_ｇ特性を図２４（Ｂ）に示す。

図２４より、Ｌ２−Ｌ１が変化してもＳ値やオン電流はあまり変化しないことが分かった。

また、図２５および図２６に図２４のＩ_ｄ−Ｖ_ｇ特性から求めたトランジスタの各種特性値を示す。

図２５（Ａ）は、Ｌ２−Ｌ１としきい値電圧Ｖｔｈの関係を示すグラフであり、図２５（Ｂ）は、Ｌ２−Ｌ１とオン電流Ｉｏｎの関係を示すグラフであり、図２５（Ｃ）は、Ｌ２−Ｌ１とＤＩＢＬの関係を示すグラフである。また、図２６（Ａ）は、Ｌ２−Ｌ１とＳｈｉｆｔ値の関係を示すグラフであり、図２６（Ｂ）は、Ｌ２−Ｌ１と移動度μＦＥの関係を示すグラフであり、図２６（Ｃ）は、Ｌ２−Ｌ１とＳ値の関係を示すグラフである。

図２５および図２６より、トランジスタの各種特性値は、Ｌ２−Ｌ１が４０ｎｍまでは変化することが確認できた。また、Ｌ２−Ｌ１が４０ｎｍ以上では、トランジスタの各種特性値はほとんど変化しないことが確認できた。また、トランジスタの特性ばらつきを考慮すると、Ｌ２−Ｌ１は、Ｌ１の０．２倍以上２．０倍以下であると好ましく、Ｌ１の０．５倍以上２．０倍以下であるとより好ましい、また、３０ｎｍ以上６０ｎｍ以下であると好ましく、４０ｎｍ以上５０ｎｍ以下であるとより好ましいことが確認できた。

Ｉ_ｄ−Ｖ_ｇ特性がＬ２−Ｌ１が４０ｎｍまでは変化し、Ｌ２−Ｌ１が４０ｎｍ以上ではほとんど変化しない理由として、ゲート電圧で生じる酸化物半導体膜への電界の深さが影響していると考えられる。図２７に示すトランジスタを用いて説明する。

図２７（Ａ）は、Ｌ１＝Ｌ２＝４０ｎｍでＶ_ｄ＝１Ｖ、Ｖ_ｇ＝−３Ｖにおけるチャネル長方向の酸化物半導体膜４０４ｂの電流密度Ｊの分布［Ａ／ｃｍ^２］であり、図２７（Ｂ）は、Ｌ１＝４０ｎｍ、Ｌ２＝８０ｎｍでＶ_ｄ＝１Ｖ、Ｖ_ｇ＝−３Ｖにおけるチャネル長方向の酸化物半導体膜４０４ｂの電流密度Ｊの分布［Ａ／ｃｍ^２］である。電流密度Ｊは、図２７（Ａ）、図２７（Ｂ）中で対数的に示されている。電流密度Ｊが隣接する太線の電流密度Ｊより１００倍大きく、または、小さくなるときに、太線が引かれる。なお、図中の矢印は電流のベクトルを表している。

図２７（Ａ）では、ゲート電極４１０に印加した−３Ｖによりゲート電極に近い側は、１Ｅ−２［Ａ／ｃｍ^２］以下まで電流を遮断している。しかし、ゲート電極４１０から遠い部分（バックチャネル側）は、チャネル長方向の酸化物半導体膜４０４ｂの側面のソース電極４０６ａおよびドレイン電極４０６ｂの影響を受けて、電界が抑制されるためゲート電極４１０の負電位が十分に届かず、１Ｅ２［Ａ／ｃｍ^２］以上の電流が流れてしまっている。

一方、図２７（Ｂ）では、チャネル長方向の酸化物半導体膜４０４ｂの側面のソース電極４０６ａおよびドレイン電極４０６ｂはゲート電極４１０からある程度遠い位置にあるため、負電位が酸化物半導体膜４０４ｂの酸化物半導体膜４０４ａ側まで届き、酸化物半導体膜４０４ｂの全領域で電流密度Ｊは、１Ｅ−２［Ａ／ｃｍ^２］以下となっている。

つまり、Ｌ２が短くなると（Ｌ２−Ｌ１が短くなると）バックチャネル側の電流が増加するため、オン電流が増加すると共に、オフ電流も増加してしまう。その結果、Ｓ値も大きくなる。一方、Ｌ２が長くなると（Ｌ２−Ｌ１が長くなると）オン電流は低下するが、バックチャネル側のリーク電流も低下するためＳ値は小さくなる。本実施例では、Ｌ２−Ｌ１が４０ｎｍ以上になると、ゲート電極４１０の電界の影響はほとんど変化せず、各種特性値は飽和することが分かった。

４００基板
４０１導電膜
４０２下地絶縁膜
４０４多層膜
４０４ａ酸化物半導体膜
４０４ｂ酸化物半導体膜
４０４ｃ酸化物半導体膜
４０５第１の導電膜
４０６ａソース電極
４０６ｂドレイン電極
４０８ゲート絶縁膜
４１０ゲート電極
４１２酸化物絶縁膜
４５０トランジスタ
４６０トランジスタ
４７０トランジスタ
４８０トランジスタ
５５０トランジスタ
５６０トランジスタ
５７０トランジスタ
５８０トランジスタ
６０２フォトダイオード
６４０トランジスタ
６５６トランジスタ
６５８フォトダイオードリセット信号線
６５９ゲート信号線
６７２フォトセンサ基準信号線
７００記憶素子
７０１回路
７０２回路
７０３スイッチ
７０４スイッチ
７０６論理素子
７０７容量素子
７０８容量素子
７０９トランジスタ
７１０トランジスタ
７１３トランジスタ
７１４トランジスタ
７２０回路
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロフォン
９０６スピーカー
９０７操作キー
９０８スタイラス
９１１第１の筐体
９１２第２の筐体
９１３表示部
９１４表示部
９１５接続部
９１６操作キー
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４１第１の筐体
９４２第２の筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト
１１８９ＲＯＭインターフェース
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
２２００トランジスタ
２２０１絶縁膜
２２０２配線
２２０３プラグ
２２０４絶縁膜
２２０５配線
２２０６配線
３００１第１の配線
３００２第２の配線
３００３配線
３００４配線
３００５配線
３２００トランジスタ
３３００トランジスタ
３４００容量素子

Claims

絶縁表面上の第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記第２の酸化物半導体膜上のソース電極およびドレイン電極と、
前記第２の酸化物半導体膜、前記ソース電極および前記ドレイン電極上の第３の酸化物半導体膜と、
前記第３の酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、を有し、
前記ゲート電極は、チャネル幅方向の断面において、前記第２の酸化物半導体膜の上面および側面に面しており、
前記第３の酸化物半導体膜は、チャネル幅方向の断面において、前記第１の酸化物半導体膜の側面、前記第２の酸化物半導体膜の側面および前記第２の酸化物半導体膜の上面と接しており、
前記第２の酸化物半導体膜のチャネル長方向の第１の長さから前記ソース電極および前記ドレイン電極間のチャネル長方向の第２の長さを引いた第３の長さは、前記第２の長さの０．２倍以上であることを特徴とする半導体装置。
請求項１において、
前記第３の長さは、３０ｎｍ以上６０ｎｍ以下であることを特徴とする半導体装置。
請求項１または請求項２において、
前記第２の長さは、４０ｎｍ以下であることを特徴とする半導体装置。
請求項１乃至請求項３のいずれか一において、
チャネル幅は、４０ｎｍ以下であることを特徴とする半導体装置。
請求項１乃至請求項４のいずれか一において、
前記第３の酸化物半導体膜の厚さは、１０ｎｍ未満であることを特徴とする半導体装置。