CN115084028A - 半导体装置的制造方法 - Google Patents

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CN
China
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layer
source
drain
gate
epitaxial
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CN202210523134.6A
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林士豪
连崇德
杨智铨
许智育
李明轩
苏信文
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法，包括在装置类型区中提供从基板延伸的鳍片，且鳍片包括多个半导体通道层。在一些实施例中，上述方法包括在鳍片上形成栅极结构。之后，在一些范例中，上述方法包括移除多个半导体通道层的邻近栅极结构的源极/漏极区内的一部分以在源极/漏极区中形成沟槽。在一些情况中，上述方法更包括在形成沟槽之后，沿着沟槽的侧壁表面在源极/漏极区内沉积粘着层。在各种实施例中，且在沉积粘着层之后，上述方法更包括沿着沟槽的侧壁表面在粘着层上外延成长连续的第一源极/漏极层。

Description

半导体装置的制造方法
技术领域
本公开是关于半导体装置，特别是关于一种包含粘着层的半导体装置。
背景技术
电子产业经历了对更小且更快的电子装置的不断增长的需求，这些电子装置同时能够支持更多数量的日益复杂且精密的功能。因此，在半导体产业中存在制造低成本、高性能、且低功率的集成电路(integrated circuits，ICs)的持续趋势。迄今为止，这些目标大部分已借由微缩化半导体集成电路尺寸(例如，最小部件尺寸)并借此改善生产效率且降低相关成本来达成。然而，这样的微缩化也增加了半导体制造过程的复杂度。因此，实现半导体集成电路及装置的持续进步需要半导体制造过程及技术的类似进步。
最近，为了借由增加栅极－通道耦合、降低截止状态电流、并减少短通道效应(short-channel effects，SCEs)以改善栅极控制，已经引入了多栅极装置。一个已引入的这样的多栅极装置为鳍式场效晶体管(fin field-effect transistor，FinFET)。鳍式场效晶体管得名于从基板延伸且形成于基板上的鳍状结构，且鳍状结构是用于形成场效晶体管通道。部分引入以解决与鳍式场效晶体管相关的性能挑战的另一个多栅极装置为全绕式栅极(gate-all-around，GAA)晶体管。GAA晶体管得名于完全围绕通道延伸的栅极结构，且提供了比鳍式场效晶体管更好的静电控制。鳍式场效晶体管及GAA晶体管与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程相容，且它们的三维结构允许它们在维持栅极控制与减轻SCEs的同时积极微缩化。
通常，举例而言，在鳍式场效晶体管不再能够达到性能要求的情况下，可以实施GAA晶体管。然而，尽管具有许多理想的特征，因为半导体集成电路尺寸的不断微缩化，GAA晶体管的制造持续面对挑战。
因此，现有的技术并未在所有方面都完全令人满意。
发明内容
一种半导体装置的制造方法，包括：提供从基板延伸的鳍片，其中鳍片包括多个半导体通道层；在鳍片上形成栅极结构；移除半导体通道层的邻近栅极结构的源极/漏极区内的一部分以在源极/漏极区中形成沟槽；在形成沟槽之后，沿着沟槽的侧壁表面在源极/漏极区内沉积粘着层；以及在沉积粘着层之后，沿着沟槽的侧壁表面在粘着层上外延成长连续的第一源极/漏极层。
一种半导体装置的制造方法，包括：在第一装置区中提供第一鳍片且在邻近第一装置区的第二装置区中提供第二鳍片；在第一鳍片上形成第一虚置栅极且在第二鳍片上形成第二虚置栅极；在第一虚置栅极、第二虚置栅极、邻近第一虚置栅极的第一源极/漏极区、及邻近第二虚置栅极的第二源极/漏极区上沉积间隔层；从第一源极/漏极区移除间隔层且在第一源极/漏极区中蚀刻第一鳍片以形成第一沟槽；在形成第一沟槽之后，沿着第一沟槽的第一侧壁在第一源极/漏极区内沉积二硼烷基材料；以及在沉积二硼烷基材料之后，在第一源极/漏极区内以及沿着第一沟槽的第一侧壁沉积的二硼烷基材料上形成第一源极/漏极部件。
一种半导体装置，包括：第一栅极结构，形成于基板的第一区中的第一鳍片上以及邻近第一栅极结构的第一源极/漏极部件上；以及第二栅极结构，形成于基板的第二区中的第二鳍片上以及邻近第二栅极结构的第二源极/漏极部件上；其中第一鳍片包括被多个第一内间隔物插入的多个第一半导体通道层，第一半导体通道层及第一内间隔物共同定义第一侧壁表面；其中第二鳍片包括被多个第二内间隔物插入的多个第二半导体通道层，第二半导体通道层及第二内间隔物共同定义第二侧壁表面；其中第一连续的粘着层介于各个第一源极/漏极部件与第一侧壁表面之间，且与各个第一源极/漏极部件及第一侧壁表面接触；以及其中第二连续的粘着层介于各个第二源极/漏极部件与第二侧壁表面之间，且与各个第二源极/漏极部件及第二侧壁表面接触。
附图说明
以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1是根据一些实施例，提供多栅极装置的简化的由上而下的(top-down)布局图(layout view)；
图2是根据本公开的一或多个面向的半导体装置300的制造方法的流程图；
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、及图13A是根据一些实施例，提供半导体装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图；
图3B/3C、图4B/4C、图5B/5C、图6B/6C、图7B/7C、图8B/8C、图9B/9C、图10B/10C、及图13B/13C是根据一些实施例，提供半导体装置300的一个实施例沿着与由图1的截面AA’定义的平面实质上平行的平面的剖面图；
图11A及图12是根据一些实施例，提供图6C及图9B的截面的视图；
图11B/11C/11D是根据一些实施例，提供图11A的装置300的一部分的放大图；以及
图14是根据本公开的各种面向，提供SRAM单元的例示性电路图，其能够在SRAM阵列的存储器单元中实施。
其中，附图标记说明如下：
100：多栅极装置
104：鳍片元件(鳍片)
105，107：源极/漏极区
108：栅极结构
200：方法
202，204，206，208，210，212，214，216，218，220：步骤300：半导体装置(装置)
302：基板
302A：基板部
304：鳍片
305：P型装置区
307：N型装置区
308，310：膜层(外延层)
309，311：栅极堆叠
312：浅沟槽隔离(STI)部件
313：电极层
314，316：硬遮罩层
402，402A，402B：间隔层
702，1502：沟槽
1102：内间隔物
1104，1904：前驱气体
1106，1906，AA’，BB’：截面
1202，2002：源极/漏极部件
1310，1902：氮化物层
2102：吸附的前驱材料
2104：粘着层
2106，2108，2208：源极/漏极层
2202：第一源极/漏极层
2204：第二源极/漏极层
2206：硅化物
2400：SRAM单元
2410，2420：反向器
BL，BLB：位元线
Icell：单元电流
L0，L1，L2：膜层
PD-1，PD-2：下拉晶体管
PG-1，PG-2：传送闸晶体管
PU-1，PU-2：上拉晶体管
SN，SNB：存储节点
Vdd，Vss：电源电压
WL：字元线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如「在……之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
也应注意的是，本公开是以多栅极晶体管的形式呈现实施例。多栅极晶体管包括在通道区的至少两侧上形成栅极结构的那些晶体管。这些多栅极装置可以包括P型金属氧化物半导体装置或N型金属氧化物半导体多栅极装置。由于鳍状结构，特定的范例可以在此被呈现并称为鳍式场效晶体管。在此也呈现了被称为全绕式栅极(gate-all-around，GAA)晶体管的类型的多栅极晶体管的实施例。GAA晶体管包括其栅极结构或部分的栅极结构形成于通道区的4侧上(例如，环绕通道区的一部分)的任何装置。在此呈现的装置也包括具有设置于半导体通道层中的通道区的实施例。在各种实施例中，半导体通道层可以包括纳米片通道、纳米线通道、棒状通道、及/或其他适合的通道配置。在此呈现的是可以具有与单一、连续的栅极结构相关联的一或多个通道区(例如半导体通道层)的装置的实施例。然而，通常知识者将理解上述教示能够适用于单一的通道(例如，单一的半导体通道层)或任何数目的通道。通常知识者可以理解可以受益于本公开的面向的半导体装置的其他范例。
在各种范例中，GAA源极/漏极部件可以使用多个膜层来形成，且上述膜层可以包括多个外延成长的膜层。在一些情况中，第一源极/漏极层可以包括低掺杂(lower-doped)层以防止往外扩散(out-diffusion)及/或抑制漏电流，且第二源极/漏极层可以包括高掺杂(higher-doped)层以降低源极/漏极接触电阻。在GAA源极/漏极层的外延成长时，第一源极/漏极层可能无法在源极/漏极区内形成连续的膜层。作为一个范例，常用于含硅材料(例如，SiGe、SiP等)的外延成长的硅烷(SiH4)在硅(Si)表面上具有比在氮化硅(SiN)表面上更高的成核速率。如此一来，相较于相邻的SiN内间隔层表面，在GAA装置中使用硅烷来成长的源极/漏极层(例如，第一源极/漏极层)将优先成长于Si通道层表面上，导致源极/漏极层为不连续的。源极/漏极层的不连续可以替代地被描述为外延合并(epitaxial merge)问题，因为成长于邻近的Si通道层上的外延层无法与彼此合并。在各种情况中，源极/漏极层的不连续可能会劣化GAA装置的短通道控制并导致次临界漏电(sub-threshold leakage)、接面漏电、以及增加的寄生电容。此外，当使用这样的GAA装置以形成静态随机存取存储器(static random-access memory，SRAM)装置时，源极/漏极层的不连续可能会导致SRAM产率降低以及Vccmin损失。对于进阶、高规格的SRAM装置而言，GAA装置性能对SRAM单元的操作的速度及功率消耗很重要。
本公开的实施例提供了优于现有技术的优点，尽管可以理解，其他的实施例可以提供不同的优点，但并非所有的优点皆必须在此讨论，且所有的实施例并不需要特定的优点。举例而言，在此讨论的实施例包括用于提供具有改善的源极/漏极部件的多栅极装置(例如，GAA晶体管)的方法及结构。在一些实施例中，在形成源极/漏极外延层之前，可以在源极/漏极区内形成粘着层。特别是，粘着层可以接合至Si通道层表面与相邻的SiN内间隔层表面两者以在后续的源极/漏极外延层的成长(例如，第一源极/漏极层的成长)之前提供均匀的底层(base layer)。后续形成的源极/漏极外延层，在一些范例中是使用硅烷来成长，且将沿着Si通道层表面及SiN内间隔层表面两者成长于粘着层上，导致连续的源极/漏极外延层并有效地克服上述外延合并问题。在一些实施例中，粘着层包括二硼烷(di-borane)或二磷(di-phosphorous)基的材料。在一个实施例中，对于P型外延源极/漏极层，粘着层可以包括B2Hx或SiB2Hx。在另一个实施例中，对于N型外延源极/漏极层，粘着层可以包括P2Hx或SiP2Hx。根据在此公开的实施例，所公开的粘着层提供了具有改善的源极/漏极部件的GAA晶体管，且这样的GAA晶体管可以用于制造具有改善的短通道控制、较低的次临界漏电、改善的SRAM单元产率、以及改善的操作裕度(operation margin)的SRAM装置。在阅读本公开时，所属技术领域中具有通常知识者将明白其他实施例及优点。
为了以下讨论的目的，图1提供了多栅极装置100的简化的由上而下的布局图。在各种实施例中，多栅极装置100可以包括鳍式场效晶体管装置、GAA晶体管、或其他类型的多栅极装置。多栅极装置100可以包括从基板延伸的多个鳍片元件104、设置于鳍片元件104上且围绕鳍片元件104的栅极结构108、以及源极/漏极区105、107，其中源极/漏极区105、107是形成于鳍片104中、鳍片104上、及/或围绕鳍片104。多栅极装置100的通道区可以包括多个半导体通道层(例如，当多栅极装置100包括GAA晶体管时)，且沿着与由图1的截面AA’定义的平面实质上平行的平面设置于鳍片104内且位于栅极结构108下方。在一些实施例中，可以在栅极结构108的侧壁上形成侧壁间隔物。以下参照图2的方法以更详细地讨论多栅极装置100的各种其他部件。
参照图2，根据一些实施例，在此绘示了半导体制造的方法200，其包括制造具有改善的源极/漏极部件的半导体装置300(例如，包括多栅极装置)。以下参照GAA晶体管的制造以讨论方法200，其中GAA晶体管可以用于实施SRAM装置。然而，将理解的是，方法200的多个面向可以同等地应用于其他类型的多栅极装置、或应用于由多栅极装置实施的其他类型的装置，例如核心(逻辑)装置、模拟装置、或其他类型的装置，而不偏离本公开的范围。在一些实施例中，如上所述参照图1，方法200可以用于制造多栅极装置100。因此，以上讨论的参照多栅极装置100的一或多个面向也可以应用于方法200。应理解的是，方法200包括具有互补式金属氧化物半导体(CMOS)技术制造流程的特征的步骤，且因此仅在此简略描述。此外，也可以在方法200之前、之后、及/或期间进行额外的步骤。
此外，半导体装置300可以包括各种其他装置及部件，例如其他类型的装置，例如额外的晶体管、双极性接面晶体管、电阻器、电容器、电感器、二极管、熔丝(fuses)及/或其他逻辑电路等，但是为了更好理解本公开的发明概念而简化上述其他装置及部件。在一些实施例中，半导体装置300包括多个半导体装置(例如，晶体管)，包括P型晶体管、N型晶体管等，其可以是互连的(interconnected)。此外，应注意的是，方法200的制程步骤，包括任何参照图式所给定的描述，仅是例示性的且并非用以作出超过以下权利要求书明确记载以外的限制。
方法200在步骤202开始，其中提供了包括鳍片及虚置栅极的基板。参照图3A/3B/3C的范例，在步骤202的一个实施例中，提供了包括鳍片304及虚置栅极堆叠309、311的基板302。图3A提供半导体装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图，且截面BB’横切装置300的源极/漏极区。图3A也绘示了P型装置区305及N型装置区307。在一些实施例中，P型装置区305包括SRAM的P型装置区，且N型装置区307包括SRAM的N型装置区。图3B及图3C提供半导体装置300的一个实施例沿着与由图1的截面AA’定义的平面实质上平行的平面的剖面图。此外，图3B绘示了N型装置区307，且图3C绘示了P型装置区305。在一些实施例中，基板302可以是半导体基板，例如硅基板。基板302可以包括各种膜层，包括形成于半导体基板上的导电或绝缘膜层。基板302可以包括各种掺杂配置，取决于技术领域中现有的设计要求。基板302也可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)、或钻石。替代地，基板302可以包括化合物半导体及/或合金半导体。此外，基板302可以选择性地包括外延层(epi-layer)、可以具有应变以增强性能、可以包括绝缘体上覆硅(silicon-on-insulator，SOI)结构、及/或具有其他适合的增强特征。
鳍片304，包括膜层308及310，可以借由成长被第二成分的外延层(例如，后续被图案化以形成膜层308)插入的第一成分的外延层(例如，后续被图案化以形成膜层310)来形成。在一个实施例中，第一成分的外延层(例如，用于形成膜层310)为SiGe且第二成分的外延层(例如，用于形成膜层308)为硅(Si)。然而，其他实施例也是可行的，包括提供具有不同的氧化速率及/或蚀刻选择性的第一成分及第二成分的那些实施例。举例而言，在一些实施例中，第一成分或第二成分的外延层的任一个可以包括其他材料，例如：锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP、或前述的组合。举例而言，第一成分或第二成分的外延层的外延成长可以借由分子束外延(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程、及/或其他适合的外延成长制程来进行。也应注意的是，虽然膜层308、310是显示为在鳍片304内具有特定的堆叠顺序，其中膜层308是膜层308、310的堆叠的最上层，其他配置也是可行的。举例而言，在一些情况中，替代地，膜层310可以是膜层308、310的堆叠的最上层。换句话说，膜层308、310的成长顺序及其所导致的堆叠顺序可以被切换或与图式中所显示的不同，且维持在本公开的范围内。
可以使用适合的制程以制造鳍片304，上述制程包括光微影及蚀刻制程。光微影制程可以包括：在装置300上形成光阻层；曝光阻剂以形成图案；进行曝光后烘烤制程；以及显影阻剂以形成包括阻剂的遮罩元件。在一些实施例中，图案化阻剂以形成遮罩元件可以使用电子束(e-beam)微影制程来进行。遮罩元件可以接着用于保护基板302的多个区域以及形成于区域上的膜层，且湿蚀刻及/或干蚀刻制程在未保护的区域中形成穿过第一成分及第二成分的外延层并进入基板302中的沟槽，借此留下多个延伸的鳍片304。
在各种实施例中，各个鳍片304包括从基板302形成的基板部302A、膜层310(例如，包括第一成分)、以及膜层308(例如，包括第二成分)。在一些范例中，外延层308(例如，包括第二成分)或其部分可以形成装置300的GAA晶体管的通道区。举例而言，膜层308可以被称为半导体通道层，其用于形成GAA晶体管的通道区。在各种实施例中，半导体通道层(例如，膜层308或其部分)可以包括纳米片通道、纳米线通道、棒状通道、及/或其他适合的通道配置。
应注意的是，虽然鳍片304是绘示为包括三(3)层的外延层310以及三(3)层的外延层308，这仅适用于说明的目的且并非用以作出超过权利要求书明确记载以外的限制。能够理解的是，可以形成任何数目的外延层，举例而言，外延层的数目取决于用于GAA晶体管的半导体通道层的期望的数目。在一些范例中，基于由GAA晶体管(例如，核心(逻辑)装置、SRAM装置、或模拟装置等)实施的装置类型，选择外延层的数目、以及其所导致的半导体通道层的数目。在一些实施例中，外延层308的数目、以及其所导致的半导体通道层的数目在3到10之间。
在一些实施例中，外延层310各具有约4～8纳米(nm)的厚度范围。在一些情况中，外延层308个具有约4～8nm的厚度范围。如上所述，外延层308可以用作后续形成的多栅极装置(例如，GAA晶体管)的通道区，且可以至少部分基于装置性能考量以选择其厚度。外延层310可以用于为后续形成的多栅极装置定义邻近的通道区之间的间隙距离，且可以至少部分基于装置性能考量以选择其厚度。
在步骤202的进一步的实施例中，且继续参照图3A/3B/3C，将凹蚀的浅沟槽隔离(shallow trench isolation，STI)部件312形成为介于鳍片304之间。在一些范例中，在形成鳍片304之后，可以以介电材料填充介于鳍片304之间的沟槽。在一些实施例中，用于填充沟槽的介电材料可以包括SiO2、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-dopedsilicate glass，FSG)、低介电常数介电材料、前述的组合、及/或技术领域中已知的其他适合的材料。在各种范例中，可以借由CVD制程、次常压CVD(subatmospheric CVD，SACVD)制程、流动式CVD制程、ALD制程、PVD制程、及/或其他适合的制程以沉积介电材料。
在沉积介电材料之后，可以进行CMP制程以移除介电材料的过量部分并平坦化装置300的顶表面，且进行STI凹蚀制程(例如，包括湿蚀刻及/或干蚀刻制程)以凹蚀鳍片304之间的介电材料并形成凹蚀的STI部件312。在各种范例中，鳍片304在凹蚀的STI部件312上方延伸，使得各个鳍片304之膜层308、310的外延堆叠露出。
在步骤202的进一步的实施例中，且继续参照图3A/3B/3C，形成虚置栅极。虽然以下讨论是指形成有虚置栅极结构且虚置栅极结构后续被替换的替换式栅极(栅极后制(gate-last))制程，其他配置也是可行的。在一些实施例中，在半导体装置300的鳍片304上形成栅极堆叠309、311。在一个实施例中，如以下所讨论，栅极堆叠309、311为虚置(牺牲)栅极堆叠，其后续被移除且在装置300的后续制造阶段由最终栅极堆叠替换。栅极堆叠309、311可以在后续的制造阶段由高介电常数介电层(HK)及金属栅极电极(MG)替换。在一些实施例中，栅极堆叠309、311形成于基板302上且至少部分设置于半导体装置300的鳍片304上。位于栅极堆叠309、311下方的部分的鳍片304可以被称为通道区。栅极堆叠309、311也可以将鳍片304的源极/漏极区定义为例如鳍片304的邻近通道区且位于通道区的相对侧的区域。在一些实施例中，如以下所讨论，也可以在栅极堆叠309、311的侧壁上形成侧壁间隔物。
在一些实施例中，栅极堆叠309、311包括介电层以及介电层上的电极层313。栅极堆叠309、311也可以包括一或多个硬遮罩层314、316。在一些实施例中，硬遮罩层314可以包括氮化物层，且硬遮罩层316可以包括氧化物层。在一些实施例中，栅极堆叠309、311是借由各种制程步骤来形成，例如膜层沉积、图案化、以及其他适合的制造步骤。在一些范例中，膜层沉积制程包括CVD(包括低压CVD及等离子体辅助CVD两者)、PVD、ALD、热氧化、电子束蒸镀、或其他适合的沉积技术、或前述的组合。在栅极堆叠309、311的形成中，举例而言，图案化制程包括微影制程(例如，光微影或电子束微影)，其可以进一步包括光阻涂布(例如，旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如，旋干(spin-drying)及/或硬烤)、其他适合的微影技术、及/或前述的组合。在一些实施例中，蚀刻制程可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻、及/或其他蚀刻方法。
在一些实施例中，栅极堆叠309、311的介电层包括氧化硅。替代地，或额外地，介电层可以包括氮化硅、高介电常数介电材料或其他适合的材料。在一些实施例中，电极层313可以包括多晶硅(polysilicon)。在一些实施例中，硬遮罩层314的氮化物包括衬垫氮化物层，其可以包括Si3N4、氮氧化硅或碳化硅。在一些实施例中，硬遮罩层316的氧化物包括衬垫氧化物层，其可以包括SiO2。
上述方法接着进行到步骤204，其中沉积了间隔层。特别是，可以在形成栅极堆叠309、311之后沉积间隔层。参照图4A/4B/4C的范例，在步骤204的一个实施例中，在装置300上沉积间隔层402。图4A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图4B/4C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。图4A/4B/4C也绘示了N型装置区307及P型装置区305，如以上所讨论，显示出可以在N型装置区307及P型装置区305两者上沉积间隔层402。在一些实施例中，间隔层402可以是顺应性的膜层。间隔层402可以被沉积在栅极堆叠309、311上方及其侧壁上，也可以被沉积在鳍片304上方及其侧壁上。在一些情况中，间隔层402可以具有约2～10nm的厚度。在一些范例中，间隔层402可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如，介电常数「k」<7)、及/或前述的组合。在一些实施例中，间隔层402包括多个膜层，例如间隔层402A以及形成于间隔层402A上的间隔层402B，且可以包括主间隔层、衬层等。举例而言，可以借由使用例如CVD制程、次常压CVD(SACVD)制程、流动式CVD制程、ALD制程、PVD制程、或其他适合的制程在装置300上顺应性地沉积介电材料以形成间隔层402。
方法200接着进行到步骤206，其中进行了第一源极/漏极蚀刻制程。参照图5A/5B/5C，在步骤206的一个实施例中，进行第一源极/漏极蚀刻制程以蚀刻P型装置区305的源极/漏极区内的膜层308、310的外延堆叠。图5A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图5B/5C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，在蚀刻P型装置区305的源极/漏极区内的膜层308、310的外延堆叠之前，可以形成图案化硬遮罩(hard mask，HM)层以露出P型装置区305中的间隔层402，且N型装置区307维持被图案化HM层覆盖。可以接着进行鳍片侧壁蚀刻制程以从(在P型装置区305中的)鳍片304的侧壁的部分上方移除部分的间隔层402，借此露出P型装置区305的源极/漏极区中的鳍片304的膜层308、310的外延堆叠。鳍片侧壁蚀刻制程也可以在P型装置区305内从栅极堆叠309的顶表面以及从(例如，在源极/漏极区中的)邻近的栅极堆叠309之间的膜层308、310的外延堆叠的顶表面移除部分的间隔层402。之后，以及在步骤206的进一步的实施例中，进行第一源极/漏极蚀刻制程以移除P型装置区305的源极/漏极区中的露出的外延层308、310以形成沟槽702，且沟槽702露出P型装置区305中的鳍片304的下方的基板部302A，且N型装置区307维持被图案化HM层遮蔽。在一些实施例中，第一源极/漏极蚀刻制程可以包括干蚀刻制程、湿蚀刻制程、及/或前述的组合。在进行第一源极/漏极蚀刻制程之后，以及在一些实施例中，可以移除图案化HM层。
方法200接着进行到步骤208，其中形成了第一内间隔物。参照图6A/6B/6C的范例，在步骤208的一个实施例中，在装置300的P型装置区305中形成第一内间隔物。图6A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图6B/6C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，最初可以进行外延层310(SiGe层)的横向蚀刻以沿着沟槽702的侧壁形成凹槽。之后，在一些范例中，可以在装置300上，包括在沿着P型装置区305内的沟槽702的侧壁形成的凹槽内，顺应性地沉积内间隔材料层。在一些范例中，内间隔材料层可以包括例如SiCNx的介电材料。更一般来说，且在各种范例中，内间隔材料层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如，介电常数「k」<7)、及/或前述的组合。在一些实施例中，内间隔材料层可以包括非晶硅。举例来说，可以借由使用例如CVD制程、SACVD制程、流动式CVD制程、ALD制程、PVD制程、或其他适合的制程在装置300上顺应性地沉积介电材料以形成内间隔材料层。
在内间隔材料层的沉积之后，且在步骤208的进一步的实施例中，可以进行回蚀制程。在一些实施例中，回蚀制程从装置300实质上移除了内间隔材料层，除了在回蚀制程后维持设置于沿着沟槽702的侧壁形成的凹槽内的部分的内间隔材料层，其定义了P型装置区305的内间隔物1102。在各种范例中，内间隔物1102可以在栅极堆叠309的侧壁间隔物之下延伸，且选择性地在栅极堆叠309的电极层313之下至少部分地延伸(例如，取决于沿着沟槽702的侧壁形成的凹槽的尺寸)，且抵接(abutting)后续形成的源极/漏极部件，如下所述。
方法200接着进行到步骤210，其中沉积了第一粘着层。继续参照图6A/6B/6C的范例，在步骤210的一个实施例中，在第一内间隔物的形成(步骤208)之后，在装置300的P型装置区305中沉积第一粘着层。在一些实施例中，使用CVD制程沉积第一粘着层。然而，在一些情况中，可以使用其他制程以沉积第一粘着层，例如ALD制程、或其他适合的制程。在各种实施例中，可以借由使前驱气体1104(例如，作为CVD制程的一部分)流到容纳装置300的制程腔室中以沉积第一粘着层。在一些实施例中，虽然装置300的N型装置区307及P型装置区305两者可以暴露于前驱气体1104，但N型装置区307(例如，借由间隔层402)维持被保护而不受前驱气体影响。
相对地，在各种范例中，前驱气体1104可以扩散到、且吸附在P型装置区305内不被间隔层402覆盖的表面。举例而言，在一些范例中，前驱气体1104可以扩散到、且吸附在P型装置区305内的沟槽702的侧壁表面。特别是，前驱气体1104可以扩散到、且吸附在外延层308及内间隔层1102的露出的表面。如此一来，在外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上形成粘着层以在后续的源极/漏极外延层成长之前在P型装置区305的源极/漏极区内提供均匀的(顺应性的)底层。在一些范例中，用于在P型装置区305内形成粘着层的前驱气体包括二硼烷基材料(例如，二硼烷气体)，包括B2Hx或SiB2Hx。在一些实施例中，可以在约10～30Torr之间的沉积压力下、在摄氏约600～800度之间的沉积温度下、且约20～50秒的沉积时间下在P型装置区305内进行粘着层的沉积。在一些实施例中，选择粘着层的沉积参数(例如，压力、温度、及时间)以确保粘着层的均匀的(顺应性的)沉积。在一些情况中，二硼烷基材料可以与内间隔物1102(SiN)形成比与外延层308(Si)更强的键结。然而，二硼烷基材料与各个内间隔物1102及外延层308的键结足够强以形成实质上连续的粘着层，如以下所讨论。
为了提供关于粘着层的形成的进一步的细节，参照图11A/11B/11C。图11A的范例大致上提供了图6C的截面1106的视图，显示了包括电极层313的栅极堆叠309以及栅极堆叠309的侧壁上的侧壁间隔物402。图11A也绘示了外延层308、310、内间隔物1102、沟槽702、以及用于形成粘着层的前驱气体1104。图11B/11C的范例提供了图11A的装置300的一部分的放大图，所绘示的部分包括外延层308及内间隔物1102，其一起定义沟槽702的侧壁表面的一部分。特别是，图11B绘示了由流到外延层308及内间隔物1102的露出的表面上的前驱气体1104所形成的吸附的前驱材料2102。虽然图11B示意性地将吸附的前驱材料2102绘示为前驱气体1104的个别(individually)吸收的部分，图11C将吸附的前驱材料2102绘示为形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上的实质上连续的粘着层2104。如在此所进一步讨论，后续形成的源极/漏极外延层将成长于沿着Si通道层表面(例如，外延层308)及SiN内间隔层表面(例如，内间隔物1102)的粘着层2104上，形成连续的源极/漏极外延层并有效克服外延合并问题。
方法200接着进行到步骤212，其中形成了第一源极/漏极部件。参照图7A/7B/7C，在步骤212的一个实施例中，在半导体装置300的P型装置区305中形成源极/漏极部件1202。图7A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图7B/7C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，源极/漏极部件1202形成于源极/漏极区中，且上述源极/漏极区邻近P型装置区305中的栅极堆叠309并位于其两侧。举例而言，源极/漏极部件1202可以形成于P型装置区305的沟槽702内，以及形成于先前形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面的顺应性的粘着层(例如，粘着层2104)上。在形成源极/漏极部件1202之前形成的粘着层有效减轻了外延合并问题，如以上所讨论。
在一些实施例中，源极/漏极部件1202是借由在源极/漏极区中外延成长一或多个半导体材料层来形成。一般而言，成长以形成装置300的源极/漏极部件的一或多个半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiB、SiGeBx、SiAs、SiAsx、SiC、SiCP、或其他适合的材料。可以借由一或多个外延(epi)制程以形成源极/漏极部件(例如，源极/漏极部件1202)，且在一些情况中，可以在epi成长制程期间原位掺杂源极/漏极部件。举例来说，且在一些实施例中，形成于P型装置区305内的P型源极/漏极部件(例如，源极/漏极部件1202)可以包括SiGe或硼掺杂的外延层，例如SiB或SiGeBx。在一些实施例中，源极/漏极部件1202并未被原位掺杂，而是进行布植制程以掺杂源极/漏极部件1202。此外，且在一些情况中，可以将硅烷(SiH4)用于源极/漏极部件1202的外延层成长。
在至少一些范例中，可以使用多个外延成长的膜层形成源极/漏极部件1202。举例而言，在一些实施例中，源极/漏极部件1202的第一源极/漏极层可以包括低掺杂层(例如，用于P型源极/漏极部件1202的轻度硼掺杂SiGe)以防止往外扩散及/或抑制漏电流，且源极/漏极部件1202的第二源极/漏极层可以包括高掺杂层(例如，重度硼掺杂SiGe)以降低源极/漏极接触电阻。在直接在外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上进行源极/漏极层的外延成长的实施例中，(例如，因为外延合并问题，如上所述)源极/漏极部件1202的第一源极/漏极层可能无法在源极/漏极区内形成连续的膜层。替代地，在一些实施例中且由于粘着层，源极/漏极部件1202(例如，源极/漏极部件1202的第一源极/漏极层)沿着Si通道层表面(外延层308)及SiN内间隔层表面(内间隔物1102)成长于粘着层上，形成连续的第一源极/漏极层并有效克服外延合并问题。
为了提供关于粘着层上的多个外延成长的膜层的形成的进一步的细节，参照图11D及图12。图11D的范例提供了图11A的装置300的一部分的放大图，与以上讨论的图11B/11C的放大图类似。特别是，图11D绘示了形成包括源极/漏极层2106及源极/漏极层2108的多个外延成长的源极/漏极层之后的装置300的部分。如图所示，源极/漏极层2106是直接形成于连续的粘着层2104上的连续膜层，且粘着层2104是先前形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上。源极/漏极层2106可以是以上讨论的第一源极/漏极层，且第二源极/漏极层(例如，源极/漏极层2108)可以后续形成于第一源极/漏极层(例如，源极/漏极层2106)上以形成具有多个外延层的源极/漏极部件(例如，源极/漏极部件1202)。在一些实施例中，源极/漏极层2106是遵循粘着层2104的表面轮廓的实质上顺应性的膜层。
图12的范例，类似图11A的范例，大致提供了图6C的截面1106的视图，显示包括电极层313的栅极堆叠309以及栅极堆叠309的侧壁上的侧壁间隔层402。图12也绘示了外延层308、310、内间隔物1102、第一源极/漏极层2202、第二源极/漏极层2204、及硅化物层2206。在一些实施例中，第一源极/漏极层2202可以是源极/漏极层2106，如以上所讨论。同样地，第二源极/漏极层2204可以是源极/漏极层2108，如以上所讨论。此外，在各种范例中，第一源极/漏极层2202可以被称为膜层「L1」，且第二源极/漏极层2204可以被称为膜层「L2」。在一些情况中，源极/漏极层2208可以被称为膜层「L0」，且可以包括在第一源极/漏极层2202(膜层「L1」)及第二源极/漏极层2204之前形成的分隔的外延层。在一些实施例中，膜层L0及L1可以包括低掺杂层(例如，用于P型源极/漏极部件1202的轻度硼掺杂SiGe)以防止往外扩散及/或抑制漏电流，且膜层L2可以包括高掺杂层(例如，重度硼掺杂SiGe)以降低源极/漏极接触电阻。在一些情况中，膜层L0可以额外地或替代地包括SiC层以抑制漏电流。以下参照图13A/13B/13C以提供关于膜层「L0」、「L1」、及「L2」的额外讨论。
虽然源极/漏极层2106的范例是被绘示且描述为遵循粘着层2104的表面轮廓的实质上顺应性的膜层，第一源极/漏极层2202的范例绘示了替代的实施例，其中包括大致上遵循由外延层308及内间隔物1102所共同定义的侧壁表面的轮廓的第一源极/漏极层2202的不规则轮廓。如图所示，且在一些范例中，第二源极/漏极层2204的与第一源极/漏极层2202交界的部分可以实质上遵循第一源极/漏极层2202的不规则轮廓。换句话说，在一些实施例中，第一源极/漏极层2202与第二源极/漏极层2204两者可以具有不规则轮廓。然而，即使第一源极/漏极层2202具有这样的不规则轮廓，本公开的实施例提供了将第一源极/漏极层2202维持为连续的膜层。如上所述，可以借由形成插入第一源极/漏极层2202与邻近的Si通道层表面(外延层308)及SiN内间隔层表面(内间隔物1102)之间的粘着层(例如，粘着层2104)以达到源极/漏极层的连续性。如此一来，减轻了外延合并问题。
方法200接着进行到步骤214，其中进行了第二源极/漏极蚀刻制程。参照图8A/8B/8C，在步骤214的一个实施例中，进行第二源极/漏极蚀刻制程以蚀刻N型装置区307的元极/漏极区内的膜层308、310的外延堆叠。图8A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图8B/8C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，且在蚀刻N型装置区307的源极/漏极区内的膜层308、310的外延堆叠之前，可以形成图案化HM层以露出N型装置区307中的间隔层402，且P型装置区305维持被图案化HM层覆盖。接着可以进行鳍片侧壁蚀刻制程以从(在N型装置区307中的)鳍片304的侧壁的部分上方移除部分的间隔层402，借此露出N型装置区307的源极/漏极区中的鳍片304的膜层308、310的外延堆叠。鳍片侧壁蚀刻制程也可以在N型装置区307内从栅极堆叠311的顶表面以及从(例如，在源极/漏极区中的)邻近的栅极堆叠311之间的膜层308、310的外延堆叠的顶表面移除部分的间隔层402。应注意的是，在一些实施例中，且在形成图案化HM层之前，可以在P型源极/漏极部件1202上形成氮化物层1310(例如，SiNx)以防止P型源极/漏极部件1202氧化。在各种情况中，可以在形成N型源极/漏极部件之后移除氮化物层1310，如以下所讨论。在步骤214的进一步的实施例中，进行第二源极/漏极蚀刻制程以移除N型装置区307的源极/漏极区中的露出的外延层308、310以形成沟槽1502，且沟槽1502露出N型装置区307中的鳍片304的下方的基板部302A，且P型装置区305维持被图案化HM层遮蔽。在一些实施例中，第一源极/漏极蚀刻制程可以包括干蚀刻制程、湿蚀刻制程、及/或前述的组合。在进行第一源极/漏极蚀刻制程之后，以及在一些实施例中，可以移除图案化HM层。
方法200接着进行到步骤216，其中形成了第二内间隔物。参照图9A/9B/9C的范例，在步骤216的一个实施例中，在装置300的N型装置区307中形成第二内间隔物。图9A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图9B/9C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，最初可以进行外延层310(SiGe层)的横向蚀刻以沿着沟槽1502的侧壁形成凹槽。之后，在一些范例中，可以在装置300上，包括在沿着N型装置区307内的沟槽1502的侧壁形成的凹槽内，顺应性地沉积内间隔材料层。在一些范例中，内间隔材料层可以包括例如SiCNx的介电材料。更一般来说，且在各种范例中，内间隔材料层可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如，介电常数「k」<7)、及/或前述的组合。在一些实施例中，内间隔材料层可以包括非晶硅。举例来说，可以借由使用例如CVD制程、SACVD制程、流动式CVD制程、ALD制程、PVD制程、或其他适合的制程在装置300上顺应性地沉积介电材料以形成内间隔材料层。
在内间隔材料层的沉积之后，且在步骤208的进一步的实施例中，可以进行回蚀制程。在一些实施例中，回蚀制程从装置300实质上移除了内间隔材料层，除了在回蚀制程后维持设置于沿着沟槽1502的侧壁形成的凹槽内的部分的内间隔材料层，其定义了N型装置区307的内间隔物1902。在各种范例中，内间隔物1902可以在栅极堆叠311的侧壁间隔物之下延伸，且选择性地在栅极堆叠311的电极层313之下至少部分地延伸(例如，取决于沿着沟槽1502的侧壁形成的凹槽的尺寸)，且抵接后续形成的源极/漏极部件，如下所述。
方法200接着进行到步骤218，其中沉积了第二粘着层。继续参照图9A/9B/9C的范例，在步骤218的一个实施例中，在第二内间隔物的形成(步骤216)之后，在装置300的N型装置区307中沉积第二粘着层。在一些实施例中，使用CVD制程沉积第二粘着层。然而，在一些情况中，可以使用其他制程以沉积第二粘着层，例如ALD制程、或其他适合的制程。在各种实施例中，可以借由使前驱气体1904(例如，作为CVD制程的一部分)流到容纳装置300的制程腔室中以沉积第二粘着层。在一些实施例中，虽然装置300的N型装置区307及P型装置区305两者可以暴露于前驱气体1904，但P型装置区305(例如，借由氮化物层1310与间隔层402)维持被保护而不受前驱气体影响。
相对地，在各种范例中，前驱气体1904可以扩散到、且吸附在N型装置区307内不被间隔层402覆盖的表面。举例而言，在一些范例中，前驱气体1904可以扩散到、且吸附在N型装置区307内的沟槽1502的侧壁表面。特别是，前驱气体1904可以扩散到、且吸附在外延层308及内间隔层1902的露出的表面。如此一来，在外延层308(Si)的露出的表面以及邻近的内间隔物1902(SiN)的露出的表面上形成粘着层以在后续的源极/漏极外延层成长之前在N型装置区307的源极/漏极区内提供均匀的(顺应性的)底层。在一些范例中，用于在N型装置区307内形成粘着层的前驱气体包括二磷基材料(例如，二磷气体)，包括P2Hx或SiP2Hx。在一些实施例中，可以在约10～30Torr之间的沉积压力下、在摄氏约600～800度之间的沉积温度下、且约20～50秒的沉积时间下在N型装置区307内进行粘着层的沉积。在一些实施例中，选择粘着层的沉积参数(例如，压力、温度、及时间)以确保粘着层的均匀的(顺应性的)沉积。在一些情况中，二磷基材料可以与内间隔物1902(SiN)形成比与外延层308(Si)更强的键结。然而，二磷基材料与各个内间隔物1902及外延层308的键结足够强以形成实质上连续的粘着层。
在各种范例中，可以以与形成第一粘着层(步骤210)实质上相同的方式在步骤218形成第二粘着层。因此，以上参照第一粘着层所讨论的一或多个面向也可以适用于第二粘着层。举例而言，且在一些实施例中，以上讨论的图11A也可以大致提供图9B的截面1906的视图，其显示了包括电极层313的栅极堆叠以及栅极堆叠311的侧壁上的侧壁间隔层402。图11A也绘示了外延层308、310、内间隔物1902、沟槽1502、以及用于形成粘着层的前驱气体1904。如上所述，图11B/11C提供了图11A的装置300的一部分的放大图，所绘示的部分包括外延层308及内间隔物1902，其一起定义沟槽1502的侧壁表面的一部分。特别是，图11B绘示了由流到外延层308及内间隔物1902的露出的表面上的前驱气体1904所形成的吸附的前驱材料2102。虽然图11B示意性地将吸附的前驱材料2102绘示为前驱气体1904的个别吸收的部分，图11C将吸附的前驱材料2102绘示为形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上的实质上连续的粘着层2104。如在此所讨论，后续形成的源极/漏极外延层将沿着Si通道层表面(例如，外延层308)及SiN内间隔层表面(例如，内间隔物1902)成长于粘着层2104上，形成连续的源极/漏极外延层并有效克服外延合并问题。
方法200接着进行到步骤220，其中形成了第二源极/漏极部件。参照图10A/10B/10C，在步骤220的一个实施例中，在半导体装置300的N型装置区307中形成源极/漏极部件2002。图10A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图10B/10C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，源极/漏极部件2002形成于源极/漏极区中，且上述源极/漏极区邻近N型装置区307中的栅极堆叠311并位于其两侧，且P型装置区3305中的源极/漏极部件1202维持被氮化物层1310保护。举例而言，源极/漏极部件2002可以形成于N型装置区307的沟槽1502内，以及形成于先前形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面的顺应性的粘着层(例如，粘着层2104)上。在形成源极/漏极部件2002之前形成的粘着层有效减轻了外延合并问题，如以上所讨论。
在一些实施例中，源极/漏极部件2002是借由在源极/漏极区中外延成长一或多个半导体材料层来形成。如上所述，且一般而言，成长以形成装置300的源极/漏极部件的一或多个半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiB、SiGeBx、SiAs、SiAsx、SiC、SiCP、或其他适合的材料。可以借由一或多个外延(epi)制程以形成源极/漏极部件(例如，源极/漏极部件2002)，且在一些情况中，可以在epi成长制程期间原位掺杂源极/漏极部件。举例来说，且在一些实施例中，形成于N型装置区307内的N型源极/漏极部件(例如，源极/漏极部件2002)可以包括SiP或砷掺杂的外延层，例如SiAs或SiPAsx。在一些实施例中，源极/漏极部件2002并未被原位掺杂，而是进行布植制程以掺杂源极/漏极部件2002。此外，且在一些情况中，可以将硅烷(SiH4)用于源极/漏极部件2002的外延层成长。
在至少一些范例中，可以使用多个外延成长的膜层形成源极/漏极部件2002。举例而言，与源极/漏极部件1202类似且在一些实施例中，源极/漏极部件2002的第一源极/漏极层可以包括低掺杂层(例如，用于N型源极/漏极部件2002的轻度砷掺杂SiP)以防止往外扩散及/或抑制漏电流，且源极/漏极部件2002的第二源极/漏极层可以包括高掺杂层(例如，重度砷掺杂SiP)以降低源极/漏极接触电阻。在直接在外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上进行源极/漏极层的外延成长的实施例中，(例如，因为外延合并问题，如上所述)源极/漏极部件2002的第一源极/漏极层可能无法在源极/漏极区内形成连续的膜层。替代地，在一些实施例中且由于粘着层，源极/漏极部件2002(例如，源极/漏极部件2002的第一源极/漏极层)沿着Si通道层表面(外延层308)及SiN内间隔层表面(内间隔物1902)成长于粘着层上，形成连续的第一源极/漏极层并有效克服外延合并问题。
在各种范例中，可以在步骤220以与形成源极/漏极部件1202(步骤212)实质上相同的方式形成源极/漏极部件2002。因此，以上参照源极/漏极部件1202所讨论的一或多个面向也可以适用于源极/漏极部件2002。举例而言，且在一些实施例中，以上讨论的图11D也可以提供图11A(例如，图11A可以提供图9B的截面1906的视图)的装置300的一部分的放大图，与图11B/11C的放大图类似，如以上所讨论。特别是，图11D绘示了形成多个外延成长的源极/漏极层之后的部分的装置300，上述外延成长的源极/漏极层包括源极/漏极层2106及源极/漏极层2108。如图所示，源极/漏极层2106是直接形成于连续的粘着层2104上的连续膜层，且粘着层2104是先前形成于外延层308(Si)的露出的表面以及邻近的内间隔物1102(SiN)的露出的表面上。源极/漏极层2106可以是以上讨论的第一源极/漏极层，且第二源极/漏极层(例如，源极/漏极层2108)可以后续形成于第一源极/漏极层(例如，源极/漏极层2106)上以形成具有多个外延层的源极/漏极部件(例如，源极/漏极部件2002)。在一些实施例中，源极/漏极层2106是遵循粘着层2104的表面轮廓的实质上顺应性的膜层。
图12的范例，类似图11A的范例，大致提供了图6C的截面1106的视图，显示包括电极层313的栅极堆叠311以及栅极堆叠311的侧壁上的侧壁间隔层402。图12也绘示了外延层308、310、内间隔物1902、第一源极/漏极层2202、第二源极/漏极层2204、及硅化物层2206。在一些实施例中，第一源极/漏极层2202可以是源极/漏极层2106，如以上所讨论。同样地，第二源极/漏极层2204可以是源极/漏极层2108，如以上所讨论。如以上所讨论，第一源极/漏极层2202可以被称为膜层「L1」，且第二源极/漏极层2204可以被称为膜层「L2」。此外，在一些情况中，源极/漏极层2208(膜层「L0」)可以包括在第一源极/漏极层2202(膜层「L1」)及第二源极/漏极层2204(膜层「L2」)之前形成的分隔的外延层。
虽然源极/漏极层2106的范例是被绘示且描述为遵循粘着层2104的表面轮廓的实质上顺应性的膜层，第一源极/漏极层2202的范例绘示了替代的实施例，其中包括大致上遵循由外延层308及内间隔物1902所共同定义的侧壁表面的轮廓的第一源极/漏极层2202的不规则轮廓。如图所示，且在一些范例中，第二源极/漏极层2204的与第一源极/漏极层2202交界的部分可以实质上遵循第一源极/漏极层2202的不规则轮廓。换句话说，在一些实施例中，第一源极/漏极层2202与第二源极/漏极层2204两者可以具有不规则轮廓。然而，即使第一源极/漏极层2202具有这样的不规则轮廓，本公开的实施例提供了将第一源极/漏极层2202维持为连续的膜层。如上所述，可以借由形成介于第一源极/漏极层2202与邻近的Si通道层表面(外延层308)及SiN内间隔层表面(内间隔物1902)之间的粘着层(例如，粘着层2104)以达到源极/漏极层的连续性。如此一来，减轻了外延合并问题。
在形成源极/漏极部件2002之后，参照图13A/13B/13C且在一些实施例中，可以移除氮化物层1310。图13A提供了装置300的一个实施例沿着与由图1的截面BB’定义的平面实质上平行的平面的剖面图(横切装置300的源极/漏极区)，且图13B/13C提供了装置300的一个实施例沿着由图1的截面AA’定义的平面实质上平行的平面的剖面图。在一些实施例中，可以使用湿蚀刻、干蚀刻、或前述的组合移除氮化物层1310。图13A/13B/13C的各种面向可以与图10A/10B/10C显示的实质上相同。然而，举例来说，图13A/13B/13C也示意性地绘示了膜层「L0」、「L1」、及「L2」，如以上所讨论。在一些实施例中，膜层「L0」包括各个源极/漏极部件1202及源极/漏极部件2002的底部。在一些范例中，膜层「L1」包括设置于膜层「L0」上方的各个源极/漏极部件1202及源极/漏极部件2202的一部分。膜层「L1」包括形成于粘着层正上方的连续膜层，其中粘着层先前形成于外延层308(Si)的露出的表面以及邻近的内间隔物(1102、1902)的露出的表面上。在各种实施例中，膜层「L2」包括设置于膜层「L1」上的各个源极/漏极部件1202及源极/漏极部件2002的一部分。在一些实施例中，膜层L0及L1可以包括低掺杂的膜层(例如，用于P型源极/漏极部件1202的轻度硼掺杂SiGe或用于N型源极/漏极部件2002的轻度砷掺杂SiP)以防止往外扩散及/或抑制漏电流，且膜层L2可以包括高掺杂的膜层(例如，用于P型源极/漏极部件1202的重度硼掺杂SiGe或用于N型源极/漏极部件2202的重度砷掺杂SiP)以降低源极/漏极接触电阻。在一些情况中，膜层L0可以额外地或替代地包括SiC层以抑制漏电流。
一般来说，半导体装置300可以进行进一步的制程以形成技术领域中现有的各种部件与区域。举例而言，后续制程可以形成层间介电(inter-layer dielectric，ILD)层，可以移除虚置栅极堆叠309、311，可以进行半导体通道释放(release)制程(例如，包括外延SiGe膜层310的选择性移除)，且可以形成高介电常数/金属栅极堆叠、接触开口、接触金属、以及基板302上的各种接触件/导孔/线路及多层内连线部件(例如，金属层及层间介电质)，上述元件被配置以连接各种部件以形成功能性的电路，其可以包括一或多个多栅极装置(例如，一或多个GAA晶体管)。在进一步的范例中，多层互连(interconnection)可以包括：垂直的内连线，例如导孔或接触件；以及水平的内连线，例如金属线。各种互连部件可以应用各种导电材料，包括铜、钨、及/或硅化物。在一个范例中，使用镶嵌(damascene)及/或双镶嵌制程以形成与铜相关的多层互连结构。此外，可以在方法200之前、期间、及之后进行额外的制程步骤，且可以根据方法200的各种实施例取代或删除某些上述制程步骤。此外，虽然将方法200显示并描述为包括具有GAA晶体管的装置300，将理解的是，其他装置配置也是可行的。在一些实施例中，方法200可以用于制造鳍式场效晶体管装置或其他多栅极装置。
如以上所讨论，方法200可以用于制造用于实施SRAM装置的GAA晶体管。举例而言，P型装置区305包括P型GAA晶体管且可以因此对应SRAM的P型装置区，且N型装置区307包括N型GAA晶体管且可以因此对应SRAM的N型装置区。为了提供关于可以根据所公开的方法来制造的SRAM装置的进一步细节，接着参照图14，其绘示了SRAM单元2400的例示性电路图。在一些实施例中，可以在SRAM阵列的记忆单元中实施SRAM单元2400。虽然图14绘示了单端的(single-port)SRAM单元，将理解的是，可以在多端的SRAM单元(例如，双端的SRAM单元)中相等地实施各种所公开的实施例，且不偏离本公开的范围。为了清楚起见，图14也被简化以更好理解本公开的发明概念。可以在SRAM单元2400中加入额外的部件，且以下描述的某些部件可以在SRAM单元2400的其他实施例中被取代、修饰、或删除。
在一些实施例中，SRAM单元2400包括六个晶体管：传送闸(pass-gate)晶体管PG-1、传送闸晶体管PG-2、上拉(pull-up)晶体管PU-1、上拉晶体管PU-2、下拉(pull-down)晶体管PD-1、及下拉晶体管PD-2。因此，在一些范例中，SRAM单元2400可以被称为6T SRAM单元。在操作中，传送闸晶体管PG-1与传送闸晶体管PG-2提供往SRAM单元2400的存储部的通路(access)，上述存储部包括一对交叉耦合的反向器(inverters)，反向器2410及反向器2420。反向器2410包括上拉晶体管PU-1及下拉晶体管PD-1，且反向器2420包括上拉晶体管PU-2及下拉晶体管PD-2。在一些实施方式中，将上拉晶体管PU-1、PU-2配置为P型GAA晶体管(或P型鳍式场效晶体管)，且将下拉晶体管PD-1、PD-2配置为N型GAA晶体管(或N型鳍式场效晶体管)。在一些实施方式中，传送闸晶体管PG-1、PG-2也被配置为N型GAA晶体管(或N型鳍式场效晶体管)。因此，在各种实施例中，可以将上拉晶体管PU-1、PU-2制造于P型装置区305内且可以包括根据方法200制造的P型GAA晶体管。类似地，在一些范例中，可以将下拉晶体管PD-1、PD-2与传送闸晶体管PG-1、PG-2制造于N型装置区307内且可以包括根据方法200制造的N型GAA晶体管。
上拉晶体管PU-1的栅极介于源极(与电源电压(VDD)电性耦合)与第一共用栅极(CD1)之间，且下拉晶体管PD-1的栅极介于源极(与电源电压(VSS)电性耦合)与第一共用栅极之间。上拉晶体管PU-2的栅极介于源极(与电源电压(VDD)电性耦合)与第二共用栅极(CD2)之间，且下拉晶体管PD-2的栅极介于源极(与电源电压(VSS)电性耦合)与第二共用栅极之间。在一些实施方式中，第一共用栅极(CD1)为存储节点(storage node，SN)，其以原码形式(true form)存储数据，且第二共用栅极(CD2)为存储节点(SNB)，其以补数形式(complementary form)存储数据。上拉晶体管PU-1的栅极及下拉晶体管PD-1的栅极与第二共用栅极耦合，且上拉晶体管PU-2的栅极及下拉晶体管PD-2与第一共用栅极耦合。传送闸晶体管PG-1的栅极介于源极(与位元线BL电性耦合)与漏极之间，且漏极与第一共用漏极电性耦合。传送闸晶体管PG-2的栅极介于源极(与互补位元线(BLB)电性耦合)与漏极之间，且漏极与第二共用漏极电性耦合。传送闸晶体管PG-1、PG-2的栅极与字元线WL电性耦合。在一些实施方式中，传送闸晶体管PG-1、PG-2在读取操作及/或写入操作时提供往存储节点SN、SNB的通路。举例而言，传送闸晶体管PG-1、PG-2分别将存储节点SN、SNB耦合到位元线BL、BLB以响应借由字元线WLs施加到传送闸晶体管PG-1、PG-2的栅极的电压。
借由使用方法200以制造SRAM装置，例如SRAM单元2400，这样的SRAM装置将具有改善的短通道控制、较低的次临界漏电、改善的SRAM单元产率、以及改善的操作裕度。举例而言，考虑流过N型传送闸晶体管PG-1及N型下拉晶体管PD-1的SRAM单元电流(Icell)。根据各种实施例，各个N型传送闸晶体管PG-1及N型下拉晶体管PD-1的饱和漏极电流(Idsat)增加，且各个N型传送闸晶体管PG-1及N型下拉晶体管PD-1的临界电压变化(Vt sigma)减少。如此一来，且在一些实施例中，SRAM单元2400的单元电流(Icell)增加且SRAM单元2400的Vccmin减少。因此，改善了SRAM单元2400的性能(例如，包括单元读取/写入)。在阅读本公开时，所属技术领域中具有通常知识者将明白使用根据方法200所制造的多栅极装置以形成的SRAM单元(例如，SRAM单元2400)的其他实施例及优点(例如，改善的短通道控制、较低的次临界漏电、改善的单元产率、以及改善的操作裕度)。
关于在此提供的描述，其公开了用于提供具有改善的源极/漏极部件的多栅极装置(例如，GAA晶体管)的方法及结构。在一些实施例中，在形成源极/漏极外延层之前，可以在源极/漏极区内形成粘着层。粘着层可以接合至Si通道层表面以及相邻的SiN内间隔层表面以在后续的源极/漏极外延层成长之前提供均匀的底层。后续形成的源极/漏极外延层，在一些范例中是使用硅烷来成长，将沿着Si通道层表面及SiN内间隔层表面两者在粘着层上成长，形成连续的源极/漏极外延层并有效克服以上讨论的外延合并问题。在一些实施例中，粘着层包括二硼烷基或二磷基材料。在一个实施例中，对于P型外延源极/漏极层，粘着层可以包括B2Hx或SiB2Hx。在另一个实施例中，对于N型外延源极/漏极层，粘着层可以包括P2Hx或SiP2Hx。根据在此公开的实施例，所公开的粘着层提供了具有改善的源极/漏极部件的GAA晶体管，且这样的GAA晶体管可以用于制造具有改善的短通道控制、较低的次临界漏电、改善的SRAM单元产率、以及改善的操作裕度的SRAM装置。技术领域中具有通常知识者将轻易理解在此描述的方法及结构可以应用于各种其他半导体装置以有利地从这样的其他装置实现类似的益处而不偏离本公开的范围。
因此，本公开的一个实施例描述了一个方法，包括提供从基板延伸的鳍片，且鳍片包括多个半导体通道层。在一些实施例中，上述方法更包括在鳍片上形成栅极结构。之后，在一些范例中，上述方法包括移除半导体通道区的邻近栅极结构的源极/漏极区内的部分以在源极/漏极区中形成沟槽。在一些情况中，上述方法更包括：在形成沟槽之后，沿着沟槽的侧壁表面在源极/漏极区内沉积粘着层。在各种实施例中，且在沉积粘着层之后，上述方法更包括沿着沟槽的侧壁表面在粘着层上成长连续的第一源极/漏极层。
在一些实施例中，上述方法更包括：在沉积粘着层之前，沿着沟槽的侧壁表面形成多个内间隔物，内间隔物插入半导体通道层的邻近的半导体通道层，其中沟槽的侧壁表面包括半导体通道层的多个露出的表面以及内间隔物的多个露出的表面。
在一些实施例中，粘着层的沉积包括在半导体通道层的露出的表面上以及内间隔物的露出的表面上沉积粘着层。
在一些实施例中，在P型装置类型区中提供鳍片，且其中粘着层的沉积包括沿着沟槽的侧壁表面在源极/漏极区内沉积二硼烷基材料。
在一些实施例中，二硼烷基材料包括B2Hx或SiB2Hx。
在一些实施例中，在N型装置类型区中提供鳍片，且其中粘着层的沉积包括沿着沟槽的侧壁表面在源极/漏极区内沉积二磷基材料。
在一些实施例中，二磷基材料包括P2Hx或SiP2Hx。
在一些实施例中，上述方法更包括：在粘着层上外延成长连续的第一源极/漏极层之后，在连续的第一源极/漏极层上外延成长第二源极/漏极层。
在一些实施例中，在P型装置类型区中提供鳍片，且其中第一源极/漏极层及第二源极/漏极层包括SiGe、SiB、或SiGeBx。
在一些实施例中，在N型装置类型区中提供鳍片，且其中第一源极/漏极层及第二源极/漏极层包括SiP、SiAs、或SiPAsx。
在另一个实施例中，讨论了一个方法，包括提供在第一装置区中的第一鳍片以及在邻近第一装置区的第二装置区中的第二鳍片。在一些实施例中，上述方法更包括在第一鳍片上形成第一虚置栅极以及在第二鳍片上形成第二虚置栅极。在一些范例中，上述方法更包括在第一虚置栅极、第二虚置栅极、邻近第一虚置栅极的第一源极/漏极区、以及邻近第二虚置栅极的第二源极/漏极区上沉积间隔层。在一些实施例中，上述方法更包括从第一源极/漏极区移除间隔层以及蚀刻第一源极/漏极区中的第一鳍片以形成第一沟槽。在一些范例中，上述方法更包括：在形成第一沟槽之后沿着第一沟槽的第一侧壁在第一源极/漏极区内沉积二硼烷基材料。在一些情况中，上述方法更包括：在沉积二硼烷基材料之后，在第一源极/漏极区内以及沿着第一沟槽的第一侧壁沉积的二硼烷基材料上形成第一源极/漏极部件。
在一些实施例中，上述方法更包括：在形成第一源极/漏极部件之后，从第二源极/漏极区移除间隔层且蚀刻第二源极/漏极区中的第二鳍片以形成第二沟槽；在形成第二沟槽之后，沿着第二沟槽的第二侧壁在第二源极/漏极区内沉积二磷基材料；以及在沉积二磷基材料之后，在第二源极/漏极区内以及沿着第二沟槽的第二侧壁沉积的二磷基材料上形成第二源极/漏极部件。
在一些实施例中，第一装置区包括P型装置区，且其中第二装置区包括N型装置区。
在一些实施例中，二硼烷基材料包括B2Hx或SiB2Hx。
在一些实施例中，二磷基材料包括P2Hx或SiP2Hx。
在一些实施例中，第一源极/漏极区内的第一源极/漏极部件的形成包括在二硼烷基材料上外延成长连续的第一源极/漏极层且在连续的第一源极/漏极层上外延成长第二源极/漏极层。
在一些实施例中，在第二源极/漏极区内的第二源极/漏极部件的形成包括在二磷基材料上外延成长连续的第一源极/漏极层且在连续的第一源极/漏极层上外延成长第二源极/漏极层。
在又另一个实施例中，讨论了一个半导体装置，包括形成于基板的第一区中的第一鳍片上的第一栅极结构以及邻近第一栅极结构的第一源极/漏极部件。在一些实施例中，半导体装置更包括形成于基板的第二区中的第二鳍片上的第二栅极结构以及邻近第二栅极结构的第二源极/漏极部件。在一些实施例中，第一鳍片包括被第一多个内间隔物插入的第一多个半导体通道层，且第一多个半导体通道层与第一多个内间隔物一起定义了第一侧壁表面。在一些范例中，第二鳍片包括被第二多个内间隔物插入的第二多个半导体通道层，且第二多个半导体通道层与第二多个内间隔物一起定义了第二侧壁表面。在各种实施例中，第一连续的粘着层介于各个第一源极/漏极部件与第一侧壁表面之间，且与各个第一源极/漏极部件及第一侧壁表面接触。额外地，在一些实施例中，第二连续的粘着层介于各个第二源极/漏极部件与第二侧壁表面之间，且与各个第二源极/漏极部件及第二侧壁表面接触。
在一些实施例中，第一区包括P型装置区，且其中第一连续的粘着层包括二硼烷基材料。
在一些实施例中，第二区包括N型装置区，且其中第二连续的粘着层包括二磷基材料。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可更易理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且可在不违背后附的权利要求书的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置的制造方法，包括：
提供从一基板延伸的一鳍片，其中该鳍片包括多个半导体通道层；
在该鳍片上形成一栅极结构；
移除所述半导体通道层的邻近该栅极结构的一源极/漏极区内的一部分以在该源极/漏极区中形成一沟槽；
在形成该沟槽之后，沿着该沟槽的一侧壁表面在该源极/漏极区内沉积一粘着层；以及
在沉积该粘着层之后，沿着该沟槽的该侧壁表面在该粘着层上外延成长一连续的第一源极/漏极层。
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