CN221102091U - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括栅极结构，形成在鳍片上方，其中鳍片包括相邻栅极结构的源极/漏极区。半导体装置还包括源极/漏极部件，设置在源极/漏极区之中。半导体装置还包括侧壁间隔物部分，设置在源极/漏极区之中以及在源极/漏极部件的相对侧上，其中侧壁间隔物部分定义沟槽，沟槽具有漏斗状，且其中源极/漏极部件的至少底部设置在具有漏斗状的沟槽之中。鳍片包括多个半导体通道层，半导体通道层被多个内间隔物插入，内间隔物由内间隔物材料组成，其中每个半导体通道层的横向侧壁表面大抵不具有内间隔物材料。

Description

半导体装置
技术领域
本实用新型实施例涉及一种装置及其制造方法，尤其涉及一种多栅极半导体装置及其制造方法。
背景技术
电子产业对更小、更快的电子装置的需求不断增加，这些装置能够同时支持更多日益复合与复杂的功能。因此，半导体产业在制造低成本、高性能和低功率集成电路(ICs)方面存在着持续的趋势。到目前为止，这些目标在很大程度上是通过微缩化半导体IC的尺寸(例如，最小部件尺寸)的规模来实现，从而提高生产效率并降低相关成本。然而，此种微缩化也引入半导体制造工艺的复杂性。因此，实现半导体IC和装置的持续进展要求半导体制造工艺和技术具备相似的进步。
近来已经引入多栅极装置，以通过增加栅极-通道耦合、减少关闭状态(OFF-state)电流并减少短通道效应(short-channel effects,SCEs)来改善栅极控制。引入的多栅极装置为鳍式场效晶体管(fin field-effect transistor,FinFET)。FinFET以相似鳍片的结构获得其名，其结构从形成的基板延伸，并用于形成FET通道。另一个用于解决与FinFET相关的性能挑战的多栅极装置为全绕式栅极(gate-all-around,GAA)晶体管。GAA晶体管以栅极结构获得其名，其栅极结构完全围绕通道延伸，提供比FinFET更好的静电控制。FinFET和GAA晶体管与常规的互补式金属-氧化物半导体(complementary metal-oxide-semiconductor,CMOS)工艺相容，并且它们的三维结构使它们可以在维持栅极控制和缓解SCEs的同时积极地微缩化。
一般来说，例如，如果FinFET不再满足性能要求，则可以实施GAA晶体管。然而，尽管具有许多理想的特征，但由于持续微缩化半导体IC的尺寸，GAA晶体管的制造仍面临挑战。
因此，现有技术并非在全部的方面都令人满意。
实用新型内容
本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
本实用新型一些实施例提供一种半导体装置，包括：栅极结构，形成在鳍片上方，其中鳍片包括相邻栅极结构的源极/漏极区；源极/漏极部件，设置在源极/漏极区之中；以及侧壁间隔物部分，设置在源极/漏极区之中以及在源极/漏极部件的相对侧上，其中侧壁间隔物部分定义沟槽，沟槽具有漏斗状，且其中源极/漏极部件的至少底部设置在具有漏斗状的沟槽之中；其中鳍片包括多个半导体通道层，半导体通道层被多个内间隔物插入，其中半导体通道层与内间隔物相邻源极/漏极部件，其中内间隔物由内间隔物材料组成，且其中内间隔物材料大抵未插入每个半导体通道层的横向侧壁表面以及大抵未插入相邻的源极/漏极部件的相对表面。
根据本实用新型其中的一个实施方式，相邻的该源极/漏极部件的相对表面直接接触多个所述半导体通道层的每个半导体通道层的横向侧壁表面。
根据本实用新型其中的一个实施方式，多个所述侧壁间隔物部分包括一内侧壁间隔物层以及一外侧壁间隔物层，该内侧壁间隔物层具有一第一厚度，该外侧壁间隔物层具有大于该第一厚度的一第二厚度。
根据本实用新型其中的一个实施方式，该第一厚度为1纳米至4纳米。
根据本实用新型其中的一个实施方式，该第二厚度为2纳米至5纳米。
根据本实用新型其中的一个实施方式，多个所述内间隔物各自的厚度为0纳米至2纳米。
根据本实用新型其中的一个实施方式，该沟槽包括一顶宽度与一底宽度，且该顶宽度大于该底宽度。
根据本实用新型其中的一个实施方式，该顶宽度为8纳米至11纳米。
根据本实用新型其中的一个实施方式，还包括一间隙，在该鳍片与多个所述侧壁间隔物部分之间。
根据本实用新型其中的一个实施方式，该间隙的宽度为3纳米至6纳米。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
根据本公开的一些实施例，图1提供多栅极装置简化的俯视布局图。
根据本公开的一个或多个方面，图2为制造半导体装置的方法流程图300。
根据本公开的一些实施例，图3A、图4A、图5A、图6A、图7A及图9A提供半导体装置300实施例沿着平面的剖面图，上述平面大抵平行图1的剖面BB’定义的平面。
根据本公开的一些实施例，图3B、图4B、图5B、图6B、图7B及图9B提供半导体装置300实施例沿着平面的剖面图，上述平面大抵平行图1的剖面AA’定义的平面。
根据本公开的一些实施例，图5C、图6C及图7C提供在不同工艺阶段的装置300的等角视图。
根据本公开的一些实施例，图8提供图7A的装置300的部分放大视图。
附图标记如下：
100:装置
104:鳍片元件/鳍片
105:源极/漏极区
107:源极/漏极区
108:栅极结构
200:方法
202:步骤
204:步骤
206:步骤
208:步骤
210:步骤
212:步骤
214:步骤
300:装置
302:基板部分
304:鳍片
308:层
309:介电层
310:层
311:栅极堆叠
312:浅沟槽隔离(STI)部件
313:电极层
314:掩模层
316:掩模层
402:间隔物层
407:沟槽
411:间隔物部分
413:间隙
502:凹槽
602:间隔物材料/间隔物材料层
702:部分
902:源极/漏极部件
402A:间隔物层
402B:间隔物层
602A:间隔物
AA’:剖面
BB’:剖面
CC’:剖面
DD’:平面
H1:高度
H2:高度
H3:高度
W1:宽度
W1’:宽度
W2:宽度
W2’:宽度
W3:宽度
W4:宽度
W5:宽度
X:厚度
Y:厚度
Z:厚度
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本实用新型实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
此处可能用到与空间相对用词，例如“在……之下”、“下方”、”较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
再者，在随后的讨论中，对于给定层或其他部件的尺寸(例如，厚度，宽度，长度等)可以使用用语，例如“大抵(substantially)相等”、“相等”或“大约”来描述，这样的用语被理解为所记载的数值与比较数值之间的+/-10％之内。例如，如果尺寸A被描述为“大抵相等”尺寸B，则可以理解，尺寸A在尺寸B的+/-10％之内。作为另一个示例，如果将一层描述为厚度大约为100nm，则可以理解，该层的厚度可能在90-110nm之间。
应当注意，本公开呈现多栅极晶体管形式的实施例。多栅极晶体管包括其栅极结构形成在通道区的至少两侧上的晶体管。这些多栅极装置可以包括P型晶体管或N型晶体管。由于鳍状的结构，具体示例可以在本公开中被呈现并称为FinFETs。本公开也呈现称为全绕式栅极(GAA)晶体管的多栅极晶体管的实施例。GAA晶体管包括其栅极结构或其部分形成在通道区的四侧之上(例如，围绕通道区的一部分)的任何装置。本公开呈现的装置还包括具有设置在半导体通道层中的通道区的实施例。在各种实施例中，半导体通道层可以包括纳米片通道、纳米线通道、条形通道及/或其他合适的通道配置。本公开呈现的装置的实施例，其可以具有与单一连续栅极结构相关的一个或多个通道区(例如，半导体通道层)。然而，所属技术领域技术人员将认知本公开的教示可以应用于单一通道(例如，单一半导体通道层)或任何数量的通道。所属技术领域技术人员将认知可以受益于本公开的各种方面的半导体装置的其他示例。
对于GAA晶体管，内间隔物形成在相邻半导体通道层的横向端部之间，以及形成在相邻半导体通道层之间的通道区中的源极/漏极部件和栅极结构之间。在示例性GAA晶体管工艺流程中，可以形成鳍片，其包括外延层堆叠(例如，交替的半导体通道层和虚设层)以及在外延层堆叠之上形成的一个或多个虚设栅极堆叠。虚设栅极堆叠包括一个或多个侧壁间隔物。在一些情况下，侧壁间隔物的形成也可以使侧壁间隔物的部分保留在装置的源极/漏极区中的外延层堆叠的至少下部的侧壁上。在侧壁间隔物形成之后，执行源极/漏极蚀刻工艺以去除装置的源极/漏极区中与虚设栅极堆叠相邻的外延层堆叠的部分。源极/漏极蚀刻工艺在装置的源极/漏极区中形成沟槽，其设置在侧壁间隔物的部分之间，侧壁间隔物的部分先前形成在源极/漏极区中的外延层堆叠的至少下部的侧壁上。在示例中，形成在源极/漏极区中的沟槽可以具有沟槽宽度，其由沟槽相对侧上的侧壁间隔物的部分之间的距离定义。源极/漏极蚀刻工艺形成的沟槽暴露外延层堆叠横向端部的侧壁表面，包括半导体通道层和虚设层的侧壁表面(例如，也称为鳍片侧壁表面)。在一些情况下，沟槽宽度可以大抵等于外延层堆叠的横向端部的宽度或大抵等于鳍片侧壁表面的宽度。之后可以执行虚设层凹蚀工艺以横向蚀刻虚设层，以沿着先前在相邻半导体通道层的横向端部之间形成的沟槽的侧壁形成凹槽。
之后，内间隔物材料沉积在装置上方，包括沿着沟槽的侧壁、在凹槽之中以及在每个沟槽的相对侧上的侧壁间隔物的部分上方。详细而言，在每个沟槽的相对侧上的侧壁间隔物的部分上方沉积内间隔物材料有效地减小沟槽宽度并导致鳍片侧壁表面的至少一部分被沉积的内间隔物材料覆盖，这会降低后续内间隔物修整工艺的工艺宽裕度(window)。因此，当沉积的内间隔物材料随后被回蚀(修整)以沿着相邻半导体通道层的横向端部之间的沟槽的侧壁形成内间隔物时，由于内间隔物蚀刻工艺的工艺宽裕度减少，至少一些内间隔物材料可能保留在外延层堆叠的半导体通道层中的至少一者(例如，至少最底部半导体通道层)的横向端部上。因此，随后在沟槽内形成的源极/漏极部件不仅会接触相邻的内间隔物和半导体通道层(其具有大抵不包含内间隔物材料的横向端部)，而且也会接触一个或多个半导体通道层(例如，最底部的半导体通道层)，其中至少一些内间隔物材料设置在半导体通道层的横向端部上(例如，在半导体通道层的鳍片侧壁表面上)。源极/漏极部件与半导体通道层之间的接触电阻会增加，且源极/漏极部件的外延成长品质会降低。
本公开的实施例提供优于现有技术的益处，尽管可以理解其他实施例可以提供不同的益处，但并非所有益处都必须在本公开中讨论，并且不要求所有实施例具备特定的益处。例如，本公开讨论的实施例包括用于提供多栅极装置(例如，GAA晶体管)的方法和结构，多栅极装置具有改善的虚设栅极侧壁间隔物，其用于形成内间隔物。在一些实施例中，提供鳍片，包括外延层堆叠(例如，交替的半导体通道层和虚设层)以及形成在外延层堆叠上方的一个或多个虚设栅极堆叠。如上所述，虚设栅极堆叠包括一个或多个侧壁间隔物。然而，根据本公开的一些实施例，虚设栅极侧壁间隔物可以包括具有不同蚀刻速率的组成层的多层侧壁间隔物。在一些情况下，虚设栅极侧壁间隔物包括双层侧壁间隔物，其中双层侧壁间隔物的两层各自具有不同的蚀刻速率。在此实例中，双层侧壁间隔物的第一层(例如，内侧壁间隔物层)形成在虚设栅极上方以及在装置的源极/漏极区中的外延层堆叠上方。之后，在双层侧壁间隔物的第一层之上形成双层侧壁间隔物的第二层(例如，外侧壁间隔物层)。在一些情况下，双层侧壁间隔物的第一层具有比双层侧壁间隔物的第二层更大的蚀刻速率。一般来说，对于多层侧壁间隔物层(例如，多于两层)，首先沉积的侧壁间隔物层(例如，最内部的侧壁间隔物层)，与装置的源极/漏极区中的虚设栅极和外延层堆叠直接接触，具有最高的蚀刻速率。在形成双层侧壁间隔物的第一层和第二层之后，进行侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺。在一些情况下，侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺可以作为分开的蚀刻工艺来执行。替代地，侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺可以作为单一的蚀刻工艺来执行，例如，单一的蚀刻工艺在源极/漏极区中形成沟槽同时也形成侧壁间隔物的部分。在一些实施例中，由于双层侧壁间隔物的第一层的蚀刻速率较高，侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺将比双层侧壁间隔物的第二层更快地蚀刻双层侧壁间隔物的第一层。因此，在源极/漏极区中形成的沟槽(例如，通过源极/漏极蚀刻工艺)，沟槽宽度由沟槽相对侧的侧壁间隔物的部分之间的距离定义，将具有漏斗状(例如，沟槽的顶宽度大于沟槽的底宽度)，其由侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺的组合所形成。在一些情况下，漏斗状的形成也可以称为双层侧壁间隔物的横向推动(lateral push)。在各种实施例中，沟槽漏斗状提供至少沟槽顶部的宽度大于相邻外延层堆叠的横向端部(鳍片侧壁表面)的宽度。
在虚设层凹蚀工艺之后，在装置上方沉积内间隔物材料，包括沿着沟槽的侧壁、在凹槽之中(例如，内间隔物被定义在其中)以及在每个沟槽的相对侧上的侧壁间隔物的部分上方。在每个沟槽的相对侧上的侧壁间隔物的部分上方沉积内间隔物材料有效地减小沟槽宽度；然而，由于沟槽的漏斗状，后续内间隔物修整工艺的工艺宽裕度仍然足够大。因此，当沉积的内间隔物材料随后被回蚀(修整)以形成内间隔物时，大抵没有内间隔物材料保留在外延层堆叠的半导体通道层的横向端部上，包括最底部的半导体通道层。因此，随后在沟槽内形成的源极/漏极部件将接触相邻的内间隔物和半导体通道层，其中每一者的横向端部(例如，鳍片侧壁表面)大抵不具有内间隔物材料。因此，源极/漏极部件与半导体通道层之间的接触电阻将得到改善(降低)以提供提升的装置性能，源极/漏极部件的外延成长品质将得到改善，并且没有额外的工艺成本。所属技术领域技术人员在阅读本公开后将能理解其他实施例以及其益处。
为了以下的讨论，图1提供多栅极装置100的简化俯视图。在各种实施例中，多栅极装置100可以包括FinFET装置、GAA晶体管或其他类型的多栅极装置。多栅极装置100可以包括从基板延伸的多个鳍片元件104、设置在鳍片元件104上方和周围的栅极结构108以及源极/漏极区105、107，其中源极/漏极区105、107形成在鳍片104之中、之上及/或周围。多栅极装置100的通道区，其可以包括多个半导体通道层(例如，当多栅极装置100包括GAA晶体管时)，沿着平面设置在鳍片104内并在栅极结构108下方，上述平面大抵平行由图1的剖面AA’定义的平面。在一些实施例中，侧壁间隔物也可以形成在栅极结构108的侧壁上。以下参考图2的方法更详细地讨论多栅极装置100的各种其他部件。
根据各种实施例，参照图2，图2示出半导体制造方法200，包括制造半导体装置300(例如，其包括多栅极装置)，半导体装置300具有改善的虚设栅极侧壁间隔物，其用于形成内间隔物。以下参考GAA晶体管的制造来讨论方法200。然而，应当理解，方法200的各方面可以同样地应用于其他类型的多栅极装置，或应用于由多栅极装置实现的各种类型的装置，例如静态随机存取存储器(static random-access memory,SRAM)装置、核心(逻辑)装置、模拟装置或其他类型的装置，而不悖离本公开实施例的范围。在一些实施例中，方法200可以用于制造多栅极装置100，如以上参考图1所述。因此，以上参考多栅极装置100所讨论的一个或多个方面也可以适用于方法200。应当理解，方法200包括具有互补式金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，因此在此仅简要描述。此外，可以在方法200之前、之后及/或期间执行额外的步骤。
此外，半导体装置300可以包括各种其他装置和部件，例如其他类型的装置，例如额外的晶体管、双极接面晶体管、电阻、电容、电感、二极管、保险丝及/或其他逻辑电路等，但是为了更好地理解本公开的概念而被简化。在一些实施例中，半导体装置300包括多个可以互连的半导体装置(例如，晶体管)，包括P型晶体管、N型晶体管等。此外，应当注意，方法200的工艺步骤，包括参考附图的任何描述，仅是示例性的，并不旨在限制权利要求中具体记载的内容。
方法200开始于步骤202，其中提供包括鳍片和虚设栅极的基板。参考图3A/图3B的示例，在步骤202的实施例中，提供包括鳍片304和虚设栅极堆叠311的基板。图3A提供半导体装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面，其通过(traverses)装置300的源极/漏极区。图3B提供半导体装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面。在一些实施例中，基板可以是半导体基板，例如硅基板。基板可以包括各种层，包括形成在半导体基板上的导电层或绝缘层。根据本领域已知的设计要求，基板可以包括各种掺杂配置。基板还可以包括其他半导体，例如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。替代地，基板可以包括化合物半导体及/或合金半导体。此外，基板可以可选地包括外延层(epi-layer)，可以被应变以提高性能，可以包括绝缘体上硅(silicon-on-insulator,SOI)结构及/或具有其他合适的增强部件。
鳍片304，包括层308和310，可以通过成长第一组成的外延层(例如，其随后被图案化以形成层310)，并插入第二组成的外延层(例如，其随后被图案化以形成层308)而形成。在一个实施例中，第一组成的外延层(例如，用于形成层310)是SiGe，且第二组成的外延层(例如，用于形成层308)是硅(Si)。然而，其他实施例可以具有其他配置，包括提供具有不同氧化速率及/或蚀刻选择性的第一组成和第二组成。例如，在一些实施例中，第一组成或第二组成的外延层中的任一者可以包括其他材料，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP或其组合。举例来说，第一组成或第二组成的外延层的外延成长可以通过分子束外延(molecular beam epitaxy,MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition,MOCVD)工艺及/或其他合适的外延成长工艺来执行。还应注意，虽然层308、310被示为在鳍片304内具有特定的堆叠顺序，其中层308是层308、310堆叠的最顶层，但其他配置也是可能的。例如，在一些情况下，层310可以替代地是层308、310堆叠的最顶层。换句话说，层308、310的成长顺序及其堆叠顺序可以互换或不同于图中所示的顺序，其皆包括在本公开的范围内。
可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍片304。光刻工艺可以包括在装置300上方形成光刻胶层，将光刻胶暴露于图案，执行曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩模元件。在一些实施例中，图案化光刻胶以形成掩模元件可以使用电子束(e-beam)光刻工艺来执行。之后可以使用掩模元件来保护基板的区域和在其上形成的层，同时，湿式及/或干式蚀刻工艺在未受保护的区域中形成沟槽通过第一组成和第二组成的外延层，并进入基板，从而留下多个延伸的鳍片304。
在各种实施例中，每个鳍片304包括由基板形成的基板部分302、层310(例如，包括第一组成)和层308(例如，包括第二组成)。在一些示例中，外延层308(例如，包括第二组成)或其部分可以形成装置300的GAA晶体管的通道区。例如，层308可以被称为用于形成GAA晶体管的通道区的半导体通道层。在各种实施例中，半导体通道层(例如，层308或其部分)可以包括纳米片通道、纳米线通道、条形通道及/或其他合适的通道配置。
应当注意，虽然鳍片304被示为包括三(3)层外延层310和三(3)层外延层308，但这仅是为了说明的目的，并不旨在限制权利要求中具体记载的内容。可以理解，可以形成任何数量的外延层，其中例如，外延层的数量取决于GAA晶体管所需的半导体通道层的数量。在一些示例中，外延层的数量以及半导体通道层的数量是基于由GAA晶体管实现的装置类型(例如，核心(逻辑)装置、SRAM装置或模拟装置等)来选择。在一些实施例中，外延层308的数量以及半导体通道层的数量在3和10之间。
在一些实施例中，外延层310各自具有约4-8纳米(nm)的厚度。在一些情况下，外延层308各自具有约4-8nm的厚度。如上所述，外延层308可以作为随后形成的多栅极装置(例如，GAA晶体管)的通道区，并且可以至少部分地基于装置性能考虑来选择其厚度。外延层310可以用于为随后形成的多栅极装置定义相邻通道区之间的间隙距离，并且其厚度也可以至少部分地基于装置性能考虑来选择。
在步骤202的另一个实施例中，继续参考图3A/图3B，凹蚀的浅沟槽隔离(shallowtrench isolation,STI)部件312形成为插入鳍片304。在一些示例中，在形成鳍片304之后，插入鳍片304的沟槽可以填充有介电材料。在一些实施例中，用于填充沟槽的介电材料可以包括SiO2、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass,FSG)、低K(介电常数)电介质、其组合及/或本领域已知的其他合适的材料。在各种示例中，介电材料可以通过CVD(化学气相沉积)工艺、次大气压CVD(SACVD)工艺、流动式CVD工艺、ALD(原子层沉积)工艺、PVD(物理气相沉积)工艺及/或其他合适的工艺来沉积。
在沉积介电材料之后，可以执行CMP(化学机械研磨)工艺以去除介电材料的多余部分并且平坦化装置300的顶表面，并且执行STI凹蚀工艺(例如，包括湿式及/或干式蚀刻工艺)以凹蚀鳍片304之间的介电材料并形成凹蚀的STI部件312。在各种示例中，鳍片304在凹蚀的STI部件312上方延伸，使得鳍片304各自的层308、310的外延堆叠露出。
在步骤202的进一步实施例中，并且继续参考图3A/图3B，形成虚设栅极。虽然目前的讨论关于替换栅极(栅极后制)工艺，由此形成虚设栅极结构并随后被替换，但是其他配置也是可能的。在一些实施例中，栅极堆叠311形成在半导体装置300的鳍片304上方。在一个实施例中，栅极堆叠311为虚设(牺牲)栅极堆叠，其随后在装置300的后续工艺阶段被移除并被最终的栅极堆叠替换。例如，栅极堆叠311可以在后续工艺阶段由高介电常数介电层(HK)和金属栅极电极(MG)替换。在一些实施例中，栅极堆叠311形成在基板上方并且至少部分地设置在半导体装置300的鳍片304上方。位于栅极堆叠311下方的鳍片304的部分可以称为通道区。栅极堆叠311还可以定义鳍片304的源极/漏极区，例如，鳍片304与通道区相邻并位于通道区相对侧的区域。在一些实施例中，侧壁间隔物也可以形成在栅极堆叠311的侧壁上，如下所述。
在一些实施例中，栅极堆叠311包括介电层309和介电层上方的电极层313。栅极堆叠311还可以包括一个或多个硬掩模层314、316。在一些实施例中，硬掩模层314可以包括氮化物层，而硬掩模层316可以包括氧化物层。在一些实施例中，栅极堆叠311通过各种工艺步骤形成，例如层沉积、图案化、蚀刻以及其他合适的工艺步骤。在一些示例中，层沉积工艺包括CVD(包括低压CVD和等离子体辅助CVD)、PVD、ALD、热氧化、电子束蒸镀或其他合适的沉积技术或其组合。例如在形成栅极堆叠311时，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，其进一步包括光刻胶涂布(例如，旋转涂布)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥及/或硬烘烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可以包括干式蚀刻(例如，RIE(反应离子蚀刻))、湿式蚀刻及/或其他蚀刻方法。
在一些实施例中，栅极堆叠311的介电层309包括氧化硅。替代地或额外地，介电层309可以包括氮化硅、高介电常数介电材料或其他合适的材料。在一些实施例中，电极层313可以包括多晶硅(polysilicon)。在一些实施例中，硬掩模层314的氮化物包括垫氮化物层，其可以包括Si3N4、氮氧化硅或碳化硅。在一些实施例中，硬掩模层316的氧化物包括垫氧化物层，其可以包括SiO2。
之后方法进行到步骤204，沉积间隔物层。详细而言，可以在形成栅极堆叠311之后沉积间隔物层。继续参考图3A/图3B的示例，在步骤204的实施例中，间隔物层402沉积在装置300上方。在一些实施例中，间隔物层402可以是顺应(conformal)层。间隔物层402可以沉积在栅极堆叠311的侧壁上方和侧壁上，以及鳍片304的侧壁上方和侧壁上(例如，在装置300的源极/漏极区中)。在一些实施例中，间隔物层402包括多个层，例如间隔物层402A和形成在间隔物层402A上方的间隔物层402B，其可以包括主间隔物层、衬层等。在示例中，间隔物层402A和402B各自具有不同的蚀刻速率。例如，在一些情况下，间隔物层402A具有比间隔物层402B更大的蚀刻速率。因此，用于后续内间隔物修整工艺的工艺宽裕度可以保持足够大，如下所述。一般来说，间隔物层402A、402B可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如，介电常数(K)小于7)及/或其组合。在一些情况下，间隔物层402A可以包括从包含Si、C、O和N的群组中选择的元素组合，其中间隔物层402A具有组成元素的第一比例和第一密度。在一些情况下，间隔物层402A可以具有大约3-6nm的厚度和大约2.0-5.5的介电常数(K值)。在一些实施例中，间隔物层402B也可以包括从包含Si、C、O和N的群组中选择的元素组合。然而，间隔物层402B具有组成元素的第二比例(不同于间隔物层402A的组成元素的第一比例)和第二密度(不同于间隔物层402A的第一密度)。在各种实施例中，间隔物层402A、402B的组成元素的比例差异和密度差异将决定间隔物层402A和间隔物层402B的蚀刻速率的差异。在一些情况下，间隔物层402B也可以具有大约3-6nm的厚度。因此，间隔物层402的总厚度可以在大约6-12nm之间的范围。在各种实施例中，间隔物层402B的K值与间隔物层402A的K值的比例在约0.8-2.5之间的范围。举例来说，间隔物层402A、402B可以通过使用工艺在装置300上顺应沉积介电材料来形成，例如CVD工艺、次大气压CVD(SACVD)工艺、流动式CVD工艺、ALD工艺、PVD工艺或其他合适的工艺。
方法200接着进行到步骤206，执行源极/漏极蚀刻工艺。参考图3A/图3B和图4A/图4B，在步骤206的实施例中，执行源极/漏极蚀刻工艺以蚀刻装置300的源极/漏极区中的层308、310的外延堆叠。图4A提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面(其通过装置300的源极/漏极区)，并且图4B提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面。应当注意，图4A的部分示出层308、310的外延堆叠，其中附图标记以虚线标示各个层，提供层308、310的外延堆叠沿着一平面的剖面图，上述平面大抵平行于由图1的剖面CC’定义的平面，其在源极/漏极蚀刻工艺之后暴露出来，如下所述。在一些实施例中，在装置300的源极/漏极区中蚀刻层308、310的外延堆叠之前，可以执行鳍片侧壁蚀刻工艺(或侧壁间隔物回蚀工艺)以从鳍片304的顶表面和侧壁的部分去除间隔物层402的部分，从而露出装置300的源极/漏极区中的鳍片304的层308、310的外延堆叠。在一些情况下，侧壁间隔物部分411保留在装置的源极/漏极区中的层308、310的至少下部的侧壁上(例如，在鳍片侧壁蚀刻工艺之后且在源极/漏极蚀刻工艺之前)。鳍片侧壁蚀刻工艺也可以从栅极堆叠311的顶表面和相邻栅极堆叠311之间的层308、310的外延堆叠的顶表面去除间隔物层402的部分。
之后，在步骤206的进一步实施例中，执行源极/漏极蚀刻工艺以去除装置300的源极/漏极区中暴露的外延层308、310以形成沟槽407，其露出鳍片304的下方基板部分302，以及沿着由图1的剖面CC’定义的平面的层308、310的外延堆叠，如上所述。在一些情况下，侧壁间隔物回蚀工艺及/或源极/漏极蚀刻工艺也可以蚀刻并进一步凹蚀STI部件312。在一些实施例中，鳍片侧壁蚀刻工艺(或侧壁间隔物回蚀工艺)和源极/漏极蚀刻工艺可以包括干式蚀刻工艺、湿式蚀刻工艺及/或其组合。
在一些实施例中，由于间隔物层402A的蚀刻速率比间隔物层402B更高，侧壁间隔物回蚀工艺和源极/漏极蚀刻工艺将比间隔物层402B更快地蚀刻间隔物层402A。因此，在源极/漏极区中形成沟槽407(例如，通过源极/漏极蚀刻工艺)，并且具有沟槽宽度W1、W2，沟槽宽度由沟槽两侧的相对侧壁间隔物部分411之间的距离定义，沟槽将具有漏斗状(例如，沟槽的顶宽度W1大于沟槽的底宽度W2)，其是通过侧壁间隔物回蚀工艺和源极/漏极极蚀刻工艺的组合所形成。在一些实施例中，沟槽漏斗状提供至少沟槽407的顶部具有宽度W1，其大于层308、310的相邻外延堆叠的横向端部(鳍片侧壁表面)的宽度W3。在此情况下，可以在侧壁间隔物部分411和平面DD’之间形成间隙413，平面DD’包括层308、310的相邻外延堆叠的侧壁。
之后，方法200进行到步骤208，执行虚设层凹蚀工艺。参考图4A/图4B和图5A/图5B/图5C的示例，在步骤208的实施例中，执行外延层310(虚设层)的凹蚀。图5A提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面(其通过装置300的源极/漏极区)，图5B提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面，图5C提供装置300的等角视图，其进一步示出图5A和图5B中所示的虚设层凹蚀工艺的特征。相似于图4A，如上所讨论，图5A的部分示出层308、310的外延堆叠，其中附图标记以虚线标示各个层，提供层308、310的外延堆叠沿着一平面的剖面图，上述平面大抵平行于由图1的剖面CC’定义的平面。
在步骤208的实施例中，虚设层凹蚀工艺包括外延层310(虚设层)的横向蚀刻以形成沿着沟槽407的侧壁的凹槽502。在一些情况下，虚设层凹蚀工艺也可以蚀刻并因此进一步凹蚀STI部件312。在各种示例中，虚设层凹蚀工艺可以包括干式蚀刻工艺、湿式蚀刻工艺及/或其组合。在一些实施例中，再次由于间隔物层402A的蚀刻速率比间隔物层402B更高，虚设层凹蚀工艺也将比间隔物层402B更快地进一步蚀刻间隔物层402A，并且可以减小侧壁间隔物部分411的整体尺寸。作为虚设层凹蚀工艺的结果，在源极/漏极区中形成的沟槽407(例如，通过源极/漏极蚀刻工艺)现在也将具有更突出的(扩大的)漏斗状，沟槽宽度为W1’、W2’，其中扩大的沟槽的顶宽度W1’大于扩大的沟槽的底宽度W2’。在一些实施例中，顶宽度W1’至少大于顶宽度W1(在虚设层凹蚀工艺之前)。在一些情况下，顶宽度W1’和底宽度W2’分别大于顶宽度W1和底宽度W2(在虚设层凹蚀工艺之前)。此外，在一些示例中，沟槽漏斗状提供至少顶宽度W1’大于层308、310的相邻外延堆叠的横向端部(鳍片侧壁表面)的宽度W3。在一些情况下，沟槽的顶宽度W1’和沟槽的底宽度W2’皆大于层308、310的相邻外延堆叠的横向端部(鳍片侧壁表面)的宽度W3。由于虚设层凹蚀工艺产生的更突出(扩大)的漏斗状，并且在一些实施例中，间隙413也可以增大(例如，侧壁间隔物部分411与平面DD’之间的距离增大)。在一些情况下，侧壁间隔物部分411和平面DD’之间的距离(其定义沟槽407的漏斗状)可以在大约3-6nm之间。
方法200之后进行到步骤210，沉积内间隔物材料。参考图5A/图5B/图5C和图6A/图6B/图6C的示例，在步骤210的实施例中，内间隔物材料602沉积在装置300上。图6A提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面(其通过装置300的源极/漏极区)，图6B提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面，图6C提供装置300的等角视图，其进一步示出图6A和图6B中所示的内间隔物材料沉积工艺的特征。应当注意，图6A中使用虚线标示内间隔物材料602的部分提供装置300沿着一平面的剖面图，上述平面大抵平行于由图1的剖面CC’定义的平面，并且示出沉积在相邻鳍片侧壁表面(包括层308、310的外延堆叠)上的内间隔物材料602。
在步骤210的一个实施例中，内间隔物材料602可以顺应地沉积在装置300上，包括沿着沟槽407的侧壁，在沿着沟槽407的侧壁形成的凹槽502之中，在相邻鳍片侧壁表面(包括层308、310的外延堆叠)之上，以及在沟槽407相对侧上的侧壁间隔物部分411之上。在沉积内间隔物材料602之后，沟槽407将具有减小的沟槽宽度W4、W5，其中顶宽度W4大于底宽度W5，并且沟槽407保持漏斗状。在一些情况下，沟槽宽度W4、W5可以在大约8-11nm之间，且鳍片侧壁间隔物部分411和内间隔物材料602的总高度H1可以在大约10-20nm之间。在各种示例中，减小的顶沟槽宽度W4小于顶宽度W1’(在沉积内间隔物材料602之前)，并且减小的底沟槽宽度W5小于底宽度W2’(在沉积内间隔物材料602之前)。此外，在一些示例中，顶沟槽宽度W4和底沟槽宽度W5可以小于层308、310的相邻外延堆叠的横向端部(鳍片侧壁表面)的宽度W3。然而，尽管有效沟槽宽度减小(例如，宽度W4、W5)，沟槽407的漏斗状也确保用于后续内间隔物修整工艺的工艺宽裕度保持足够大，如下所述。一般来说，根据本公开的实施例，相较于至少一些现有实施方案，沟槽407的漏斗状可以提供沟槽宽度大约3-6nm的增加(工艺宽裕度的增加)。
在一些示例中，内间隔物材料602可以包括例如SiCNx的介电材料。一般来说，在各种示例中，内间隔物材料602可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如，介电常数(K)小于7)及/或其组合。在一些实施例中，内间隔物材料602可以包括非晶硅。在一些实施例中，内间隔物材料602可以具有大约3-6nm厚度和大约2.0-5.5的介电常数(K值)。举例来说，内间隔物材料602可以通过使用工艺在装置300上顺应沉积介电材料来形成，例如CVD工艺、SACVD工艺、流动式CVD工艺、ALD工艺、PVD工艺或其他合适的工艺。
方法200之后进行到步骤212，执行内间隔物修整工艺。参考图6A/图6B/图6C和图7A/图7B/图7C的示例，在步骤212的实施例中，对装置300执行内间隔物修整(或内间隔物回蚀)工艺。图7A提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面(其通过装置300的源极/漏极区)，图7B提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面，图7C提供装置300的等角视图，其进一步示出图7A和图7B中所示的内间隔物修整工艺的特征。应当注意，图7A的部分示出外延层308(半导体通道层)和插入的内间隔物602A，其附图标记以虚线标示各个层，提供外延层308和内间隔物602A沿着一平面的剖面图，上述平面大抵平行于由图1的剖面CC’定义的平面。
在沉积内间隔物材料层602之后，执行内间隔物修整工艺(内间隔物回蚀工艺)。在一些实施例中，内间隔物修整工艺大抵从装置300移除内间隔物材料602，除了在内间隔物修整工艺之后仍然设置在沿着沟槽407的侧壁形成的凹槽502之中的内间隔物材料602的部分之外，其定义用于装置300的内间隔物602A。在一些情况下，如图所示，剩余的内间隔物材料602的薄层可以保留在沟槽407的底部、沿着侧壁间隔部分411的内侧壁(例如，占据先前由间隙413定义的空间)、以及沿着凹蚀的STI部件312的部分。然而，根据各种实施例并且由于沟槽407的漏斗状，用于内间隔物修整工艺的工艺宽裕度足够大以确保大抵没有内间隔物材料602保留在半导体通道层(外延层308)的横向端部(例如，鳍片侧壁表面)上，包括最底部的半导体通道层。因此，如下所述，随后在沟槽407中形成的源极/漏极部件将直接接触相邻的内间隔物602A和半导体通道层(没有任何位于之间的内间隔物材料602)。这将确保源极/漏极部件和半导体通道层(外延层308)之间的高品质、低电阻接触。还应注意，在各种示例中，内间隔物602A可以在栅极堆叠311的间隔物层402下方延伸，并且可选地至少部分地在栅极堆叠311的电极层313下方(例如，取决于沿着沟槽407的侧壁形成的凹槽502的尺寸)，同时邻接随后形成的源极/漏极部件，如下所述。
为了在内间隔物修整工艺(步骤212)之后提供关于装置300的结构的额外细节，参考图8，其提供图7A的装置300的部分702的放大图。如图所示，部分702显示最底部的半导体通道层(最底部的外延层308)、内间隔物602A、剩余的内间隔物材料602、STI部件312的部分、间隔物层402A和间隔物层402B。如前所述，在最底部的半导体通道层的横向端部(例如，鳍片侧壁表面)上大抵没有残留的内间隔物材料602，这将提升装置300的性能，如前所述。换句话说，大抵没有内间隔物材料602插入每个半导体通道层308的横向端部(例如，鳍片侧壁表面)以及随后形成的相邻源极/漏极部件902的相对表面，如下所述。图8也示出装置300的各种部件的示例性尺寸(例如，在内间隔物修整工艺之后)。例如，间隔物层402B的厚度X在大约2-5nm之间，间隔物层402A的厚度Y在大约1-4nm之间，以及沿着侧壁间隔物部分411的内侧壁的剩余内间隔物材料602的厚度Z(例如，占据先前由间隙413定义的空间)在大约0-2nm之间。如前所述，间隔物层402A、402B的沉积厚度皆在大约3-6nm之间。因此，根据各种实施例，并且由于间隔物层402A的蚀刻速率比间隔物层402B更大，间隔物层402A的最终厚度将小于间隔物层402B的最终厚度。此外，给定厚度Z的范围(0-2nm)并且在至少一些实施例中，沿着侧壁间隔物部分411的内侧壁没有残留的内间隔材料602(例如，占据先前由间隙413定义的空间)。因此，在一些情况下，间隙413可以在内间隔物修整工艺(步骤212)之后仍然存在。图8另外示出鳍片侧壁间隔物部分411从STI部件312到鳍片侧壁间隔物部分411的顶部的高度H2，以及鳍片侧壁间隔物部分411从与最底部半导体通道层(外延层308)的底表面大抵平行的平面到鳍片侧壁间隔物部分411的顶部的高度H3。在一些实施例中，高度H2可以在大约6-15nm之间，并且高度H3可以在大约1-10nm之间。
方法200接着进行到步骤214，形成源极/漏极部件。参考图7A/图7B和图9A/图9B图，在步骤214的实施例中，形成源极/漏极部件902。图9A提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面BB’定义的平面(其通过装置300的源极/漏极区)，图9B提供装置300的一个实施例沿着一平面的剖面图，上述平面大抵平行于由图1的剖面AA’定义的平面。在一些实施例中，源极/漏极部件902形成在源极/漏极区中，源极/漏极区与装置300的栅极堆叠311相邻并位于其任一侧。例如，源极/漏极部件902可以形成在装置300的沟槽407之中、基板的暴露部分之上(及/或任何剩余的内间隔物材料602之上)，并且与相邻的内间隔物602A和装置300的半导体通道层(外延层308)接触。可以肯定的是，在一些实施例中，可以在源极/漏极部件902形成之前立即执行清洁工艺以去除内间隔物材料602的残留部分。清洁工艺可以包括湿式蚀刻、干式蚀刻或其组合。
在一些实施例中，通过在源极/漏极区中外延成长半导体材料层来形成源极/漏极部件902。在各种实施例中，成长以形成源极/漏极部件902的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。源极/漏极部件902可以通过一个或多个外延(epi)工艺形成。在一些实施例中，源极/漏极部件902可以在外延工艺期间被原位掺杂。例如，在一些实施例中，外延成长的SiGe源极/漏极部件可以掺杂有硼。在一些情况下，外延成长的Si外延源极/漏极部件可以掺杂碳以形成Si:C源极/漏极部件，掺杂磷以形成Si:P源极/漏极部件，或掺杂碳和磷以形成SiCP源极/漏极部件。在一些实施例中，源极/漏极部件902并非原位掺杂，而是执行注入工艺以掺杂源极/漏极部件902。
详细而言，并且根据本公开的实施例，源极/漏极部件902将直接接触半导体通道层(外延层308)，每个半导体通道层具有大抵没有内间隔物材料的横向端部(例如，鳍片侧壁表面)。因此，源极/漏极部件902和半导体通道层(外延层308)(包括最底部的半导体通道层)之间的接触电阻将被改善(降低)。此外，由于半导体通道层的横向端部大抵没有内间隔物材料，源极/漏极部件902的外延成长品质将得到改善。其也没有与本公开的各种实施例相关的额外工艺成本。
一般来说，半导体装置300可以经受进一步工艺以形成本领域已知的各种部件和区域。例如，随后的工艺可以形成层间介电(inter-layer dielectric,ILD)层，可以去除虚设栅极堆叠311，可以执行半导体通道释出工艺(例如，包括选择性去除外延SiGe层310)，并且可以在基板上形成高介电常数/金属栅极堆叠、接触开口、接触金属以及各种接触件/导孔/线和多层互连部件(例如，金属层和层间电介质)，经配置以连接各种部件以形成可包含一个或多个多栅极装置(例如，一个或多个GAA晶体管)的功能电路。在进一步的示例中，多层互连可以包括垂直互连，例如导孔或接触件，以及水平互连，例如金属线。各种互连部件可以采用各种导电材料，包括铜、钨及/或硅化物。在一个示例中，使用镶嵌及/或双镶嵌工艺来形成与铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各种实施例，可以替换或去除上述的一些工艺步骤。此外，虽然方法200已被示为和被描述为包括具有GAA晶体管的装置300，但应理解其它装置配置也是可能的。
关于此处提供的描述，本公开实施例包括用于提供多栅极装置(例如，GAA晶体管)的方法和结构，多栅极装置具有改善的虚设栅极侧壁间隔物，其用于形成内间隔物。在一些实施例中，提供鳍片，包括外延层堆叠以及形成在外延层堆叠上方的一个或多个虚设栅极堆叠。虚设栅极堆叠包括一个或多个侧壁间隔物，侧壁间隔物包括多层侧壁间隔物，其具有不同蚀刻速率的组成层。例如，侧壁间隔物可以包括双层侧壁间隔物，其中双层侧壁间隔物的第一层形成在虚设栅极上方以及在装置的源极/漏极区中的外延层堆叠上方。之后，在双层侧壁间隔物的第一层之上形成双层侧壁间隔物的第二层。在一些情况下，双层侧壁间隔物的第一层具有比双层侧壁间隔物的第二层更大的蚀刻速率。在形成双层侧壁间隔物的第一层和第二层之后，执行侧壁间隔物回蚀工艺和源极/漏极刻蚀工艺。在一些实施例中，由于双层侧壁间隔物的第一层的蚀刻速率较高，侧壁间隔物回蚀工艺及/或源极/漏极蚀刻工艺将比双层侧壁间隔物的第二层更快地蚀刻双层侧壁间隔物的第一层。因此，在源极/漏极区中形成的沟槽，沟槽宽度由沟槽相对侧的侧壁间隔物部分之间的距离定义，将具有漏斗状(例如，沟槽的顶宽度大于沟槽的底宽度)。在执行虚设层凹蚀工艺之后，在装置上方沉积内间隔物材料，包括沿着沟槽的侧壁、在凹槽之中(例如，内间隔物被定义在其中)以及在每个沟槽的相对侧上的侧壁间隔物部分上方。在每个沟槽的相对侧上的侧壁间隔物部分上方沉积内间隔物材料有效地减小沟槽宽度；然而，由于沟槽的漏斗状，后续内间隔物修整工艺的工艺宽裕度仍然足够大。因此，当沉积的内间隔物材料随后被回蚀(修整)以形成内间隔物时，大抵没有内间隔物材料保留在外延层堆叠的半导体通道层的横向端部上，包括最底部的半导体通道层。因此，随后在沟槽内形成的源极/漏极部件将接触相邻的内间隔物和半导体通道层，其中每一者的横向端部(例如，鳍片侧壁表面)大抵不具有内间隔物材料。因此，源极/漏极部件与半导体通道层之间的接触电阻将得到改善(降低)以提供提升的装置性能，源极/漏极部件的外延成长品质将得到改善，并且没有额外的工艺成本。所属技术领域技术人员将容易理解，本公开描述的方法和结构可以应用于各种其他半导体装置，以在不悖离本公开范围的情况下有利地从其他装置获得相似的益处。
因此，本公开的一个实施例描述一种制造半导体装置的方法，包括：提供鳍片，鳍片从基板延伸，其中鳍片包括多个半导体通道层，以及其中栅极结构设置在鳍片上方；在栅极结构上方以及在相邻于栅极结构的源极/漏极区中的鳍片上方沉积第一间隔物层，其中第一间隔物层具有第一蚀刻速率；在第一间隔物层上方沉积第二间隔物层，其中第二间隔物层具有第二蚀刻速率，第二蚀刻速率小于第一蚀刻速率；从源极/漏极区去除半导体通道层，以在源极/漏极区中形成具有漏斗状(funnel shape)的沟槽；以及在形成具有漏斗状的沟槽之后，沿着沟槽的侧壁形成内间隔物，内间隔物插入(interposing)半导体通道层的相邻半导体通道层，其中每个半导体通道层的横向侧壁表面大抵不具有(substantiallyfree of)内间隔物材料。
在一些实施例中，还包括：在形成沟槽之前，执行鳍片侧壁蚀刻工艺，以从鳍片的顶表面与部分侧壁表面去除第一间隔物层与第二间隔物层的部分，其中侧壁间隔物部分至少保留在源极/漏极区之中的鳍片的侧壁表面的下部之上。
在一些实施例中，沟槽的宽度由沟槽的相对侧上的侧壁间隔物部分之间的距离定义。
在一些实施例中，具有漏斗状的沟槽具有顶沟槽宽度与底沟槽宽度，顶沟槽宽度大于底沟槽宽度。
在一些实施例中，还包括：在形成内间隔物之前，执行虚设层凹蚀工艺，以沿着沟槽的侧壁形成凹槽，其中内间隔物随后形成在凹槽之中，其中虚设层凹蚀工艺增加具有漏斗状的沟槽的尺寸。
在一些实施例中，形成具有漏斗状的沟槽在侧壁间隔物部分与平面之间形成间隙，平面包括设置在相邻的栅极结构下方的鳍片的侧壁。
在一些实施例中，形成内间隔物还包括：沿着沟槽的侧壁、在凹槽之中以及在沟槽的相对侧上的侧壁间隔物部分上方顺应地沉积内间隔物材料；以及执行内间隔物修整工艺，以大抵去除内间隔物材料，保留设置在凹槽之中的内间隔物材料的部分。
在一些实施例中，内间隔物修整工艺从每个半导体通道层的横向侧壁表面去除内间隔物材料。
在一些实施例中，还包括：在形成内间隔物之后，在源极/漏极区之中在具有漏斗状的沟槽之中形成源极/漏极部件，其中源极/漏极部件直接接触每个半导体通道层的横向侧壁表面。
在另一些实施例中，本公开提供一种制造半导体装置的方法，包括：在鳍片上方形成虚设栅极，鳍片包括多个通道层；在虚设栅极的侧壁上以及沿着相邻于虚设栅极的源极/漏极区中的鳍片的相对侧壁形成双层侧壁间隔物；执行源极/漏极蚀刻工艺，以从源极/漏极区去除通道层以形成沟槽，沟槽具有宽度，宽度由保留在源极/漏极区中相对的双层侧壁间隔物之间的距离定义，其中沟槽的顶宽度大于沟槽的底宽度；以及在形成沟槽之后，沿着沟槽的侧壁表面以及在相邻通道层之间形成内间隔物，其中通道层的最底部通道层的横向端部不具有内间隔物材料。
在另一些实施例中，还包括：在形成内间隔物之前，沿着沟槽的侧壁表面形成凹槽；以及在凹槽之中形成内间隔物。
在另一些实施例中，形成凹槽至少增加沟槽的顶宽度。
在另一些实施例中，形成凹槽减小沿着源极/漏极区中的鳍片的相对侧壁设置的双层侧壁间隔物的尺寸。
在另一些实施例中，双层侧壁间隔物的组成层具有不同的蚀刻速率。
在另一些实施例中，双层侧壁间隔物的内侧壁间隔物层具有比双层侧壁间隔物的外侧壁间隔物层大的蚀刻速率。
在另一些实施例中，形成内间隔物还包括：在半导体装置上方沉积内间隔物材料；以及执行内间隔物修整工艺，以去除内间隔物材料，保留在凹槽之中的内间隔物材料的部分，其中内间隔物修整工艺从每个通道层的横向端部去除内间隔物材料。
在另一些实施例中，还包括：在形成内间隔物之后，在沟槽之中形成源极/漏极部件，其中源极/漏极部件直接接触每个通道层的横向端部。
在又一个实施例中，本公开提供一种半导体装置，包括：栅极结构，形成在鳍片上方，其中鳍片包括相邻栅极结构的源极/漏极区；源极/漏极部件，设置在源极/漏极区之中；以及侧壁间隔物部分，设置在源极/漏极区之中以及在源极/漏极部件的相对侧上，其中侧壁间隔物部分定义沟槽，沟槽具有漏斗状，且其中源极/漏极部件的至少底部设置在具有漏斗状的沟槽之中；其中鳍片包括多个半导体通道层，半导体通道层被多个内间隔物插入，其中半导体通道层与内间隔物相邻源极/漏极部件，其中内间隔物由内间隔物材料组成，且其中内间隔物材料大抵未插入每个半导体通道层的横向侧壁表面以及大抵未插入相邻的源极/漏极部件的相对表面。
在又一些实施例中，相邻的源极/漏极部件的相对表面直接接触每个半导体通道层的横向侧壁表面。
在又一些实施例中，侧壁间隔物部分包括内侧壁间隔物层以及外侧壁间隔物层，内侧壁间隔物层具有第一厚度，外侧壁间隔物层具有大于第一厚度的第二厚度。
以上概述数个实施例的特征，以使所属技术领域中技术人员可以更加理解本实用新型实施例的观点。所属技术领域中技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中技术人员也应理解，此类等效的结构并无悖离本实用新型实施例的精神与范围，且可在不违背本实用新型实施例的精神和范围下，做各式各样的改变、取代和替换。因此，本实用新型的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一栅极结构，形成在一鳍片上方，其中该鳍片包括相邻该栅极结构的一源极/漏极区；
一源极/漏极部件，设置在该源极/漏极区之中；以及
多个侧壁间隔物部分，设置在该源极/漏极区之中以及在该源极/漏极部件的相对侧上，其中多个所述侧壁间隔物部分定义一沟槽，该沟槽具有漏斗状，且其中该源极/漏极部件的至少一底部设置在具有漏斗状的该沟槽之中；
其中该鳍片包括多个半导体通道层，多个所述半导体通道层被多个内间隔物插入，其中多个所述半导体通道层与多个所述内间隔物相邻该源极/漏极部件，其中多个所述内间隔物由一内间隔物材料组成，且其中该内间隔物材料大抵未插入多个所述半导体通道层的每个半导体通道层的横向侧壁表面以及大抵未插入相邻的该源极/漏极部件的相对表面。
2.如权利要求1所述的半导体装置，其特征在于，相邻的该源极/漏极部件的相对表面直接接触多个所述半导体通道层的每个半导体通道层的横向侧壁表面。
3.如权利要求1所述的半导体装置，其特征在于，多个所述侧壁间隔物部分包括一内侧壁间隔物层以及一外侧壁间隔物层，该内侧壁间隔物层具有一第一厚度，该外侧壁间隔物层具有大于该第一厚度的一第二厚度。
4.如权利要求3所述的半导体装置，其特征在于，该第一厚度为1纳米至4纳米。
5.如权利要求3所述的半导体装置，其特征在于，该第二厚度为2纳米至5纳米。
6.如权利要求1至5任一项所述的半导体装置，其特征在于，多个所述内间隔物各自的厚度为0纳米至2纳米。
7.如权利要求1至5任一项所述的半导体装置，其特征在于，该沟槽包括一顶宽度与一底宽度，且该顶宽度大于该底宽度。
8.如权利要求7所述的半导体装置，其特征在于，该顶宽度为8纳米至11纳米。
9.如权利要求1至5任一项所述的半导体装置，其特征在于，还包括一间隙，在该鳍片与多个所述侧壁间隔物部分之间。
10.如权利要求9所述的半导体装置，其特征在于，该间隙的宽度为3纳米至6纳米。
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