CN112951767A - 半导体器件及其形成方法 - Google Patents

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萧茹雄
苏庆煌
苏斌嘉
卢颕新
王琳松
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种形成半导体器件的方法包括：形成位于半导体区上方的伪栅极堆叠件；去除伪栅极堆叠件，以在栅极间隔件之间形成沟槽；形成延伸至沟槽中的替换栅极电介质；形成位于替换栅极电介质上的替换栅极电极。形成替换栅极电极包括沉积含金属层。沉积含金属层包括沉积具有第一平均粒度的下层；沉积位于下层上方的上层。下层和上层通过相同材料形成，并且上层具有大于第一平均粒度的第二平均粒径粒度。形成位于替换栅极电极的相对侧上的源极和漏极区。本发明的实施例还提供了一种半导体器件。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及一种半导体器件及其形成方法。
背景技术
金属氧化物半导体(MOS)器件通常包括金属栅极，其形成为解决常规多晶硅栅极中的多耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域扫除载流子、从而形成耗尽层时，就会发生多晶硅耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，使得更难在半导体表面上生成反型层。
金属栅极可以包括多个层，从而可以满足NMOS器件和PMOS器件的不同要求。金属栅极的形成通常包括去除伪栅极堆叠件以形成沟槽、沉积延伸至沟槽中的多个金属层、形成金属区以填充沟槽的其余部分、然后实施化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层和金属区的所剩部分形成金属栅极。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：形成位于半导体区上方的伪栅极堆叠件；去除伪栅极堆叠件，以在栅极间隔件之间形成沟槽；形成延伸至沟槽中的替换栅极电介质；形成位于替换栅极电介质上的替换栅极电极，其中，形成替换栅极电极包括沉积含金属层，并且其中，沉积含金属层包括：沉积具有第一平均粒度的下层；以及沉积位于下层上方的上层，其中，下层和上层通过相同材料形成，并且上层具有大于第一平均粒度的第二平均粒径粒度；以及形成位于替换栅极电极的相对侧上的源极和漏极区。
根据本发明的另一个方面，提供了一种半导体器件，包括：半导体区；栅极电介质，位于半导体区上方并且接触半导体区；栅极电极，位于栅极电介质上方，其中，栅极电极包括含金属层，并且含金属层包括：下层，具有第一平均粒度；以及上层，位于下层上方，其中，下层和上层通过相同材料形成，并且上层具有大于第一平均粒度的第二平均粒度；以及源极和漏极区，位于栅极电极的相对侧上。
根据本发明的又一个方面，提供了一种半导体器件，包括：半导体鳍部；栅极电介质，位于半导体鳍部的侧壁和顶面上；功函层，位于栅极电介质上方并且接触栅极电介质，其中，功函层具有U形截面图形状，并且其中，功函层包括第一底部部分，和位于第一底部部分的相对端部上方并且连接至第一底部部分的相对端部的第一侧壁部分；胶层，位于功函层的第一底部部分上方，其中，胶层包括第二底部部分，和位于第二底部部分上方并且连接至第二底部部分的第二侧壁部分；以及金属层，位于胶层的第二底部部分上方，其中，金属层包括：第一子层，具有第一平均粒度；以及第二子层，具有不同于第一平均粒度的第二平均粒度，其中，第一子层和第二子层通过相同的金属材料形成。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图6、图7A、图7B、图8A、图8B、图9-图13、图14A、和图14B示出了根据一些实施例的p型鳍式场效应晶体管(FinFET)的形成中的中间阶段的透视图和截面图；
图15示出了根据一些实施例的FinFET的栅极电极中的金属层的晶体尺寸；
图16示出了根据一些实施例的p型RF器件的鳍部和栅极堆叠件的布局；
图17示出了根据一些实施例的p型RF器件的鳍部、栅极堆叠件、接触过孔、和金属连接件的布局；
图18至图21示出了根据一些实施例的可以用作RF器件的一些p型晶体管；
图22示出了根据一些实施例的用于形成可以用作RF器件的p型FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
提供了适合用作射频(RF)器件的p型晶体管及其形成方法。根据本发明的一些实施例，形成金属(替换)栅极用于p型晶体管，其用作RF器件。金属栅极包括由相同材料形成并且具有不同粒度的两个含金属层。根据实施例，将p型鳍式场效应(FinFET)的形成用作示例来解释本发明的概念。其他类型的晶体管，例如p型平面晶体管、p型纳米片或者纳米线晶体管、p型全环栅(GAA)晶体管等，也可以采用本发明的概念。示出了根据一些实施例形成p型FinFET的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的附图标记用于指示相似的元件。尽管方法实施例可以论述为以特定顺序来实施，但其他方法实施例可以以任何逻辑顺序来实施。
图1-图6、图7A、图7B、图8A、图8B、图9-图13、图14A、和图14B示出了根据本发明的一些实施例的FinFET的形成中的中间阶段的截面图和透视图。这些图所示的工艺也示意性地反映在图22所示的工艺流程200中。
参考图1，提供了衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如用p型或者n型掺杂剂)或者是未掺杂的。半导体衬底20可以是晶圆10的一部分，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常为硅衬底或者玻璃衬底。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括碳掺杂的硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
进一步参考图1，阱区22形成在衬底20中。在图22所示的工艺流程200中，相应的工艺示出为工艺202。根据本发明的一些实施例，阱区22可以是通过将可以是硼、铟等的p型杂质注入至衬底20中而形成的p型阱区。根据本发明的其他实施例，阱区22可以是通过将可以是磷、砷、锑等的n型杂质注入至衬底20中而形成的n型阱区。所得的阱区22可以延伸至衬底20的顶面。n型或者p型杂质的浓度可以等于或者小于1018cm-3，例如在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区24形成为从衬底20的顶面延伸至衬底20中。在下文中，隔离区24可替代地称为浅沟槽隔离(STI)区。在图22所示的工艺流程200中，相应的工艺示出为工艺204。相邻的STI区24之间的衬底20的部分称为半导体条带26。为了形成STI区24，衬垫氧化层28和硬掩模层30形成在半导体衬底20上，然后进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本发明的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中半导体衬底20的顶面层进行氧化。衬垫氧化物层28用作半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作蚀刻停止层，用于蚀刻硬掩模层30。根据本发明的一些实施例，硬掩模层30例如使用低压化学气相沉积(LPCVD)通过氮化硅形成。根据本发明的其他实施例，硬掩模层30通过硅的热氮化或者等离子体增强化学气相沉积(PECVD)来形成。光刻胶(未示出)形成在硬掩模层30上，然后进行图案化。然后，使用图案化的光刻胶作为蚀刻掩模对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，将图案化的硬掩模层30用作蚀刻掩模，以蚀刻衬垫氧化物层28和衬底20，随后用(一些)介电材料填充衬底20中的所得沟槽。实施诸如化学机械抛光(CMP)工艺或者机械研磨工艺的平坦化工艺，以去除介电材料的多余部分，而(一些)介电材料的所剩部分为STI区24。STI区24可以包括衬垫电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫电介质也可以是沉积的氧化硅层、氮化硅层等，其使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、或者化学气相沉积(CVD)来形成。STI区24还可以包括衬垫氧化物上方的介电材料，其中介电材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。根据一些实施例，衬垫电介质上方的介电材料可以包括氧化硅。
硬掩模30的顶面和STI区24的顶面可以基本上彼此齐平。半导体条带26位于相邻的STI区24之间。根据本发明的一些实施例，半导体条带26是原始衬底20的一部分，并且因此半导体条带26的材料与衬底20的材料相同。根据本发明的可替代的实施例，半导体条带26是替换条带，其通过蚀刻STI区24之间的衬底20的部分以形成凹进、并且实施外延以在凹进中再生长另一半导体材料而形成。因此，半导体条带26通过不同于衬底20的材料的半导体材料形成。根据一些实施例，半导体条带26通过硅锗、碳化硅、或者III-V族化合物半导体材料来形成。然后去除硬掩模30。
参考图3，STI区24凹进，从而半导体条带26的顶部高于STI区24的所剩部分的顶面24A凸出，以形成凸出的鳍部36。在图22所示的工艺流程200中，相应的工艺示出为工艺206。去除衬垫氧化物28。蚀刻可以使用干蚀刻工艺来实施，其中例如将HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可能会产生等离子体。也可以包括氩气。根据本发明的可替代的实施例，STI区24的凹进使用湿蚀刻工艺来实施。蚀刻化学品例如可以包括HF。
在上述实施例中，鳍部可以通过任何合适的方法来图案化。例如，可以使用一种或者多种光刻工艺(包括双图案化或者多图案化工艺)来图案化鳍部。通常，双图案化或者多图案化工艺组合了光刻和自对准工艺，从而允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件或者心轴来图案化鳍部。
参考图4，伪栅极堆叠件38形成为在(凸出的)鳍部36的顶面和侧壁上延伸。在图22所示的工艺流程200中，相应的工艺示出为工艺208。伪栅极堆叠件38可以包括伪栅极电介质40和位于伪栅极电介质40上方的伪栅极电极42。伪栅极电介质40可以通过氧化硅或者类似材料形成。伪栅极电极42可以例如使用多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件38还可以包括伪栅极电极42上方的一个(或者多个)硬掩模层44。硬掩模层44可以通过氮化硅、氧化硅、碳氮化硅、或其多层形成。伪栅极堆叠件38可以跨过单个或者多个凸出的鳍部36和/或STI区24。伪栅极堆叠件38还具有垂直于凸出的鳍部36的长度方向的长度方向。
接下来，栅极间隔件46形成在伪栅极堆叠件38的侧壁上。在图22所示的工艺流程200中，相应的工艺也示出为工艺208。根据本发明的一些实施例，栅极间隔件46通过诸如多孔氧氮化硅、多孔氮碳化硅、多孔氮化硅等的(一些)低k介电材料形成，并且可以具有单层结构或者包括多个介电层的多层结构。栅极间隔件46的介电常数(k值)低于3.8，并且可以低于约3.0，例如，在约2.5和约3.0之间的范围内。
然后，实施蚀刻工艺，以蚀刻未被伪栅极堆叠件38和栅极间隔件46覆盖的凸出的鳍部36的部分，从而得到图5所示的结构。在图22所示的工艺流程200中，相应的工艺示出为工艺210。凹进可以是各向异性的，并且因此位于伪栅极堆叠件38和栅极间隔件46正下方的鳍部36的部分受到保护，并且未被蚀刻。根据一些实施例，凹进的半导体条带26的顶面可以低于STI区24的顶面24A。相应地形成凹进50。凹进50包括位于伪栅极堆叠件38的相对侧上的部分，以及位于凸出的鳍部36的所剩部分之间的部分。
接下来，通过在凹进50中选择性地生长(通过外延)半导体材料来形成外延区(源极/漏极区)54，得到图6的结构。在图22所示的工艺流程200中，相应的工艺示出为工艺212。例如，当所得的FinFET是p型FinFET时，可以生长掺硼硅锗(SiGeB)、掺硼硅(SiB)等。根据本发明的可替代的实施例，外延区54包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多层。当用外延区54填充凹进50之后，外延区54的进一步外延生长引起外延区54水平扩展，并且可以形成刻面。外延区54的进一步生长还可以引起相邻的外延区54彼此融合。可能产生空隙(气隙)56。
在外延步骤之后，可以用p型杂质进一步注入外延区54，以形成源极和漏极区，其也用附图标记54表示。根据本发明的可替代的实施例，当在外延期间用p型杂质原位掺杂外延区54时，可以忽略注入步骤。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。在图22所示的工艺流程200中，相应的工艺示出为工艺214。CESL58可以通过氮化硅、氧化硅、硅、碳氮化物等形成，并且可以使用CVD、ALD等形成。ILD60可以包括使用例如FCVD、旋涂、CVD、或另一种沉积方法形成的介电材料。ILD60可以通过含氧的介电材料形成，所述含氧的介电材料可以是氧化硅基的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺杂硼的硅磷玻璃(BPSG)等。可以实施诸如CMP工艺或者机械研磨工艺的平坦化工艺，以使ILD60、伪栅极堆叠件38、和栅极间隔件46的顶面彼此齐平。图7B示出了图7A所示的参考截面7B-7B。在图7B和随后的截面图中，示出了STI区24的顶面24A的高度，并且凸出的鳍部36高于顶面24A。
在形成如图7A和图7B所示的结构之后，去除如图7A和图7B所示的包括硬掩模44、伪栅极电极42、和伪栅极电介质40的伪栅极堆叠件38，形成如图8A和图8B所示的开口59。在图22所示的工艺流程200中，相应的工艺示出为工艺216。凸出的鳍部36的顶面和侧壁暴露于开口59。
接下来，参考图9，形成栅极电介质61，其延伸至开口59中，并且接触凸出的鳍部36的顶面和侧壁。在图22所示的工艺流程200中，相应的工艺示出为工艺218。根据本发明的一些实施例，栅极电介质61包括界面层(IL)62，其形成在凸出的鳍部36的暴露的顶面和侧壁表面上。IL62可以包括氧化物层，例如通过凸出的鳍部36的热氧化、化学氧化工艺、或者沉积工艺形成的氧化硅层。栅极电介质61还可以包括IL62上方的高k介电层64。高k介电层64可以通过包括Si、Hf、Zr、Pb、Sb、La等的高k介电材料形成。例如，高k介电层64可以通过氧化铪、氧化镧、氧化铝、氧化锆、其组合、其多层等形成，或者可以包括氧化铪、氧化镧、氧化铝、氧化锆、其组合、其多层等。高k介电层64的厚度可以在约
Figure BDA0002801500110000081
和约
Figure BDA0002801500110000082
之间的范围内。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0，或者更高。高k介电层64覆盖并且可以接触相应的下面的IL62。高k介电层64形成为保形层，并且在凸出的鳍部36的侧壁上以及栅极间隔件46的顶面和侧壁上延伸。根据本发明的一些实施例，高k介电层64使用ALD、CVD等形成。
进一步参考图10，通过沉积形成功函层66。在图22所示的工艺流程200中，相应的工艺示出为工艺220。功函层66可以包括整体由相同的材料形成的均质层，或者可以包括由彼此不同的材料形成的多个子层。功函层66包括具有高于约4.5eV的功函数的p功函层。功函数可以在约4.5eV和约5.3eV之间的范围内。功函层66可以是选自Ti、Ta、Cr、Ni、Mo、Cu、Zr、Zn、Fe、Sn等的(一些)金属的氮化物或者氧化物。例如，功函层66可以是或者包括：TiN层；碳氮化钨层(WCN)层；或者金属层，包括钨、铝、钴、或其合金等。
根据一些实施例，功函层66包括通过相同材料形成、并且具有相同组成或者不同组成的下(子)层66A和上(子)层66B。贯穿说明书，当这两层中的元素和元素的原子百分比都相同时，这两层称为具有相同的组成。相反地，当两层具有不同的元素和/或不同的元素的原子百分比时，这两层称为具有不同的组成。例如，当功函层66由TiN形成时，当下层66A和上层66B均由TiN形成时，当下层66A中钛的原子百分比与上层66B中钛的原子百分比相同、并且下层66A中氮的原子百分比与上层66B中氮的原子百分比相同时，下层66A和上层66B具有相同的组成。根据一些实施例，下层66A和上层66B通过相同的元素形成，并且可以具有相同的组成或者不同的组成。下层66A具有的粒度小于上层66B的粒度。下层66A的平均粒度小于约5nm，而上层66B的平均粒度在约3nm和约500nm之间的范围内。上层66B的平均粒度比下层66A的平均粒度的比值大于1.0，或者可以大于约100，并且可以在约1和约100之间的范围内。
可以通过诸如ALD、CVD等的保形沉积方法来沉积下层66A和上层66B。下层66A和上层66B的粒度的差异可以通过调整沉积工艺条件来实现，所述工艺条件包括但不限于晶圆10的温度、工艺气体的流量和沉积室的压力、沉积速率等。例如，下层66A可以在约300℃和约500℃之间的范围内的较高温度Temp1下进行沉积，而上层66B可以在约250℃和约450℃之间的范围内的较低温度Temp2下进行沉积。较高温度Temp1与较低温度Temp2之间的差可以大于约50℃，并且可以在约250℃和约500℃之间的范围内。
根据一些实施例，下层66A具有梯度粒度，其中下层66A的上部比下层66A的相应的下部具有逐渐增大的粒度。可以通过逐渐地(分阶段地或者连续地)调整下层66A的形成中的工艺条件，例如，逐渐降低晶圆温度和/或逐渐增加沉积速率等，来实现梯度粒度。另一方面，上层66B具有均匀的粒度(其中在上层66B的不同子层中没有明显的变化)。
根据一些实施例，在下层66A和上层66B的形成中，使用相同的处理气体(前体)。另外，在下层66A的形成中的不同处理气体的流量比可以与在上层66B的形成中的相应处理气体的相应流量比相等或者不同。例如，当使用CVD形成TiN时，可以使用TiCl4和NH3。在下层66A的形成中的TiCl4的流量比NH3的流量的比值可以等于或者不同于在上层66B的形成中的TiCl4的流量比NH3的流量的比值。
通过用相同材料形成具有两层(具有相同组成或不同组成)的功函层66，具有较小粒度的下层66A适合用作晶种层，用于上层66B的形成。然而，具有较小粒度的下层66A具有相对较高的薄层电阻，这不利地影响了所得晶体管的速度。因此，上层66B形成有较大的晶粒，并且因此具有较低的薄层电阻，以改善性能。根据一些实施例，上层66B的薄层电阻比下层66A的薄层电阻小于1.0，并且可以在约0.2和约0.9之间的范围内。
根据一些实施例，功函层66的厚度可以在约
Figure BDA0002801500110000101
和约
Figure BDA0002801500110000102
之间的范围内。为了使降低功函层66的总薄层电阻的益处最大化，上层66B可以厚于下层66A。例如，上层66B的厚度T2比下层66A的厚度T1的比值可以大于2、大于3等。在其他实施例中，厚度T2可以等于或者小于厚度T1。
参考图11，形成胶层(有时称为阻挡层)68。在图22所示的工艺流程200中，相应的工艺示出为工艺222。胶层68可以是含金属的层，根据一些实施例，其可以通过TiN、TaN等形成。根据一些实施例，胶层68使用ALD、CVD等形成。
图11和图12示出了完全填充开口59的主金属层70的形成。主金属层70可以包括整体由相同的材料形成的均质层，或者可以包括由彼此不同的材料形成的多个子层。主金属层70可以包括通过相同材料(包括相同元素)形成、并且具有相同组成或者不同组成的(子)层70A和70B。根据一些实施例，主金属层70的形成包括沉积下层70A，随后进行沉积工艺以形成上层70A。另外，主金属层70可以具有高于4.5eV的p型功函数，并且功函数可以在约4.5eV和约5.3eV之间的范围内。主金属层70的材料也是低电阻导电材料(可以是金属)。根据一些实施例，主金属层70可以通过钨、铝、钴、或其合金形成，或者可以包括钨、铝、钴、或其合金。在其中使用钨的示例工艺中，处理气体可以包括WF6和H2，并且可以使用一些载气，例如氩气。根据一些实施例，主金属层70与高k介电层64的距离S1足够小(例如小于约
Figure BDA0002801500110000103
)，从而主金属层70的下部可以用作FinFET的功函层的一部分。根据可替代的实施例，距离S1大于约
Figure BDA0002801500110000104
从而主金属层70不再具有功函层的功能。
参考图11，沉积下(子)层70A。在图22所示的工艺流程200中，相应的工艺示出为工艺224。参考图12，沉积上层70B。在图22所示的工艺流程200中，相应的工艺示出为工艺226。下层70A和上层70B可以通过诸如ALD、CVD、等离子体增强CVD(PECVD)等的沉积方法来沉积。根据一些实施例，下层70A具有的粒度小于上层70B的粒度。在图15中示意性地示出了相应的粒度。根据一些实施例，下层70A的平均粒度小于约5nm，而上层70B的平均粒度在约3nm和约500nm之间的范围内。上层70B的平均粒度比下层70A的平均粒度的比值大于0.5，或者可以大于约100，并且可以在约0.5和约500之间的范围内。形成具有较大粒度的上层可以减小相应的FinFET的薄层电阻。可替代地，下层70A的粒度可以等于或者大于功函层66的上层66B的粒度。
下层70A和上层70B的不同粒度可以通过调节沉积工艺条件来实现，所述工艺条件例如是晶片10的温度、工艺的流量和沉积室的压力、沉积速率等。例如，下层70A可以在约300℃和约500℃之间的范围内的较高温度Temp3下进行沉积，而上层70B可以在约250℃和约450℃之间的范围内的较低温度Temp4下进行沉积。较高温度Temp3与较低温度Temp4之间的差可以大于约50℃，并且可以在约250℃和约500℃之间的范围内。
根据一些实施例，下层70A具有梯度粒度，下层70A的上部比下层70A的相应的下部具有逐渐增大的粒度。可以通过逐渐地(分阶段地或者连续地)调节下层70A的形成中的工艺条件，例如，逐渐降低晶圆温度和/或逐渐增加沉积速率等，来实现梯度粒度。另一方面，上层70B具有均匀的粒度(其中在上层70B的不同子层中没有明显的变化)。
通过形成具有由相同材料形成的两层(具有相同组成或者不同组成)的主金属层70，具有较小粒度的下层70A适合用作晶种层，用于上层70B。然而，具有较小粒度的下层70A具有相对较高的薄层电阻，这不利地影响了所得晶体管的速度。因此，上层70B形成有较大的晶粒，并且因此具有较低的薄层电阻，其例如可以在约10nΩ·m和约70nΩ·m之间的范围内。根据一些实施例，上层70B的薄层电阻比下层70A的薄层电阻小于1.0，并且可以在约0.2和约0.9之间的范围内。
根据一些实施例，上层70B厚于下层70A。例如，上层70B的厚度T4比下层70A的厚度T3的比值可以大于2、大于3等。根据其他实施例，厚度T4可以等于或者小于厚度T3。
在形成主金属层70之后，实施诸如化学机械抛光(CMP)工艺或者机械抛光工艺的平坦化工艺，以去除沉积的层的多余部分。在图22所示的工艺流程200中，相应的工艺示出为工艺228。如图13所示，高k介电层上方的层的所剩部分形成栅极堆叠件74，其包括栅极电介质61和替换栅极电极72。替换栅极电极72可以进一步包括功函层66、胶层68、和主金属层70。
根据可替代的实施例，可以替代功函层66和主金属层70两者都具有由相同材料形成但具有不同粒度的子层的是，功函层66没有子层，而主金属层70具有由相同材料形成但具有不同粒度的子层。
根据又一可替代的实施例，省略功函层66和胶层68的形成。而是，主金属层70直接形成在高k介电层64上并且与之物理接触。主金属层70于是既用作功函层又用作上覆填充金属。根据这些实施例，主金属层70包括由相同材料形成的两个子层(具有相同组成或者不同组成)，并且具有不同的晶粒。根据这些实施例的对应的主金属层70的材料和形成工艺的细节可以参考参考图11和图12的讨论找到。
随后，实施回蚀工艺，以使栅极堆叠件74凹进，从而在相对的栅极间隔件46之间形成沟槽。接下来，用介电材料填充沟槽，以形成介电区76，也如图13所示。在图22所示的工艺流程200中，相应的工艺示出为工艺230。介电区76通过诸如氮化硅、多孔氧氮化硅、氧碳化硅等的介电材料形成。介电区76也进行平坦化，从而其顶面与ILD60的顶面共面。
图14A示出了ILD78、栅极接触插塞80、源极/漏极硅化物区82、和源极/漏极接触插塞84的形成。在图22所示的工艺流程200中，相应的工艺示出为工艺232。ILD78可以通过选自用于形成ILD60的同一组候选材料的介电材料形成。源极/漏极接触插塞84的形成包括：通过蚀刻ILD78和ILD60以暴露下面的CESL58的部分，来形成接触开口；然后蚀刻暴露的CESL58的部分，以露出源极/漏极区54。在随后的工艺中，沉积金属层(例如Ti层)以延伸至接触开口中。可以实施金属氮化物层(例如TiN层)81。然后实施退火工艺，以使金属层与源极/漏极区54的顶部反应，以形成硅化物区82。然后将诸如铜、钨、铝、钴等的填充金属材料83填充至接触开口中，然后进行平坦化以去除多余的材料，从而获得源极/漏极接触插塞84。栅极接触插塞80的形成可以包括：蚀刻ILD78和介电区76以暴露栅极电极72，以及在相应的开口中形成栅极接触插塞80。栅极接触插塞80还可以包括扩散阻挡层81(例如氮化钛)，以及扩散阻挡层上方的金属区83(例如铜、钨、铝、钴等)。可以共享一些沉积工艺(例如金属区83的沉积)和平坦化工艺来形成栅极接触插塞80和源极/漏极接触插塞84。由此形成FinFET90。
图14B示出了根据可替代的实施例的FinFET90。这些实施例与如图14A所示的实施例相似，不同之处在于，未形成如图14A所示的功函层66和胶层68。而是，包括子层70A和70B的主金属层70物理接触高k介电层64。主金属层70具有p型功函数，并且因此，主金属层70的下部用作功函层。
根据一些实施例，源极/漏极接触插塞84和栅极接触插塞80中的金属区83也包括由相同材料(具有相同元素)形成、具有相同组成或者不同组成的两个子层。而且，下子层83A可以比上层83B具有更小的平均粒度。在图15中示意性地示出了相应的粒度。形成工艺可以类似于主金属层70的形成工艺。而且，子层83A和84B的粒度和相对厚度的范围也可以分别与子层70A和70B的相似。
根据一些实施例，如图14A和图14B所示的FinFET90可以用于形成在RF电路中使用的RF器件。RF器件工作在高频，例如在约100kHz和约300GHz之间、或者在约1GHz和约300GHz之间的范围内。传统上，n型晶体管用作RF器件，而p型晶体管由于其速度不够快而不能用作RF器件。根据一些实施例，通过减小栅极电极和接触插塞的薄层电阻，可以将p型FinFET90用作RF器件。图16示出了用于形成RF器件的凸出的鳍部36(包括36A和36B)和伪栅极堆叠件38(包括38A、38B和38C)的布局。在布局的中心区96中，是凸出的鳍部36A和伪栅极堆叠件38A。图16中的布局可以对应于图4所示的结构。形成了一些窄的伪栅极堆叠件38C。
通过实施如图5、图6、图7A、图7B、图8A、图8B、图9-图13、图14A、和图14B所示的工艺，包括p型FinFET90和围绕p型FinFET90的保护环94的示例性RF器件92可以形成为如图17所示。图16中的伪栅极堆叠件38已经用替换栅极堆叠件74A和74B替换，并且图16中暴露的凸出的鳍部36已经用图17中的源极/漏极区54(包括54A和54B)替换。栅极堆叠件74A和74B可以共享共同的形成工艺来形成，并且可以具有相同的结构，或者可以以不同的工艺形成和/或具有不同的结构。源极/漏极区54A和54B也可以共享共同的形成工艺来形成，并且可以具有相同的结构，或者可以以不同的工艺形成和/或具有不同的结构。替换栅极堆叠件74A和源极/漏极区54形成布置成多行(作为示例为3行)的多个p型FinFET。每个p型FinFET可以具有如图14A或者图14B所示的相似结构。同一行中的多个p型FinFET共享共同的源极区和共同的漏极区(参考图14A和图14B中的附图标记54)。多个p型FinFET并联连接，以形成大的p型FinFET90’。P型FinFET90’可以电连接至RF信号源和/或RF信号处理单元。RF信号源可以包括但不限于RF天线、振荡器等。
伪源极/漏极区54B和伪替代栅极堆叠件74B形成保护环94。在如图17所示的示例中，形成了三个保护环94。还示出了用于互连目的的金属线98。根据一些实施例，保护环中的伪源极/漏极区54B和伪替换栅极堆叠件74B全部通过金属线98电接地。
根据一些实施例，p型FinFET90'与最近的保护环94之间的距离S2大于约3.2μm。由于保护环94和p型FinFET90'具有不同的结构，并且可以使用不同的工艺形成，因此该距离确保留有足够的空间，用于形成保护FinFET区和保护环区的一者的掩模，使p型FinFET90'和保护环94可以具有在其上形成的不同的工艺。
图18至图21示出了其中可以应用本发明的实施例的一些示例性p型晶体管，使得这些晶体管可以用作RF器件。图18示出了双栅极晶体管的俯视图，其中两个栅极形成在沟道的相对侧上。图19示出了在隔离区102上形成的FinFET的透视图。图20示出了包括两个沟道层的GAA晶体管的透视图。图21示出了包括一个沟道层的GAA晶体管。可以采用本发明的实施例来形成这些晶体管的栅极堆叠件，以提高运行速度。
本发明的实施例具有一些有利特征。通过形成包括由相同材料形成但具有不同粒度的子层的栅极电极，可以减小栅极电极的薄层电阻值，因此相应的p型晶体管具有高速，并且可以用作p型RF器件(开关)。
根据本发明的一些实施例，一种方法包括：形成位于半导体区上方的伪栅极堆叠件；去除伪栅极堆叠件，以在栅极间隔件之间形成沟槽；形成延伸至沟槽中的替换栅极电介质；形成位于替换栅极电介质上的替换栅极电极，其中，形成替换栅极电极包括沉积含金属层，并且其中，沉积含金属层包括沉积具有第一平均粒度的下层；沉积位于下层上方的上层，其中，下层和上层通过相同材料形成，并且上层具有大于第一平均粒度的第二平均粒径粒度；以及形成位于替换栅极电极的相对侧上的源极和漏极区。在一个实施例中，下层和上层具有相同的组成。在一个实施例中，沉积下层在第一温度下实施，并且沉积上层在低于第一温度的第二温度下实施。在一个实施例中，以第一沉积速率沉积下层，并且以高于第一沉积速率的第二沉积速率沉积上层。在一个实施例中，沉积下层和沉积上层使用相同的工艺气体来实施，并且在下层的形成中相同的工艺气体的流量比与在上层的形成中相同的工艺气体的对应的流量比相同。在一个实施例中，沉积含金属层包括沉积功函层。在一个实施例中，形成替换栅极电极包括：沉积位于替换栅极电介质上方的功函层，其中，含金属层沉积在功函层上方。在一实施例中，沉积含金属层包括沉积选自钨、铝、钴、及其合金的金属。在一个实施例中，该方法还包括形成位于替换栅极电极上方并且接触替换栅极电极的接触插塞，其中，形成接触插塞包括：沉积具有第三平均粒度的另外的下层；以及沉积位于另外的下层上方的另外的上层，其中，另外的下层和另外的上层通过另外的相同材料形成，并且另外的上层具有大于第三平均粒度的第四平均粒度。
根据本发明的一些实施例，一种器件包括：半导体区；栅极电介质，位于半导体区上方并且接触半导体区；栅极电极，位于栅极电介质上方，其中，栅极电极包括含金属层，并且含金属层包括：下层，具有第一平均粒度；以及上层，位于下层上方，其中，下层和上层通过相同材料形成，并且上层具有大于第一平均粒度的第二平均粒度；以及源极和漏极区，位于栅极电极的相对侧上。在一个实施例中，含金属层是功函层。在一个实施例中，该器件还包括：胶层，位于功函层上方并且接触功函层；以及金属填充区，位于胶层上方。在一个实施例中，栅极电极包括：功函层，位于栅极电介质上方；以及胶层，位于功函层上方并且接触功函层，其中，含金属层位于胶层上方。在一个实施例中，含金属层包括选自包括钨、铝、钴、及其组合的组的金属。在一个实施例中，栅极电介质、栅极电极、以及源极和漏极区形成p型晶体管的一部分，并且含金属层具有高于约4.5eV的功函数。
根据本发明的一些实施例，一种器件包括：半导体鳍部；栅极电介质，位于半导体鳍部的侧壁和顶面上；功函层，位于栅极电介质上方并且接触栅极电介质，其中，功函层具有U形截面图形状，并且其中，功函层包括第一底部部分，和位于第一底部部分的相对端部的上方并且连接至第一底部部分的相对端部的第一侧壁部分；胶层，位于功函层的第一底部部分上方，其中，胶层包括第二底部部分，和位于第二底部部分上方并且连接至第二底部部分的第二侧壁部分；以及金属层，位于功函层的第二底部部分上方，其中，金属层包括：第一子层，具有第一平均粒度；以及第二子层，具有不同于第一平均粒度的第二平均粒度，其中，第一子层和第二子层通过相同的金属材料形成。在一个实施例中，第二子层位于第一子层上方，并且第二平均粒度大于第一平均粒度。在一个实施例中，第二子层厚于第一子层。在一个实施例中，第一子层和第二子层均包括钨。在一个实施例中，第一子层和第二子层均包括钴。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成位于半导体区上方的伪栅极堆叠件；
去除所述伪栅极堆叠件，以在栅极间隔件之间形成沟槽；
形成延伸至所述沟槽中的替换栅极电介质；
形成位于所述替换栅极电介质上的替换栅极电极，其中，所述形成所述替换栅极电极包括沉积含金属层，并且其中，所述沉积所述含金属层包括：
沉积具有第一平均粒度的下层；以及
沉积位于所述下层上方的上层，其中，所述下层和所述上层通过相同材料形成，并且所述上层具有大于所述第一平均粒度的第二平均粒径粒度；以及
形成位于所述替换栅极电极的相对侧上的源极和漏极区。
2.根据权利要求1所述的方法，其中，所述下层和所述上层具有相同的组成。
3.根据权利要求1所述的方法，其中，所述沉积所述下层在第一温度下实施，并且所述沉积所述上层在低于所述第一温度的第二温度下实施。
4.根据权利要求1所述的方法，其中，以第一沉积速率沉积所述下层，并且以高于所述第一沉积速率的第二沉积速率沉积所述上层。
5.根据权利要求1所述的方法，其中，所述沉积所述下层和所述沉积所述上层使用相同的工艺气体来实施，并且在所述下层的所述沉积中所述相同的工艺气体的流量比与在所述上层的所述沉积中所述相同的工艺气体的对应的流量比相同。
6.根据权利要求1所述的方法，其中，所述沉积所述含金属层包括沉积功函层。
7.根据权利要求1所述的方法，其中，所述形成所述替换栅极电极包括：
沉积位于所述替换栅极电介质上方的功函层，其中，所述含金属层沉积在所述功函层上方。
8.根据权利要求1所述的方法，其中，所述沉积所述含金属层包括沉积选自钨、铝、钴、及其合金的金属。
9.一种半导体器件，包括：
半导体区；
栅极电介质，位于所述半导体区上方并且接触所述半导体区；
栅极电极，位于所述栅极电介质上方，其中，所述栅极电极包括含金属层，并且所述含金属层包括：
下层，具有第一平均粒度；以及
上层，位于所述下层上方，其中，所述下层和所述上层通过相同材料形成，并且所述上层具有大于所述第一平均粒度的第二平均粒度；以及
源极和漏极区，位于所述栅极电极的相对侧上。
10.一种半导体器件，包括：
半导体鳍部；
栅极电介质，位于所述半导体鳍部的侧壁和顶面上；
功函层，位于所述栅极电介质上方并且接触所述栅极电介质，其中，所述功函层具有U形截面图形状，并且其中，所述功函层包括第一底部部分，和位于所述第一底部部分的相对端部上方并且连接至所述第一底部部分的所述相对端部的第一侧壁部分；
胶层，位于所述功函层的所述第一底部部分上方，其中，所述胶层包括第二底部部分，和位于所述第二底部部分上方并且连接至所述第二底部部分的第二侧壁部分；以及
金属层，位于所述胶层的所述第二底部部分上方，其中，所述金属层包括：
第一子层，具有第一平均粒度；以及
第二子层，具有不同于所述第一平均粒度的第二平均粒度，其中，所述第一子层和所述第二子层通过相同的金属材料形成。
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