CN114078756A - 半导体元件及其制备方法 - Google Patents

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CN114078756A
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conductor
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dielectric
semiconductor
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杨圣辉
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Nanya Technology Corp
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Abstract

本公开提供一种半导体元件及该半导体元件的制备方法。该半导体元件具有二栅极结构、一第一导体、一阻障、一第二导体以及多个气隙。该二栅极结构位在一半导体材料基底的一表面上。该第一导体设置在该二栅极结构之间。该阻障设置在该第一导体与该栅极结构之间。该第二导体设置在该第一导体上。所述气隙设置在该第二导体的两侧处。该第二导体的一宽度是较大于该第一导体的一宽度。

Description

半导体元件及其制备方法
技术领域
本申请案主张2020年8月11日申请的美国正式申请案第16/990,642号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件及其制备方法，特别是有关于一种半导体元件，包括至少一功能性栅极结构以及一自对准介电罩盖，而该至少一功能性栅极结构具有降低的栅极电阻，该自对准介电罩盖是设计来增加用于自对准接触形成的制程裕度，还具有一位元线，设置在该自对准介电罩盖上，且经由一位元线接触点而电性连接到一源极/漏极区。
背景技术
由于多个电子元件(例如晶体管、二极管、电阻器、电容器等等)的差异的整合密度中的连续改善，所以半导体产业是已经历快速成长。在大多数情况下，在整合密度中的此改善是来自于在最小特征尺寸中的重复缩减(例如使半导体制程节点朝次20nm(sub-20nm)节点缩小)，这使得更多元件能够整合到一给定区域中。由于对小型化、更高速度及更大频宽以及更低功耗及延迟的需求，是已出现对半导体晶粒的更小且更具创造性的封装技术的需要。
由于高度地缩放栅极间距，因此对于10nm节点及其他技术而言，自对准接触变成是不可避免的。自对准接触是需要一自对准介电罩盖，该自对准介电罩盖是位在一功能性栅极结构的一导电材料的顶部上，以将该源极/漏极区与该功能性栅极结构的该导电材料电性绝缘。
由于在该自对准介电罩盖与一层间介电(ILD)材料之间的有限蚀刻选择性，而其中该层间介电材料是侧向围绕该功能性栅极结构，所以自对准介电罩盖的侵蚀(erosion)是不可避免的。因此，自对准介电罩盖必须足够厚，以避免源极/漏极接触，源极/漏极接触是可能导致源极/漏极接触结构造成导电材料短路和介电崩溃(dielectric breakdown)(例如可靠性)问题。一厚的自对准介电罩盖亦表示深的材料凹陷，其是减少导电材料的体积，也因此增加栅极电阻。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，具有二栅极结构，位在一半导体材料基底的一表面上；一第一导体，位在该二栅极结构之间；一阻障，位在该第一导体与其中一栅极结构之间；一第二导体，设置在该第一导体上；以及多个气隙，设置在该第二导体的两侧处；其中该第二导体的一宽度是较大于该第一导体的一宽度。
在本公开的一些实施例中，一第一栓塞是位在一图案密集区，其中该第一栓塞包括该第一导体的一下部与该第二导体的一上部，以及一着陆垫，是位在该下部与该上部之间。
在本公开的一些实施例中，一第二栓塞是位在一图案稀疏区，其中该第二栓塞是由该第二导体所制。
在本公开的一些实施例中，每一栅极结构包括一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，是较大于至少一端部的一垂直厚度。
在本公开的一些实施例中，该半导体元件还包括一自对准介电罩盖，位在该栅极导体结构上，其中该自对准介电罩盖具有一中间部，该中间部具有一垂直厚度，是较小于每一端部的一垂直厚度。
在本公开的一些实施例中，该栅极结构还包括一栅极介电材料层，是位在该栅极导体结构的一侧壁上以及在该栅极导体结构的一最下表面上，其中该栅极介电材料层沿该栅极导体结构的该侧壁具有一垂直厚度，是较小于该栅极导体结构的该中间部的一垂直厚度。
在本公开的一些实施例中，该自对准介电罩盖的至少一端部是延伸在该栅极介电材料层的一最上表面上，以及在一介电间隙子的一最上表面上，而该介电间隙子是位在该栅极介电材料层的一侧壁上。
在本公开的一些实施例中，该栅极介电材料层的该垂直厚度是相同于该介电间隙子的一垂直厚度。
在本公开的一些实施例中，该栅极介电材料层的该垂直厚度与该介电间隙子的该垂直厚度，是相同于该栅极导体结构的至少一端部的一最外边缘的该垂直厚度。
在本公开的一些实施例中，该半导体元件还包括一第一层间介电材料以及一第二层间介电材料，该第一层间介电材料侧向围绕该功能性栅极结构，该第二层间介电材料位在该第一层间介电材料上以及在该自对准介电罩盖上。
在本公开的一些实施例中，该第一导体为一位元线接触点，以及该第二导体为一位元线。
在本公开的一些实施例中，该半导体材料基底为一块状半导体基底、一绝缘体上覆半导体的一最上面半导体材料层、一半导体鳍件或一半导体纳米线。
本公开的另一实施例提供一种半导体元件的制备方法，包括：形成具有一栅极导体材料的二栅极结构在一半导体材料基底的一表面上、形成一介电间隙子在该二栅极结构的各侧壁上，以及形成一第一层间介电材料以侧向围绕该介电间隙子；凹陷该介电间隙子；蚀刻该栅极导体材料，以形成一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，是较大于每一端部的一垂直厚度；形成一自对准介电罩盖在该栅极导体结构上，其中该自对准介电罩盖具有一中间部，该中间部是具有一垂直厚度，是较小于每一端部的一垂直厚度；形成一第二层间介电材料在该第一层间介电材料与该自对准介电罩盖上；形成一接触孔以穿经该第一层间介电材料与该第二层间介电材料，以实体暴露在该半导体材料基底中的一源极/漏极区；形成一第一导体在该接触孔中以及在该二栅极结构间；以及形成一第二导体在该接触孔中以及在该第一导体上，其中该第二导体的一宽度是较大于该第一导体的一宽度。
在本公开的一些实施例中，形成一接触孔以穿经该第一层间介电材料与该第二层间介电材料，以实体暴露在该半导体材料基底中的该源极/漏极区的该步骤，还包括：形成一下部在该二栅极结构与接触的该介电间隙子以及该自对准介电罩盖之间，以及形成一上部在该下部上、在该二栅极结构与接触的该自对准介电罩盖以及该第二层间介电材料之间。
在本公开的一些实施例中，该半导体元件的制备方法还包括在形成该第一导体在该接触孔中以及在该二栅极结构之间之后，形成一阻障在该第一导体与其中一个栅极结构之间。
在本公开的一些实施例中，该半导体元件的制备方法还包括在形成该第二导体在该接触孔中以及在该第一导体上之后，形成多个气隙在该第二导体的两侧处。
在本公开的一些实施例中，该第一导体为一位元线接触点。
在本公开的一些实施例中，该第二导体为一位元线。
在本公开的一些实施例中，形成该二栅极结构在该半导体材料基底的该表面上的该步骤，还包括：形成一栅极介电材料层在该栅极导体结构的一侧壁上以及在该栅极导体结构的一最下表面上，其中该栅极介电材料层沿该栅极导体结构的该侧壁具有一垂直厚度，是较小于该栅极导体结构的该中间部的一垂直厚度，且该栅极导体材料与该栅极介电材料层是形成该栅极结构。
在本公开的一些实施例中，形成该自对准介电罩盖在该栅极导体结构上的该步骤，还包括：形成一凹入的直角在该自对准介电罩盖的其中一个端部的一上部处，其中该自对准介电罩盖的至少一端部是延伸在该栅极介电材料层的一最上表面上以及在一介电间隙子的一最上表面上，而该介电间隙子是位在该栅极介电材料层的一侧壁上。
由于本公开该半导体元件的设计，是形成该第一导体与该第二导体，以避免该自对准介电罩盖角落的侵蚀。此外，其是避免源极/漏极接触，而源极/漏极接触是可能导致源极/漏极接触结构造成导电材料短路和介电崩溃(dielectric breakdown)(例如可靠性)问题。可借由该第一导体与该第二导体所维持的一厚的自对准介电罩盖，是亦表示深的材料凹陷，其是减少导电材料的体积，也因此增加栅极电阻。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为依据本公开一实施例一种半导体元件的制备方法的流程示意图。
图2为依据本公开的一例示半导体元件以及在制造阶段的一早期的剖视示意图，该结构具有二栅极结构，是位在一半导体材料基底的一表面上，其中一介电间隙子是位在该栅极结构的一侧壁上，以及一第一层间介电(ILD)材料侧向围绕该介电间隙子。
图3为图2例示的半导体元件在凹陷该介电间隙子之后的剖视示意图。
图4为图3例示的半导体元件在凹陷该栅极介电结构的该栅极介电材料层之后的剖视示意图。
图5为图4例示的半导体元件在蚀刻该栅极导体材料之后的剖视示意图，以提供一栅极导体结构，而该栅极导体结构具有一中间部，该中间部是具有一垂直厚度，其是大于每一端部的一垂直厚度。
图6为图5例示的半导体元件在该介电间隙子与该栅极介电材料层的第二次凹陷之后的剖视示意图。
图7为图6例示的半导体元件在形成一自对准介电罩盖在该栅极导体结构上之后的剖视示意图，其中该自对准介电罩盖具有一中间部，该中间部具有一厚度，是小于每一端部的一垂直厚度。
图8为图7例示的半导体元件在形成一第二层间介电材料在该第一层间介电材料与该自对准介电罩盖上，并形成一图案化遮罩在该第二层间介电材料上之后的剖视示意图，其中该图案化遮罩具有一开口，是位在该栅极结构的一源极/漏极区上。
图9为图8例示的半导体元件在转换该开口成为该第一及第二层间介电材料以提供一接触孔之后的剖视示意图，而该接触孔是实体地暴露该功能性栅极结构的其中一个源极/漏极区。
图10为图9例示的半导体元件在形成一阻障在该接触孔的一下部中之后的剖视示意图。
图11为图10例示的半导体元件在形成一开口在该阻障中之后的剖视示意图。
图12为图11例示的半导体元件在一第一导体在该阻障的该开口中之后的剖视示意图。
图13为图12例示的半导体元件在充填一牺牲材料在该接触孔的一上部中之后的剖视示意图。
图14为图13例示的半导体元件在形成一倒梯形(inverted-trapezoid)开口在该牺牲材料之后的剖视示意图，而该牺牲材料是位在该接触孔的该上部中处。
图15为图14例示的半导体元件在形成一第二导体在该倒梯形开口中之后的剖视示意图。
图16为图15例示的半导体元件在移除该牺牲材料以及形成多个气隙在该第二导体的两侧处之后的剖视示意图，其中该牺牲层是位在该接触孔的该上部中处。
图17为一存储器胞的顶视示意图。
图18为该例示的半导体元件具有一图案密集区以及一图案稀疏区的剖视示意图。
图19为图18的例示的半导体元件当一第一栓塞位在一图案密集区时的剖视示意图，其中该第一栓塞包括该第一导体的一下部与该第二导体的一上部，以及一着陆垫，是位在该下部与该上部之间。
图20为图18的例示的半导体元件当一第二栓塞位在一图案稀疏区时的剖视示意图，其中该第二栓塞是由该第二导体所制。
其中，附图标记说明如下：
10：半导体材料基底
12：源极/漏极区
14：介电间隙子
14R：第一凹陷介电间隙子
14S：第二凹陷栅极间隙子
16：第一层间介电材料
18：栅极介电材料层
18R：第一凹陷栅极介电材料层
18S：第二凹陷栅极介电材料层
20：栅极导体材料
20E：最外边缘
20S：栅极导体结构
22：自对准介电罩盖
24：第二层间介电材料
26：图案化遮罩
28：开口
30：接触孔
32：直角
34：下部
36：上部
40：阻障
42：开口
50：第一导体
60：牺牲材料
62：开口
70：第二导体
80：气隙
90：着陆垫
100：方法
200：栅极结构
300：存储器胞
P1：第一栓塞
P2：第二栓塞
R1：图案密集区
R2：图案稀疏区
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
W1：垂直厚度
W2：垂直厚度
W3：垂直厚度
W4：垂直厚度
W5：垂直厚度
W6：垂直厚度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
应当理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他量测(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他量测，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，是为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可借由利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范畴中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一实施例一种半导体元件的制备方法的流程示意图，其中依据一些实施例，该方法100包括步骤S11、S13、S15、S17、S19、S21、S23以及S25。图1的步骤S11到S25是结合下列图式进行描述。
请参考图1，在步骤S11，是执行形成二栅极结构在一半导体材料基底的一表面上。一介电间隙子是位在每一栅极结构的一侧壁上，以及一第一层间介电(ILD)材料侧向围绕介电间隙子。现在请参考图2，其是绘示本公开以及在制造阶段的一早期的一例示半导体元件。请参考图1及图2，图2的例示的结构具有二栅极结构200，是位在一半导体材料基底10的一表面上，其中一介电间隙子14是位在栅极结构200的一侧壁上，以及一第一层间介电材料16侧向围绕介电间隙子14。如图所示，图2的例示的结构具有多个源极/漏极区12，是位在半导体材料基底10中。
虽然本公开的各图式是绘示位在半导体材料基底10上的二栅极结构200，但本公开预期其中仅形成单一个栅极结构或两个以上栅极结构的实施例。“栅极结构”是指用于通过电场或磁场来控制半导体元件的输出电流(例如在通道中的多个载子的流动)的一主动栅极结构。在本公开的一些实施例中，每一栅极结构具有一栅极介电材料层18以及一栅极导体材料20。
在本公开的一实施例中，可使用一栅极先制制程(gate first process)来形成图2的例示的半导体元件。在一栅极先制制程中，栅极结构200是先形成在半导体材料基底10的一表面上。在形成栅极结构200之后，介电间隙子14是形成在栅极结构的各侧壁上。所述源极/漏极区12是形成在半导体材料基底10中，且在每一栅极结构200的覆盖区域(footprint)处。接着，形成第一层间介电材料16。在此一实施例中，栅极介电材料层18是仅位在栅极导体材料20的一最下表面的下面。
在本公开的另一实施例中，可使用一栅极后制制程(gate last process)来形成图2的例示的半导体元件。在一栅极后制制程中，至少一牺牲栅极结构(图未示)是先形成在半导体材料基底10的一表面上。在形成牺牲栅极结构之后，是形成多个介电间隙子14。接着，多个源极/漏极区12是形成在半导体材料基底10中以及在每一牺牲栅极结构的覆盖区域处。接着，是形成第一层间介电材料16。在形成第一层间介电材料16之后，是移除每一牺牲栅极结构，并以一功能性栅极结构200取代。在如图2所示的此一实施例中，栅极后制制程是提供栅极介电材料层18沿着每一栅极导体材料20的各侧壁以及在栅极导体材料20的最下表面的下方存在的结构。在此一实施例中，栅极介电材料层18可被称为一U形栅极介电材料层。
本公开的半导体材料基底10可由一或多个半导体材料所组成，而所述半导体材料是具有半导体特性。可使用来当作半导体材料基底10的所述半导体材料的例子是包括硅(Si)、硅锗(SiGe)合金、碳化硅锗(SiGeC)合金、锗(Ge)、III-V族化合物半导体或II-VI族化合物半导体，但并不以此为限。
在一实施例中，半导体材料基底10可为一块状(bulk)半导体基底。术语“块状半导体基底”是表示由如上所述的一或多个半导体材料整个所组成的一基底。在此一实施例中，栅极结构200是仅位在半导体材料基底10的一最上表面之上。
在另一实施例中，半导体材料基底10可为一绝缘体上覆半导体(SOI)基底的一最上面半导体材料层。绝缘体上覆半导体基底还包括一隔离层以及一处置基底(handlesubstrate)，该隔离层是接触该最上面半导体材料层的一最下表面，而处置基底是接触该隔离层的一最下表面；换句话说，一绝缘体上覆半导体基底是具有一隔离层，该隔离层是夹置在一最上表面材料层与一处置基底之间。在此一实施例中，栅极结构200是仅位在半导体材料基底10的一最上表面上。
在本公开的再一实施例中，半导体材料基底10可为一半导体材料鳍件。术语“半导体材料鳍件”是指由如上所述的半导体材料所组成的结构，而该结构是包括一对彼此平行的垂直侧壁。若是存在一个垂直平面，则一表面(或侧壁)是呈“垂直(vertical)”的话，则该表面与该垂直平面的偏离不会超过该表面的均方根粗糙度的三倍。在一实施例中，半导体材料鳍件具有一高度、一宽度以及一长度，而高度是从20nm到200nm，宽度是从5nm到30nm，长度是从20nm到200nm。小于或大于本文所提到的范围的其他高度及/或宽度及/或长度，亦可以在本公开中使用。在此一实施例中，可使用单一个半导体材料鳍件或是多个半导体材料鳍件。半导体材料鳍件是可借由图案化如上所定义的一块状半导体基底的一上部所形成，或者是借由如上所定义的一绝缘体上覆半导体基底的一最上面材料层的图案化所形成。图案化是可借由微影与蚀刻、一侧壁影像转移(sidewall image transfer，SIT)制程所执行，或者是借由直接自组装(direct self-assembly)制程，其中使用能够直接自组装的共聚物。
在本公开的再一另外实施例中，半导体材料基底10可为一半导体纳米线。术语“半导体纳米线”是指如上定义的一半导体材料所组成的结构，其直径是为数纳米等级或更小。可使用一单一半导体纳米线或多个半导体纳米线。当使用多个半导体纳米线时，所述纳米线可为一垂直堆叠架构，或者是所述纳米线可侧向位在相互邻近处。可使用所属技术领域中具有通常知识者所熟知的技术来形成半导体纳米线。半导体材料基底10亦可为一半导体纳米片(nanosheet)。一半导体纳米片是为一半导体材料的一薄片(sheet)。所述纳米片是可使用所属技术领域中具有通常知识者所熟知的技术来形成。
所述源极/漏极区12是由如上所定义的一半导体材料以及一p型掺杂物或一n型掺杂物所组成。通常，但不一定总是，所述源极/漏极区12是由与半导体材料基底10相同的半导体材料组成。在所述源极/漏极区12由与半导体材料基底10不相同的半导体材料组成的实施例中，一应变(strain)可施加到栅极结构200的一通道区。如所属技术领域中具有通常知识者所知道的，通道区是为半导体材料基底10的一部分，其是位在栅极结构200的下方以及在位于栅极结构的一侧上的一源极区与位于栅极结构的另一侧上的一漏极区之间。源极区与漏极区在文中是指所述源极/漏极区12。术语“p型”是指将杂质添加到本质半导体中，该本质半导体是产生价电子的缺陷。在一含硅半导体材料中，例如杂质的p型掺杂物的例子是包括硼、铝、镓以及铟(indium)，但并不以此为限。“N型”是指杂质的添加，该杂质是将自由电子贡献给本质半导体。在一含硅半导体材料中，例如杂质的n型掺杂物的例子是包括锑(antimony)、砷以及磷，但并不以此为限。在一例子中，所述源极/漏极区12可具有一掺杂浓度，是从4×1020atoms/cm3到3×1021atoms/cm3。
在一些实施例中，所述源极/漏极区12可借由引入如上所定义的一p型掺杂物或一n型掺杂物进入到半导体材料基底10的一些部分中所形成。所述掺杂物是可借由离子植入、气相掺杂(gas phase doping)而引入半导体材料基底10中，或者是借由使用一牺牲材料而引入到半导体材料基底10中，而该牺牲材料是包含如上所提及的其中一个掺杂物。
在另一实施例中，所述源极/漏极区12可借由形成多个源极/漏极沟槽在半导体材料基底10中，然后以一n型或一p型掺杂半导体材料充填每一沟槽所形成。所述源极/漏极沟槽的充填可包括一外延生长(epitaxial growth)制程。术语“外延生长”是指一第二半导体材料的生长是在一第一半导体材料的一生长表面上，其中正在生长的第二半导体材料具有与第一半导体材料相同的晶体特性(crystalline characteristics)。在一外延沉积制程中，控制由来源气体所提供的化学反应物，并设定系统参数，以使多个沉积原子以足够的能量到达第一半导体材料的生长表面，以在生长表面上移动并使其自身定向于生长表面的所述原子的晶体配置。可使用在本公开中的各式不同外延生长制程设备的例子，是包括例如快速热化学气相沉积(rapid thermal chemical vapor deposition，RTCVD)、低能量等离子体沉积(low-energy plasma deposition，LEPD)、超高真空化学气相沉积(ultra-highvacuum chemical vapor deposition，UHVCVD)、气压化学气相沉积(atmosphericpressure chemical vapor deposition，APCVD)以及分子束外延(molecular beamepitaxy，MBE)。用于外延沉积的温度通常从550℃到900℃的范围之间。虽然较高的温度通常导致较快的沉积，但是较快的沉积可能造成晶体缺陷以及膜破裂(film cracking)。所述源极/漏极区12的外延生长可使用任何已知前驱气体或气体混合物所实现。可使用类似氢、氮、氦以及氩的载体气体(carrier gases)。在一些实施例中，n型掺杂物或p型掺杂物是引入到前驱气体或是气体混合物。在其他实施例中，n型掺杂物或p型掺杂物是引入到一本质半导体材料中，其是外延生长在每一源极/漏极沟槽中。
如上所述，栅极结构200可包括一栅极介电材料层18以及一栅极导电材料20。栅极介电材料层18包含任何栅极介电材料。提供给栅极介电材料层18的栅极介电材料，可为一氧化物、氮化物及/或氮氧化物。在一实施例中，提供给栅极介电材料层18的栅极介电材料可为一高介电常数材料，其是具有大于4.0的一介电常数。高介电常数材料的例子包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON,SiNX、其硅酸盐(silicate)以及其合金，但并不以此为限。x的每个数值是独立地从0.5到3，y的每个数值是独立地从0到2。在一些实施例中，可形成由不同栅极介电材料以及一高介电常数介电质所组成的一多层栅极介电结构，所述不同栅极介电材料是例如二氧化硅，并当成栅极介电材料层18使用。
使用在提供给栅极介电材料层18的栅极介电材料，是可借由任何沉积制程所形成，举例来说，沉积制程是包括原子层沉积(ALD)、化学气相沉积(CVD)、等离子体加强化学气相沉积(PECVD)、物理气相沉积(PVD)、喷溅或原子层沉积。在本公开的一实施例中，使用在提供给栅极介电材料层18的栅极介电材料可具有一厚度，是从1nm到10nm的范围内。小于或大于上述厚度范围的其他厚度，亦可用于提供给栅极介电材料层18的栅极介电材料。
栅极结构的栅极导体材料20包括任何导电材料，举例来说，导电材料是包括掺杂多晶硅或非晶硅、锗、硅锗、一金属(例如钨、钛、钽、钌、铪、锆、钴、镍、铜、铝、铂、锡、银、金)、一导电金属复合材料(例如氮化钽、氮化钛、碳化钽、碳化钛、碳化铝钛(TiAlC)、硅化钨、氮化钨、氧化钌、硅化钴、硅化镍)、过渡金属铝化物(例如Ti3Al、ZrAl、TaC、TaMgC)、纳米碳管、导电碳、石墨烯(graphene)或任何适合的这些材料的组合。导电材料还可包括在沉积期间或之后掺入的掺杂物。在一些实施例中，一功函数设定层(图未示)可位在栅极介电材料层18与栅极导体材料20之间。功函数设定层可为一功函数金属(WFM)。功函数金属可为任何适合的材料，包括一氮化物、一碳化物及其组合，氮化物是包括TiN、TiAlN、HfN、HfSiN、TaN、TaSiN、WN、MoN、NbN，但并不以此为限；碳化物是包括TiC、TiAlC、TaC、HfC，但并不以此为限。在一些实施例中，一导电材料或是多个导电材料的组合是可当成栅极导体材料20与功函数金属两者使用。
栅极导体材料20与功函数金属可借由任何适合的制程或是任何适合的多个制程的组合所形成，其是包括原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、喷溅、镀覆(plating)、蒸镀(evaporation)、离子束沉积、电子束沉积、激光辅助沉积(laserassisted deposition)、化学-溶液沉积(chemical-solution deposition)等等，但并不以此为限。当形成一金属硅化物时，是使用一现有的硅化制程(silicidation process)。在一实施例中，使用在提供给栅极导体材料20的栅极导体材料可具有一厚度，是从50nm到200nm的范围内。小于或大于上述厚度范围的其他厚度，亦可用于提供给栅极导体材料20的栅极导体材料。
栅极结构200可借由提供给栅极介电材料与栅极导体材料的一栅极材料堆叠所形成。一平坦化制程可接着在栅极材料堆叠的形成之后。在一实施例中，且当形成多个栅极结构时，每一栅极结构可由相同的栅极介电材料及/或栅极导体材料所组成。在其他的实施例中，且当形成多个栅极结构时，一第一组栅极结构可由一第一栅极介电材料以及一第一栅极导体材料所组成，同时一第二组栅极结构可由一第二栅极介电材料以及一第二栅极导体材料所组成。在此一实施例中，第二栅极导体材料通常不同于第一栅极导体材料；第一与第二介电材料可为相同或不相同。在此一实施例中，可使用阻挡遮罩(block mask)技术，以提供具有至少不同的栅极导体材料的所述栅极结构。
介电间隙子14是由一介电间隙子材料所构成。介电间隙子材料通常不同于提供给栅极介电材料层18的栅极介电材料。可使用在本公开中的一介电间隙子材料的一例子是为氮化硅。介电间隙子14可借由一介电间隙子材料的沉积，以及接下来借由一间隙子蚀刻(spacer etch)所形成。举例来说，介电间隙子材料的沉积包括ALD、CVD、PECVD或PVD。间隙子蚀刻可包括一反应性离子蚀刻(reactive ion etch)。在一些实施例中(图未示)，介电间隙子14接触栅极导体材料20的一整个侧壁。在其他实施例中(如图2所例示)，介电间隙子14接触栅极介电材料层18的一侧壁。
侧向邻近介电间隙子且侧向围绕栅极结构200的第一层间介电材料16，是由一介电材料组成，而该介电材料在成分上是不同于介电间隙子14的介电材料。可使用在本公开中的第一层间介电材料16的介电材料的例子，是包括二氧化硅、未掺杂硅酸盐玻璃(undoped silicate glass，USG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、旋涂低介电常数介电层、CVD低介电常数介电层或其任何组合。在本公开全文中所使用的术语“低介电常数(low-k)”，是表示介电常数小于4.0的介电材料。在一些实施例中，一介电衬垫(例如氮化硅，图未示)是形成在第一层间介电材料16之前，且位在介电间隙子14的各侧壁上以及在所述源极/漏极区12的顶部上。
在一实施例中，第一层间介电材料16可借由一沉积制程所形成，举例来说，沉积制程是例如CVD、PECVD、蒸镀或旋转涂布。接着在第一层间介电材料16的沉积之后，可使用或可不使用一平坦化制程，举例来说，平坦化制程是例如化学机械研磨(CMP)及/或抛光(grinding)。第一层间介电材料16通常具有一最上表面，其是与介电间隙子14的一最上表面以及每一功能性栅极结构200的一最上表面为共面。
请参考图1，在步骤S13，执行凹陷介电间隙子。现在请参考图3，其是绘示图2的例示的半导体元件在凹陷介电间隙子14之后的剖视示意图。请参考图1及图3，在凹陷之后介电间隙子14所保留下来的部分是称为一第一凹陷介电间隙子14R。介电间隙子14的凹陷可使用一等向性蚀刻制程所执行，举例来说，等向性蚀刻制程是例如反应性离子蚀刻、化学干蚀刻或化学湿蚀刻。第一凹陷介电间隙子14R具有一高度，意即垂直厚度，其是小于介电间隙子14的原始高度，意即垂直厚度。第一凹陷介电间隙子14R具有一最上表面，其是位在第一层间介电材料16的最上表面以及功能性栅极结构200的一最上表面的下方。在栅极介电材料层18呈U形的一些实施例中，是实体暴露介电间隙子材料层18的一侧壁的一上部。在栅极介电材料层18呈非U形的一些实施例中，是实体暴露栅极导电材料20的一侧壁的一上部。
请参考图1，在步骤S15，执行蚀刻每一栅极结构的一栅极导体材料，以提供一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，该垂直厚度是较大于每一端部的一垂直厚度。现在请参考图4，是绘示图3的例示的半导体元件在凹陷栅极介电结构200的栅极介电材料层18之后的剖视示意图。请参考图1及图4，在一些实施例中且当栅极介电材料层18不是呈U形时，本公开的此步骤可以省略。栅极介电材料层18在凹陷之后所保留下来的部分，是被称为一第一凹陷栅极介电材料层18R。栅极介电材料层18的凹陷可使用一等向性蚀刻制程所执行，举例来说，等向性蚀刻制程是例如等离子体蚀刻或化学湿蚀刻。
第一凹陷栅极介电材料层18R具有一高度，意即垂直厚度，其是小于栅极介电材料层18的原始高度，意即垂直厚度。第一凹陷栅极介电材料层18R具有一最上表面，其是位在第一层间介电材料16的最上表面以及栅极导体材料20的一最上表面的下方。在所例示的实施例中，栅极介电材料层18的凹陷是实体暴露栅极导体材料20的一侧壁的一上部。
第一凹陷栅极介电材料18R的高度，意即垂直厚度，可相同于或不同于第一凹陷间隙子14R的高度，意即垂直厚度。图4是绘示一实施例，是第一凹陷栅极介电材料层18R与第一凹陷栅极间隙子14R具有一相同高度，意即垂直高度，因此第一凹陷栅极介电材料层18R与第一凹陷介电间隙子14R的各最上表面是相互为共面。
现在请参考图5，是绘示图4的例示的半导体元件在蚀刻栅极导体材料20之后的剖视示意图，以提供一栅极导体结构20S，栅极导体结构20S具有一中间部，该中间部具有一垂直厚度W3(意即高度)，垂直厚度W3是较大于每一端部的一垂直厚度W4(意即高度)；各端部是侧向邻近每一第一凹陷介电间隙子14R。意即，由此蚀刻所提供的栅极导体结构20S，是在栅极导体结构20S的中间处较高，而在栅极导体结构20S的各端部处较矮。在图5中，虚线是表示栅极导体材料20在执行此蚀刻之前的原始高度。具有栅极导体结构20S的一栅极结构是已降低栅极电阻。使用在提供给栅极导体结构20S的蚀刻是为一等向性蚀刻，其是选择移除一栅极导体材料。栅极导体结构20S的中间部可具有一最上表面，是与第一凹陷栅极介电材料层18R的最上表面以及第一凹陷介电间隙子14R的最上表面为共面、在其上方或在其下方。栅极导体结构20S的各端部具有最上表面，是在第一凹陷栅极介电材料层18R的最上表面以及第一凹陷介电间隙子14R的最上表面的下方。
请参考图6，是绘示图5的例示的半导体元件在介电间隙子(意即第一凹陷介电间隙子14R)与栅极介电材料层(意即第一凹陷栅极介电材料层18R)的第二次凹陷之后的剖视示意图。在一些实施例中，介电间隙子及/或栅极介电材料层的第二次凹陷是可省略。
第一凹陷介电间隙子14R所保留下来的部分在文中是被称为一第二凹陷栅极间隙子14S，同时第一凹陷栅极介电材料层18R所保留下来的部分可被称为一第二凹陷栅极介电材料层18S。第一凹陷介电间隙子14R的第二次凹陷通常发生在第一凹陷栅极介电材料层18R的第二次凹陷之前。
第一凹陷介电间隙子14R的第二次凹陷可使用上述用以凹陷介电间隙子14的其中一种非等向性蚀刻制程所执行。第二凹陷介电间隙子14S具有一高度，意即垂直厚度，其是小于凹陷介电间隙子14R的高度，意即垂直厚度。第二凹陷介电间隙子14S具有一最上表面，是位在第一层间介电材料16的最上表面与栅极材料结构20S的一最上表面的下方。在使用一U形介电材料层的实施例中，是实体暴露第一凹陷介电间隙子材料层18R的一侧壁的一上部。在栅极介电材料层18为非U形的实施例中，是实体暴露栅极导体结构20S的一侧壁的一上部。
第一凹陷栅极介电材料层18R的第二次凹陷可使用上述用以凹陷栅极介电材料层18的其中一种非等向性蚀刻制程所执行。第二凹陷栅极介电材料层18S具有一高度，意即垂直厚度，是小于第一凹陷栅极介电材料层18R的高度，意即垂直厚度。第二凹陷栅极介电材料层18S具有一最上表面，是位在第一层间介电材料16的最上表面与栅极材料结构20S的一最上表面的下方。在栅极介电材料层18呈非U形的实施例中，是实体暴露栅极导体结构20S的一侧壁的一上部。
在一些实施例中，第二凹陷栅极介电材料层18S可具有一垂直厚度W6，是与第二凹陷介电间隙子14S的垂直厚度W5相同。在此一实施例中，第二凹陷栅极介电材料层18S具有一最上表面，是与第二凹陷介电间隙子14S的一最上表面为共面。在一些实施例中，第二凹陷栅极介电材料层18S的垂直厚度与第二凹陷介电间隙子14S的垂直厚度，是相同于栅极导体结构20S的端部的最外边缘20E的垂直厚度。
请参考图1，在步骤S17，形成一自对准介电罩盖(self-aligned dielectric cap)在栅极导体结构上，其中自对准介电罩盖具有一中间部，该中间部具有一垂直厚度，其是较小于每一端部的一垂直厚度。现在请参考图7，是绘示图6的例示的半导体元件在形成一自对准介电罩盖22在栅极导体结构20S上之后的剖视示意图，其中自对准介电罩盖22具有一中间部，该中间部具有一垂直厚度，其是较小于每一端部的一垂直厚度。本公开的自对准介电罩盖22是改善用于形成一自对准源极/漏极接触结构(请参考本公开图10中的元件34)的制程裕度(process margin)。
请参考图1及图7，如图所示，自对准介电罩盖22的中间部重合在栅极导体结构20S上。在一些实施例中，且如图7所示，自对准介电罩盖22的每一端部是延伸到栅极介电材料层所保留下来的部分的一最上表面(意即第一或第二凹陷栅极介电材料层(18R，18S))上以及延伸到介电间隙子所保留下来的部分的一最上表面(意即第一或第二凹陷介电间隙子(14R，14S))上。在一些实施例中，且当栅极介电材料层18整体位在栅极导体材料20下方时，自对准介电罩盖22的每一端部是延伸到介电间隙子所保留下来的部分的一最上表面(意即第一或第二凹陷介电间隙子(14R，14S))上。
自对准介电罩盖22具有多个最外侧壁，所述最外侧壁是垂直对准介电间隙子所保留下来的部分的各最外侧壁(意即第一或第二凹陷介电间隙子(14R，14S))。自对准介电罩盖22具有一最上表面，是与第一层间介电材料16的一最上表面为共面。自对准介电罩盖22具有一侧壁，是直接接触第一层间介电材料16的一上侧壁。
自对准介电罩盖22是由一介电材料所构成，该介电材料在成分上是不同于第一层间介电材料16。在一例子中，自对准介电罩盖22是由氮化硅所构成。可使用在提供给自对准介电罩盖的其他介电材料，是包括SiC、SiON、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、氧化硅及其组合，但并不以此为限。
自对准介电罩盖22可使用一沉积制程所形成，举例来说，沉积制程是例如CVD、PECVD、ALD、高密度等离子体CVD(HDP CVD)、喷溅或那些沉积技术的任何适合的组合。一平坦化制程可接着在提供自对准介电罩盖22的介电材料的沉积之后。本公开的其他优点，是在中间部中较高的栅极导体结构20S是使得在栅极导体结构20S上方的开口更容易填充而没有孔洞，从而产生无孔洞的自对准介电质盖22。
请参考图1，在步骤S19，是执行形成一第二层间介电材料在第一层间介电材料与自对准介电罩盖上。现在请参考图8，是绘示图7的例示的半导体元件在形成一第二层间介电材料24在第一层间介电材料15与自对准介电罩盖22上，并形成一图案化遮罩26在第二层间介电材料24上之后的剖视示意图，其中图案化遮罩26具有一开口28，是位在栅极结构200的一源极/漏极区12上。
第二层间介电材料24是由上述用于第一层间介电材料16的其中一种介电材料所构成，而条件是提供给第二层间介电材料24的介电材料在成分上是与自对准介电罩盖22不同。在一实施例中，第二层间介电材料24是由与第一层间介电材料16相同的介电材料所构成。在另一实施例中，第二层间介电材料24是由一介电材料所构成，而该介电材料在成分上是与第一层间介电材料16不同。第二层间介电材料24可使用上述用于形成第一层间介电材料16的其中一种沉积制程所形成。一平坦化制程可以接着或可不接着在提供第二层间介电材料24的介电材料的沉积之后执行。第二层间介电材料24可具有一厚度，是介于上述第一层间介电材料16的厚度范围内。
图案化遮罩26是由任何光阻材料所构成。图案化遮罩26可借由第一次沉积一光阻材料在第二层间介电材料24上所形成，之后沉积的光阻材料是借由微影所图案化。微影是包括暴露光阻材料在一辐射(irradiation)的图案，以及使用现有的光阻显影剂(resistdeveloper)以显影(developing)暴露的光阻材料。或者是，图案化遮罩26可借由一硬遮罩层(例如氮化钛)所形成。然后使用微影以图案化硬遮罩层。然后使用硬遮罩层以图案化在下方的层间介电材料，以形成接触孔(contact hole)。
请参考图1，在步骤S21，执行形成一接触孔在第一与第二层间介电材料中。现在请参考图9，是绘示图8的例示的半导体元件在转换开口28成为该第一及第二层间介电材料(16，24)以提供一接触孔30之后的剖视示意图，而接触孔30是实体暴露其中一源极/漏极区12。请参考图1及图9，在此转换步骤期间，自对准介电罩盖22其中一端部的一角落是被侵蚀，如图9所示。开口28的转换是包括一或多个非等向性蚀刻制程，举例来说，是例如一定向离子蚀刻(directional reactive ion etch)。此步骤是提供一自对准介电罩盖22，其中自对准介电罩盖22的其中一端部的上部具有凹入的直角32。凹入的直角32是连接自对准介电罩盖22的最上表面到自对准介电罩盖22的垂直侧壁所保留下来的部分。
在本公开的一些实施例中，接触孔30包括一下部34以及一上部36。下部34是设置在二栅极结构200之间，并接触介电间隙子14(第二凹陷介电间隙子14S)以及自对准介电罩盖22(在直角32的底部下方)。上部36是设置在二栅极结构之间，并接触自对准介电罩盖22(在直角32的底部上方)以及第二层间介电材料24。
请参考图10，是绘示图9的例示的半导体元件在形成一阻障40在接触孔30的下部34中之后的剖视示意图。举例来说，阻障40可由下列材料所制：钛、氮化钛、钛钨合金、钽、氮化钽或其组合。在本公开的一些实施例中，阻障40是形成在接触孔30的下部34中。阻障40的最上表面是与接触孔30的直角32的底部为共面。
请参考图11，是绘示图10的例示的半导体元件在形成一开口42在阻障40中之后的剖视示意图。一蚀刻制程可用来蚀刻阻障40，以形成一开口42。蚀刻制程可使用上述用于形成开口42的其中一蚀刻制程所形成。
请参考图1，在步骤S23，是执行形成一第一导体在接触孔中，以及在二栅极结构之间。现在请参考图12，是绘示图11的例示的半导体元件在一第一导体50在阻障40的开口42中之后的剖视示意图。请参考图1及图12，第一导体50是充填或沉积在阻障40的开口42中。第一导体50的最上表面是与直角32的底部为共面。沉积制程可使用上述用于充填或沉积第一导体50在阻障40的开口42中的其中一沉积制程所实现。在本公开的一些实施例中，第一导体50是为一位元线接触点(BLC)。
现在请参考图13，是绘示图12的例示的半导体元件在充填一牺牲材料60在接触孔30的上部36中之后的剖视示意图。在本公开的一些实施例中，在形成第一导体50在阻障40的开口42中之后，一牺牲材料60是形成或沉积在接触孔30的上部36中。牺牲材料60是设置在第一导体50上。沉积制程可使用上述用于形成或沉积牺牲材料60在第一导体50上的其中一沉积制程所实现。
现在请参考图14，是绘示图13的例示的半导体元件在形成一倒梯形(inverted-trapezoid)开口62在牺牲材料60之后的剖视示意图，而牺牲材料60是位在接触孔30的上部36中。一蚀刻制程可使用来蚀刻牺牲层60，以形成倒梯形开口62。蚀刻制程可使用上述用于形成倒梯形开口62的其中一蚀刻制程所实现。
请参考图1，在步骤S25，是执行形成一第二导体在接触孔中以及在第一导体上。现在请参考图15，是绘示图14的例示的半导体元件在形成一第二导体70在倒梯形开口62中之后的剖视示意图。请参考图1及图15，在本公开的一些实施例中，在形成倒梯形开口62在牺牲材料60之后，其中牺牲材料60是位在接触孔30的上部36中，一第二导体70是形成或沉积在倒梯形开口62中。在本公开的一些实施例中，第二导体70的一材料是不同于第一导体50的一材料，但并不以此为限。第二导体70是设置在第一导体50上。沉积制程可使用上述用于形成或沉积第二导体70在倒梯形开口62中以及在第一导体50上的其中一种沉积制程所实现。在本公开的一些实施例中，第二导体70的一宽度W2是较大于第一导体50的一宽度W1。在本公开的一些实施例中，第二导体70是为一位元线(BL)。
请参考图16，是绘示图15的例示的半导体元件在移除牺牲材料60以及形成多个气隙80在第二导体70的两侧处之后的剖视示意图，而牺牲材料60是位在接触孔30的上部36中。一蚀刻制程可用来蚀刻牺牲材料60以留下第二导体70。蚀刻制程可使用上述用于移除牺牲材料60并留下第二导体70的其中一种蚀刻制程所实现。因此，是形成具有一自对准介电罩盖以及二导体(第一导体50以及第二导体70)的半导体元件，而半导体元件是例如一晶体管。
图17为一存储器胞的顶视示意图。图18为该例示的半导体元件具有一图案密集区以及一图案稀疏区的剖视示意图。对于一存储器胞300，例如DRAM，是有一图案密集区(pattern-dense region)R1以及一图案稀疏区(pattern-loose region)R2。请参考图19是绘示图18的例示的半导体元件当一第一栓塞P1位在一图案密集区R1时的剖视示意图。在本公开的一些实施例中，一第一栓塞P1包括第一导体50的一下部与第二导体70的一上部，以及一着陆垫90，是位在该下部与该上部之间。意即，第二导体70的材料是不同于第一导体50的材料。
请参考图20，是绘示图18的例示的半导体元件当一第二栓塞位在一图案稀疏区时的剖视示意图。在本公开的一些实施例中，一第二栓塞P2是由第二导体70所制。意即，第二导体70的材料是相同于第一导体50的材料。
由于本公开该半导体元件的设计，是形成第一导体50与第二导体70，以避免该自对准介电罩盖角落的侵蚀。此外，其是可避免源极/漏极接触，而源极/漏极接触是可能导致源极/漏极接触结构造成导电材料短路和介电崩溃(dielectric breakdown)(例如可靠性)问题。可借由第一导体50与第二导体70(例如形成在图案密集区R1中的第一栓塞P1或者是形成在图案稀疏区R2中的第二栓塞P2)所维持的一厚的自对准介电罩盖22，是亦表示深的材料凹陷，其是减少导电材料的体积，也因此增加栅极电阻。
本公开的一实施例提供一种半导体元件，具有二栅极结构，位在一半导体材料基底的一表面上；一第一导体，位在该二栅极结构之间；一阻障，位在该第一导体与其中一栅极结构之间；一第二导体，设置在该第一导体上；以及多个气隙，设置在该第二导体的两侧处；其中该第二导体的一宽度是较大于该第一导体的一宽度。
本公开的另一实施例提供一种半导体元件的制备方法，包括：形成具有一栅极导体材料的二栅极结构在一半导体材料基底的一表面上、形成一介电间隙子在该二栅极结构的各侧壁上，以及形成一第一层间介电材料以侧向围绕该介电间隙子；凹陷该介电间隙子；蚀刻该栅极导体材料，以形成一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，是较大于每一端部的一垂直厚度；形成一自对准介电罩盖在该栅极导体结构上，其中该自对准介电罩盖具有一中间部，该中间部是具有一垂直厚度，是较小于每一端部的一垂直厚度；形成一第二层间介电材料在该第一层间介电材料与该自对准介电罩盖上；形成一接触孔以穿经该第一层间介电材料与该第二层间介电材料，以实体暴露在该半导体材料基底中的一源极/漏极区；形成一第一导体在该接触孔中以及在该二栅极结构间；以及形成一第二导体在该接触孔中以及在该第一导体上，其中该第二导体的一宽度是较大于该第一导体的一宽度。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
二栅极结构，位在一半导体材料基底的一表面上；
一第一导体，位在该二栅极结构之间；
一阻障，位在该第一导体与其中一栅极结构之间；
一第二导体，设置在该第一导体上；以及
多个气隙，设置在该第二导体的两侧处；
其中该第二导体的一宽度是较大于该第一导体的一宽度。
2.如权利要求1所述的半导体元件，其中，一第一栓塞是位在一图案密集区，其中该第一栓塞包括该第一导体的一下部与该第二导体的一上部，以及一着陆垫，是位在该下部与该上部之间。
3.如权利要求1所述的半导体元件，其中，一第二栓塞是位在一图案稀疏区，其中该第二栓塞是由该第二导体所制。
4.如权利要求1所述的半导体元件，其中，每一栅极结构包括一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，是较大于至少一端部的一垂直厚度。
5.如权利要求4所述的半导体元件，还包括一自对准介电罩盖，位在该栅极导体结构上，其中该自对准介电罩盖具有一中间部，该中间部具有一垂直厚度，是较小于每一端部的一垂直厚度。
6.如权利要求5所述的半导体元件，其中，该栅极结构还包括一栅极介电材料层，是位在该栅极导体结构的一侧壁上以及在该栅极导体结构的一最下表面上，其中该栅极介电材料层沿该栅极导体结构的该侧壁具有一垂直厚度，是较小于该栅极导体结构的该中间部的一垂直厚度。
7.如权利要求6所述的半导体元件，其中，该自对准介电罩盖的至少一端部是延伸在该栅极介电材料层的一最上表面上，以及在一介电间隙子的一最上表面上，而该介电间隙子是位在该栅极介电材料层的一侧壁上。
8.如权利要求7所述的半导体元件，其中，该栅极介电材料层的该垂直厚度是相同于该介电间隙子的一垂直厚度。
9.如权利要求8所述的半导体元件，其中，该栅极介电材料层的该垂直厚度与该介电间隙子的该垂直厚度，是相同于该栅极导体结构的至少一端部的一最外边缘的该垂直厚度。
10.如权利要求5所述的半导体元件，还包括一第一层间介电材料以及一第二层间介电材料，该第一层间介电材料侧向围绕该栅极结构，该第二层间介电材料位在该第一层间介电材料上以及在该自对准介电罩盖上。
11.如权利要求1所述的半导体元件，其中，该第一导体为一位元线接触点，以及该第二导体为一位元线。
12.如权利要求1所述的半导体元件，其中，该半导体材料基底为一块状半导体基底、一绝缘体上覆半导体的一最上面半导体材料层、一半导体鳍件或一半导体纳米线。
13.一种半导体元件的制备方法，包括：
形成具有一栅极导体材料的二栅极结构在一半导体材料基底的一表面上、形成一介电间隙子在该二栅极结构的各侧壁上，以及形成一第一层间介电材料以侧向围绕该介电间隙子；
凹陷该介电间隙子；
蚀刻该栅极导体材料，以形成一栅极导体结构，该栅极导体结构具有一中间部，该中间部具有一垂直厚度，是较大于每一端部的一垂直厚度；
形成一自对准介电罩盖在该栅极导体结构上，其中该自对准介电罩盖具有一中间部，该中间部是具有一垂直厚度，是较小于每一端部的一垂直厚度；
形成一第二层间介电材料在该第一层间介电材料与该自对准介电罩盖上；
形成一接触孔以穿经该第一层间介电材料与该第二层间介电材料，以实体暴露在该半导体材料基底中的一源极/漏极区；
形成一第一导体在该接触孔中以及在该二栅极结构间；以及
形成一第二导体在该接触孔中以及在该第一导体上，其中该第二导体的一宽度是较大于该第一导体的一宽度。
14.如权利要求13所述的半导体元件的制备方法，其中，形成一接触孔以穿经该第一层间介电材料与该第二层间介电材料，以实体暴露在该半导体材料基底中的该源极/漏极区的步骤，还包括：形成一下部在该二栅极结构与接触的该介电间隙子以及该自对准介电罩盖之间，以及形成一上部在该下部上、在该二栅极结构与接触的该自对准介电罩盖以及该第二层间介电材料之间。
15.如权利要求13所述的半导体元件的制备方法，还包括：在形成该第一导体在该接触孔中以及在该二栅极结构之间之后，形成一阻障在该第一导体与其中一个栅极结构之间。
16.如权利要求15所述的半导体元件的制备方法，还包括：在形成该第二导体在该接触孔中以及在该第一导体上之后，形成多个气隙在该第二导体的两侧处。
17.如权利要求13所述的半导体元件的制备方法，其中，该第一导体为一位元线接触点。
18.如权利要求13所述的半导体元件的制备方法，其中，该第二导体为一位元线。
19.如权利要求13所述的半导体元件的制备方法，其中，形成该二栅极结构在该半导体材料基底的该表面上的步骤，还包括：形成一栅极介电材料层在该栅极导体结构的一侧壁上以及在该栅极导体结构的一最下表面上，其中该栅极介电材料层沿该栅极导体结构的该侧壁具有一垂直厚度，是较小于该栅极导体结构的该中间部的一垂直厚度，且该栅极导体材料与该栅极介电材料层是形成该栅极结构。
20.如权利要求13所述的半导体元件的制备方法，其中，形成该自对准介电罩盖在该栅极导体结构上的步骤，还包括：形成一凹入的直角在该自对准介电罩盖的其中一个端部的一上部处，其中该自对准介电罩盖的至少一端部是延伸在该栅极介电材料层的一最上表面上以及在一介电间隙子的一最上表面上，而该介电间隙子是位在该栅极介电材料层的一侧壁上。
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