TWI793598B - 半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有二閘極結構、一第一導體、一阻障、一第二導體以及複數個氣隙。該二閘極結構位在一半導體材料基底的一表面上。該第一導體設置在該二閘極結構之間。該阻障設置在該第一導體與該閘極結構之間。該第二導體設置在該第一導體上。該等氣隙設置在該第二導體的兩側處。該第二導體的一寬度係較大於該第一導體的一寬度。

Description

半導體元件及其製備方法
本申請案主張2020年8月11日申請之美國正式申請案第16/990,642號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是有關於一種半導體元件，包括至少一功能性閘極結構以及一自對準介電罩蓋，而該至少一功能性閘極結構具有降低的閘極電阻，該自對準介電罩蓋係設計來增加用於自對準接觸形成的製程裕度，還具有一位元線，設置在該自對準介電罩蓋上，且經由一位元線接觸點而電性連接到一源極/汲極區。
由於多個電子元件(例如電晶體、二極體、電阻器、電容器等等)之差異的整合密度中的連續改善，所以半導體產業係已經歷快速成長。在大多數情況下，在整合密度中的此改善係來自於在最小特徵尺寸中的重複縮減(例如使半導體製程節點朝次20nm(sub-20nm)節點縮小) ，這使得更多元件能夠整合到一給定區域中。由於對小型化、更高速度及更大頻寬以及更低功耗及延遲的需求，係已出現對半導體晶粒的更小且更具創造性的封裝技術的需要。
由於高度地縮放閘極間距，因此對於10nm節點及其他技術而言，自對準接觸變成是不可避免的。自對準接觸係需要一自對準介電罩蓋，該自對準介電罩蓋係位在一功能性閘極結構之一導電材料的頂部上，以將該源極/汲極區與該功能性閘極結構的該導電材料電性絕緣。
由於在該自對準介電罩蓋與一層間介電(ILD)材料之間的有限蝕刻選擇性，而其中該層間介電材料係側向圍繞該功能性閘極結構，所以自對準介電罩蓋的侵蝕(erosion)是不可避免的。因此，自對準介電罩蓋必須足夠厚，以避免源極/汲極接觸，源極/汲極接觸係可能導致源極/汲極接觸結構造成導電材料短路和介電崩潰(dielectric breakdown)(例如可靠性)問題。一厚的自對準介電罩蓋亦表示深的材料凹陷，其係減少導電材料的體積，也因此增加閘極電阻。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，具有二閘極結構，位在一半導體材料基底的一表面上；一第一導體，位在該二閘極結構之間；一阻障，位在該第一導體與其中一閘極結構之間；一第二導體，設置在該第一導體上；以及複數個氣隙，設置在該第二導體的兩側處；其中該第二導體的一寬度係較大於該第一導體的一寬度。
在本揭露的一些實施例中，一第一栓塞係位在一圖案密集區，其中該第一栓塞包括該第一導體的一下部與該第二導體的一上部，以及一著陸墊，係位在該下部與該上部之間。
在本揭露的一些實施例中，一第二栓塞係位在一圖案稀疏區，其中該第二栓塞係由該第二導體所製。
在本揭露的一些實施例中，每一閘極結構包括一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，係較大於至少一端部的一垂直厚度。
在本揭露的一些實施例中，該半導體元件還包括一自對準介電罩蓋，位在該閘極導體結構上，其中該自對準介電罩蓋具有一中間部，該中間部具有一垂直厚度，係較小於每一端部的一垂直厚度。
在本揭露的一些實施例中，該閘極結構還包括一閘極介電材料層，係位在該閘極導體結構的一側壁上以及在該閘極導體結構的一最下表面上，其中該閘極介電材料層沿該閘極導體結構的該側壁具有一垂直厚度，係較小於該閘極導體結構之該中間部的一垂直厚度。
在本揭露的一些實施例中，該自對準介電罩蓋的至少一端部係延伸在該閘極介電材料層的一最上表面上，以及在一介電間隙子的一最上表面上，而該介電間隙子係位在該閘極介電材料層的一側壁上。
在本揭露的一些實施例中，該閘極介電材料層的該垂直厚度係相同於該介電間隙子的一垂直厚度。
在本揭露的一些實施例中，該閘極介電材料層的該垂直厚度與該介電間隙子的該垂直厚度，係相同於該閘極導體結構之至少一端部的一最外邊緣的該垂直厚度。
在本揭露的一些實施例中，該半導體元件還包括一第一層間介電材料以及一第二層間介電材料，該第一層間介電材料側向圍繞該功能性閘極結構，該第二層間介電材料位在該第一層間介電材料上以及在該自對準介電罩蓋上。
在本揭露的一些實施例中，該第一導體為一位元線接觸點，以及該第二導體為一位元線。
在本揭露的一些實施例中，該半導體材料基底為一塊狀半導體基底、一絕緣體上覆半導體的一最上面半導體材料層、一半導體鰭件或一半導體奈米線。
本揭露之另一實施例提供一種半導體元件的製備方法，包括：形成具有一閘極導體材料之二閘極結構在一半導體材料基底的一表面上、形成一介電間隙子在該二閘極結構的各側壁上，以及形成一第一層間介電材料以側向圍繞該介電間隙子；凹陷該介電間隙子；蝕刻該閘極導體材料，以形成一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，係較大於每一端部的一垂直厚度；形成一自對準介電罩蓋在該閘極導體結構上，其中該自對準介電罩蓋具有一中間部，該中間部係具有一垂直厚度，係較小於每一端部的一垂直厚度；形成一第二層間介電材料在該第一層間介電材料與該自對準介電罩蓋上；形成一接觸孔以穿經該第一層間介電材料與該第二層間介電材料，以實體暴露在該半導體材料基底中的一源極/汲極區；形成一第一導體在該接觸孔中以及在該二閘極結構間；以及形成一第二導體在該接觸孔中以及在該第一導體上，其中該第二導體的一寬度係較大於該第一導體的一寬度。
在本揭露的一些實施例中，形成一接觸孔以穿經該第一層間介電材料與該第二層間介電材料，以實體暴露在該半導體材料基底中的該源極/汲極區的該步驟，還包括：形成一下部在該二閘極結構與接觸的該介電間隙子以及該自對準介電罩蓋之間，以及形成一上部在該下部上、在該二閘極結構與接觸的該自對準介電罩蓋以及該第二層間介電材料之間。
在本揭露的一些實施例中，該半導體元件的製備方法還包括在形成該第一導體在該接觸孔中以及在該二閘極結構之間之後，形成一阻障在該第一導體與其中一個閘極結構之間。
在本揭露的一些實施例中，該半導體元件的製備方法還包括在形成該第二導體在該接觸孔中以及在該第一導體上之後，形成複數個氣隙在該第二導體的兩側處。
在本揭露的一些實施例中，該第一導體為一位元線接觸點。
在本揭露的一些實施例中，該第二導體為一位元線。
在本揭露的一些實施例中，形成該二閘極結構在該半導體材料基底的該表面上的該步驟，還包括：形成一閘極介電材料層在該閘極導體結構的一側壁上以及在該閘極導體結構的一最下表面上，其中該閘極介電材料層沿該閘極導體結構的該側壁具有一垂直厚度，係較小於該閘極導體結構的該中間部的一垂直厚度，且該閘極導體材料與該閘極介電材料層係形成該閘極結構。
在本揭露的一些實施例中，形成該自對準介電罩蓋在該閘極導體結構上的該步驟，還包括：形成一凹入的直角在該自對準介電罩蓋之其中一個端部的一上部處，其中該自對準介電罩蓋的至少一端部係延伸在該閘極介電材料層的一最上表面上以及在一介電間隙子的一最上表面上，而該介電間隙子係位在該閘極介電材料層的一側壁上。
由於本揭露該半導體元件的設計，係形成該第一導體與該第二導體，以避免該自對準介電罩蓋角落的侵蝕。此外，其係避免源極/汲極接觸，而源極/汲極接觸係可能導致源極/汲極接觸結構造成導電材料短路和介電崩潰(dielectric breakdown)(例如可靠性)問題。可藉由該第一導體與該第二導體所維持之一厚的自對準介電罩蓋，係亦表示深的材料凹陷，其係減少導電材料的體積，也因此增加閘極電阻。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進步性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
圖1為依據本揭露一實施例一種半導體元件之製備方法的流程示意圖，其中依據一些實施例，該方法100包括步驟S11、S13、S15、S17、S19、S21、S23以及S25。圖1的步驟S11到S25係結合下列圖式進行描述。
請參考圖1，在步驟S11，係執行形成二閘極結構在一半導體材料基底的一表面上。一介電間隙子係位在每一閘極結構的一側壁上，以及一第一層間介電(ILD)材料側向圍繞介電間隙子。現在請參考圖2，其係繪示本揭露以及在製造階段的一早期之一例示半導體元件。請參考圖1及圖2，圖2之例示的結構具有二閘極結構200，係位在一半導體材料基底10的一表面上，其中一介電間隙子14係位在閘極結構200的一側壁上，以及一第一層間介電材料16側向圍繞介電間隙子14。如圖所示，圖2之例示的結構具有多個源極/汲極區12，係位在半導體材料基底10中。
雖然本揭露的各圖式係繪示位在半導體材料基底10上的二閘極結構200，但本揭露預期其中僅形成單一個閘極結構或兩個以上閘極結構的實施例。「閘極結構」是指用於通過電場或磁場來控制半導體元件的輸出電流(例如在通道中的多個載子的流動)的一主動閘極結構。在本揭露的一些實施例中，每一閘極結構具有一閘極介電材料層18以及一閘極導體材料20。
在本揭露的一實施例中，可使用一閘極先製製程(gate first process)來形成圖2之例示的半導體元件。在一閘極先製製程中，閘極結構200係先形成在半導體材料基底10的一表面上。在形成閘極結構200之後，介電間隙子14係形成在閘極結構的各側壁上。該等源極/汲極區12係形成在半導體材料基底10中，且在每一閘極結構200的覆蓋區域(footprint)處。接著，形成第一層間介電材料16。在此一實施例中，閘極介電材料層18係僅位在閘極導體材料20的一最下表面的下面。
在本揭露的另一實施例中，可使用一閘極後製製程(gate last process)來形成圖2之例示的半導體元件。在一閘極後製製程中，至少一犧牲閘極結構(圖未示)係先形成在半導體材料基底10的一表面上。在形成犧牲閘極結構之後，係形成多個介電間隙子14。接著，多個源極/汲極區12係形成在半導體材料基底10中以及在每一犧牲閘極結構的覆蓋區域處。接著，係形成第一層間介電材料16。在形成第一層間介電材料16之後，係移除每一犧牲閘極結構，並以一功能性閘極結構200取代。在如圖2所示的此一實施例中，閘極後製製程係提供閘極介電材料層18沿著每一閘極導體材料20的各側壁以及在閘極導體材料20的最下表面之下方存在的結構。在此一實施例中，閘極介電材料層18可被稱為一U形閘極介電材料層。
本揭露的半導體材料基底10可由一或多個半導體材料所組成，而該等半導體材料係具有半導體特性。可使用來當作半導體材料基底10之該等半導體材料的例子係包括矽(Si)、矽鍺(SiGe)合金、碳化矽鍺(SiGeC)合金、鍺(Ge)、III-V族化合物半導體或II-VI族化合物半導體，但並不以此為限。
在一實施例中，半導體材料基底10可為一塊狀(bulk)半導體基底。術語「塊狀半導體基底」係表示由如上所述之一或多個半導體材料整個所組成的一基底。在此一實施例中，閘極結構200係僅位在半導體材料基底10的一最上表面之上。
在另一實施例中，半導體材料基底10可為一絕緣體上覆半導體(SOI)基底的一最上面半導體材料層。絕緣體上覆半導體基底還包括一隔離層以及一處置基底(handle substrate)，該隔離層係接觸該最上面半導體材料層的一最下表面，而處置基底係接觸該隔離層的一最下表面；換句話說，一絕緣體上覆半導體基底係具有一隔離層，該隔離層係夾置在一最上表面材料層與一處置基底之間。在此一實施例中，閘極結構200係僅位在半導體材料基底10的一最上表面上。
在本揭露的再一實施例中，半導體材料基底10可為一半導體材料鰭件。術語「半導體材料鰭件」係指由如上所述的半導體材料所組成的結構，而該結構係包括一對彼此平行的垂直側壁。若是存在一個垂直平面，則一表面(或側壁)係呈「垂直(vertical)」的話，則該表面與該垂直平面的偏離不會超過該表面的均方根粗糙度的三倍。在一實施例中，半導體材料鰭件具有一高度、一寬度以及一長度，而高度係從20nm到200nm，寬度係從5nm到30nm，長度係從20nm到200nm。小於或大於本文所提到之範圍的其他高度及/或寬度及/或長度，亦可以在本揭露中使用。在此一實施例中，可使用單一個半導體材料鰭件或是複數個半導體材料鰭件。半導體材料鰭件係可藉由圖案化如上所定義之一塊狀半導體基底的一上部所形成，或者是藉由如上所定義之一絕緣體上覆半導體基底的一最上面材料層的圖案化所形成。圖案化係可藉由微影與蝕刻、一側壁影像轉移(sidewall image transfer，SIT)製程所執行，或者是藉由直接自組裝(direct self-assembly)製程，其中使用能夠直接自組裝的共聚物。
在本揭露的再一另外實施例中，半導體材料基底10可為一半導體奈米線。術語「半導體奈米線」係指如上定義的一半導體材料所組成的結構，其直徑係為數奈米等級或更小。可使用一單一半導體奈米線或複數個半導體奈米線。當使用複數個半導體奈米線時，該等奈米線可為一垂直堆疊架構，或者是該等奈米線可側向位在相互鄰近處。可使用所屬技術領域中具有通常知識者所熟知的技術來形成半導體奈米線。半導體材料基底10亦可為一半導體奈米片(nanosheet)。一半導體奈米片係為一半導體材料的一薄片(sheet)。該等奈米片係可使用所屬技術領域中具有通常知識者所熟知的技術來形成。
該等源極/汲極區12係由如上所定義的一半導體材料以及一p型摻雜物或一n型摻雜物所組成。通常，但不一定總是，該等源極/汲極區12係由與半導體材料基底10相同的半導體材料組成。在該等源極/汲極區12由與半導體材料基底10不相同的半導體材料組成的實施例中，一應變(strain)可施加到閘極結構200的一通道區。如所屬技術領域中具有通常知識者所知道的，通道區係為半導體材料基底10的一部分，其係位在閘極結構200的下方以及在位於閘極結構之一側上的一源極區與位於閘極結構之另一側上的一汲極區之間。源極區與汲極區在文中係指該等源極/汲極區12。術語「p型」係指將雜質添加到本質半導體中，該本質半導體係產生價電子的缺陷。在一含矽半導體材料中，例如雜質的p型摻雜物之例子係包括硼、鋁、鎵以及銦(indium)，但並不以此為限。「N型」係指雜質的添加，該雜質係將自由電子貢獻給本質半導體。在一含矽半導體材料中，例如雜質的n型摻雜物之例子係包括銻(antimony)、砷以及磷，但並不以此為限。在一例子中，該等源極/汲極區12可具有一摻雜濃度，係從4×10 20atoms/cm 3到3×10 21atoms/cm 3。
在一些實施例中，該等源極/汲極區12可藉由引入如上所定義的一p型摻雜物或一n型摻雜物進入到半導體材料基底10的一些部分中所形成。該等摻雜物係可藉由離子植入、氣相摻雜(gas phase doping)而引入半導體材料基底10中，或者是藉由使用一犧牲材料而引入到半導體材料基底10中，而該犧牲材料係包含如上所提及的其中一個摻雜物。
在另一實施例中，該等源極/汲極區12可藉由形成多個源極/汲極溝槽在半導體材料基底10中，然後以一n型或一p型摻雜半導體材料充填每一溝槽所形成。該等源極/汲極溝槽的充填可包括一磊晶生長(epitaxial growth)製程。術語「磊晶生長」係指一第二半導體材料的生長係在一第一半導體材料的一生長表面上，其中正在生長的第二半導體材料具有與第一半導體材料相同的晶體特性(crystalline characteristics)。在一磊晶沉積製程中，控制由來源氣體所提供的化學反應物，並設定系統參數，以使多個沉積原子以足夠的能量到達第一半導體材料的生長表面，以在生長表面上移動並使其自身定向於生長表面之該等原子的晶體配置。可使用在本揭露中之各式不同磊晶生長製程設備的例子，係包括例如快速熱化學氣相沉積(rapid thermal chemical vapor deposition，RTCVD)、低能量電漿沉積(low-energy plasma deposition，LEPD)、超高真空化學氣相沉積(ultra-high vacuum chemical vapor deposition，UHVCVD)、氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD) 以及分子束磊晶(molecular beam epitaxy，MBE)。用於磊晶沉積的溫度通常從550℃到900℃的範圍之間。雖然較高的溫度通常導致較快的沉積，但是較快的沉積可能造成晶體缺陷以及膜破裂(film cracking)。該等源極/汲極區12的磊晶生長可使用任何已知前驅氣體或氣體混合物所實現。可使用類似氫、氮、氦以及氬的載體氣體(carrier gases)。在一些實施例中，n型摻雜物或p型摻雜物係引入到前驅氣體或是氣體混合物。在其他實施例中，n型摻雜物或p型摻雜物係引入到一本質半導體材料中，其係磊晶生長在每一源極/汲極溝槽中。
如上所述，閘極結構200可包括一閘極介電材料層18以及一閘極導電材料20。閘極介電材料層18包含任何閘極介電材料。提供給閘極介電材料層18的閘極介電材料，可為一氧化物、氮化物及/或氮氧化物。在一實施例中，提供給閘極介電材料層18的閘極介電材料可為一高介電常數材料，其係具有大於4.0的一介電常數。高介電常數材料的例子包括HfO 2、ZrO 2、La 2O 3、Al 2O 3、TiO 2、SrTiO 3、LaAlO 3、Y 2O 3、HfO xN y、ZrO xN y、La 2O xN y、Al 2O xN y、TiO xN y、SrTiO xN y、LaAlO xN y、Y 2O xN y、SiON, SiN X、其矽酸鹽(silicate)以及其合金，但並不以此為限。x的每個數值係獨立地從0.5到3，y的每個數值係獨立地從0到2。在一些實施例中，可形成由不同閘極介電材料以及一高介電常數介電質所組成的一多層閘極介電結構，該等不同閘極介電材料係例如二氧化矽，並當成閘極介電材料層18使用。
使用在提供給閘極介電材料層18的閘極介電材料，係可藉由任何沉積製程所形成，舉例來說，沉積製程係包括原子層沉積(ALD)、化學氣相沉積(CVD)、電漿加強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、噴濺或原子層沉積。在本揭露的一實施例中，使用在提供給閘極介電材料層18的閘極介電材料可具有一厚度，係從1nm到10nm的範圍內。小於或大於上述厚度範圍的其他厚度，亦可用於提供給閘極介電材料層18的閘極介電材料。
閘極結構的閘極導體材料20包括任何導電材料，舉例來說，導電材料係包括摻雜多晶矽或非晶矽、鍺、矽鍺、一金屬(例如鎢、鈦、鉭、釕、鉿、鋯、鈷、鎳、銅、鋁、鉑、錫、銀、金)、一導電金屬複合材料(例如氮化鉭、氮化鈦、碳化鉭、碳化鈦、碳化鋁鈦(TiAlC)、矽化鎢、氮化鎢、氧化釕、矽化鈷、矽化鎳)、過渡金屬鋁化物(例如Ti 3Al、ZrAl、TaC、TaMgC)、奈米碳管、導電碳、石墨烯(graphene)或任何適合的這些材料的組合。導電材料還可包括在沉積期間或之後摻入的摻雜物。在一些實施例中，一功函數設定層(圖未示)可位在閘極介電材料層18與閘極導體材料20之間。功函數設定層可為一功函數金屬(WFM)。功函數金屬可為任何適合的材料，包括一氮化物、一碳化物及其組合，氮化物係包括TiN、TiAlN、HfN、HfSiN、TaN、TaSiN、WN、MoN、NbN，但並不以此為限；碳化物係包括TiC、TiAlC、TaC、HfC，但並不以此為限。在一些實施例中，一導電材料或是多個導電材料的組合係可當成閘極導體材料20與功函數金屬兩者使用。
閘極導體材料20與功函數金屬可藉由任何適合的製程或是任何適合的多個製程的組合所形成，其係包括原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、噴濺、鍍覆(plating)、蒸鍍(evaporation)、離子束沉積、電子束沉積、雷射輔助沉積(laser assisted deposition)、化學-溶液沈積 (chemical-solution deposition)等等，但並不以此為限。當形成一金屬矽化物時，係使用一習知矽化製程(silicidation process)。在一實施例中，使用在提供給閘極導體材料20的閘極導體材料可具有一厚度，係從50nm到200nm的範圍內。小於或大於上述厚度範圍的其他厚度，亦可用於提供給閘極導體材料20的閘極導體材料。
閘極結構200可藉由提供給閘極介電材料與閘極導體材料的一閘極材料堆疊所形成。一平坦化製程可接著在閘極材料堆疊的形成之後。在一實施例中，且當形成多個閘極結構時，每一閘極結構可由相同的閘極介電材料及/或閘極導體材料所組成。在其他的實施例中，且當形成多個閘極結構時，一第一組閘極結構可由一第一閘極介電材料以及一第一閘極導體材料所組成，同時一第二組閘極結構可由一第二閘極介電材料以及一第二閘極導體材料所組成。在此一實施例中，第二閘極導體材料通常不同於第一閘極導體材料；第一與第二介電材料可為相同或不相同。在此一實施例中，可使用阻擋遮罩(block mask)技術，以提供具有至少不同之閘極導體材料的該等閘極結構。
介電間隙子14係由一介電間隙子材料所構成。介電間隙子材料通常不同於提供給閘極介電材料層18的閘極介電材料。可使用在本揭露中之一介電間隙子材料的一例子係為氮化矽。介電間隙子14可藉由一介電間隙子材料的沉積，以及接下來藉由一間隙子蝕刻(spacer etch)所形成。舉例來說，介電間隙子材料的沉積包括ALD、CVD、PECVD或PVD。間隙子蝕刻可包括一反應性離子蝕刻(reactive ion etch)。在一些實施例中(圖未示)，介電間隙子14接觸閘極導體材料20的一整個側壁。在其他實施例中(如圖2所例示)，介電間隙子14接觸閘極介電材料層18的一側壁。
側向鄰近介電間隙子且側向圍繞閘極結構200的第一層間介電材料16，係由一介電材料組成，而該介電材料在成分上係不同於介電間隙子14的介電材料。可使用在本揭露中之第一層間介電材料16的介電材料的例子，係包括二氧化矽、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、旋塗低介電常數介電層、CVD低介電常數介電層或其任何組合。在本揭露全文中所使用的術語「低介電常數(low-k)」，係表示介電常數小於4.0的介電材料。在一些實施例中，一介電襯墊(例如氮化矽，圖未示)係形成在第一層間介電材料16之前，且位在介電間隙子14的各側壁上以及在該等源極/汲極區12的頂部上。
在一實施例中，第一層間介電材料16可藉由一沉積製程所形成，舉例來說，沉積製程係例如CVD、PECVD、蒸鍍或旋轉塗佈。接著在第一層間介電材料16的沉積之後，可使用或可不使用一平坦化製程，舉例來說，平坦化製程係例如化學機械研磨(CMP)及/或拋光(grinding)。第一層間介電材料16通常具有一最上表面，其係與介電間隙子14的一最上表面以及每一功能性閘極結構200的一最上表面為共面。
請參考圖1，在步驟S13，執行凹陷介電間隙子。現在請參考圖3，其係繪示圖2之例示的半導體元件在凹陷介電間隙子14之後的剖視示意圖。請參考圖1及圖3，在凹陷之後介電間隙子14所保留下來的部分係稱為一第一凹陷介電間隙子14R。介電間隙子14的凹陷可使用一等向性蝕刻製程所執行，舉例來說，等向性蝕刻製程係例如反應性離子蝕刻、化學乾蝕刻或化學濕蝕刻。第一凹陷介電間隙子14R具有一高度，意即垂直厚度，其係小於介電間隙子14的原始高度，意即垂直厚度。第一凹陷介電間隙子14R具有一最上表面，其係位在第一層間介電材料16的最上表面以及功能性閘極結構200的一最上表面的下方。在閘極介電材料層18呈U形的一些實施例中，係實體暴露介電間隙子材料層18之一側壁的一上部。在閘極介電材料層18呈非U形的一些實施例中，係實體暴露閘極導電材料20之一側壁的一上部。
請參考圖1，在步驟S15，執行蝕刻每一閘極結構的一閘極導體材料，以提供一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，該垂直厚度係較大於每一端部的一垂直厚度。現在請參考圖4，係繪示圖3之例示的半導體元件在凹陷閘極介電結構200之閘極介電材料層18之後的剖視示意圖。請參考圖1及圖4，在一些實施例中且當閘極介電材料層18不是呈U形時，本揭露的此步驟可以省略。閘極介電材料層18在凹陷之後所保留下來的部分，係被稱為一第一凹陷閘極介電材料層18R。閘極介電材料層18的凹陷可使用一等向性蝕刻製程所執行，舉例來說，等向性蝕刻製程係例如電漿蝕刻或化學濕蝕刻。
第一凹陷閘極介電材料層18R具有一高度，意即垂直厚度，其係小於閘極介電材料層18的原始高度，意即垂直厚度。第一凹陷閘極介電材料層18R具有一最上表面，其係位在第一層間介電材料16的最上表面以及閘極導體材料20的一最上表面的下方。在所例示的實施例中，閘極介電材料層18的凹陷係實體暴露閘極導體材料20之一側壁的一上部。
第一凹陷閘極介電材料18R的高度，意即垂直厚度，可相同於或不同於第一凹陷間隙子14R的高度，意即垂直厚度。圖4係繪示一實施例，係第一凹陷閘極介電材料層18R與第一凹陷閘極間隙子14R具有一相同高度，意即垂直高度，因此第一凹陷閘極介電材料層18R與第一凹陷介電間隙子14R的各最上表面係相互為共面。
現在請參考圖5，係繪示圖4之例示的半導體元件在蝕刻閘極導體材料20之後的剖視示意圖，以提供一閘極導體結構20S，閘極導體結構20S具有一中間部，該中間部具有一垂直厚度W3(意即高度)，垂直厚度W3係較大於每一端部的一垂直厚度W4(意即高度)；各端部係側向鄰近每一第一凹陷介電間隙子14R。意即，由此蝕刻所提供的閘極導體結構20S，係在閘極導體結構20S的中間處較高，而在閘極導體結構20S的各端部處較矮。在圖5中，虛線係表示閘極導體材料20在執行此蝕刻之前的原始高度。具有閘極導體結構20S的一閘極結構係已降低閘極電阻。使用在提供給閘極導體結構20S的蝕刻係為一等向性蝕刻，其係選擇移除一閘極導體材料。閘極導體結構20S的中間部可具有一最上表面，係與第一凹陷閘極介電材料層18R的最上表面以及第一凹陷介電間隙子14R的最上表面為共面、在其上方或在其下方。閘極導體結構20S的各端部具有最上表面，係在第一凹陷閘極介電材料層18R的最上表面以及第一凹陷介電間隙子14R的最上表面的下方。
請參考圖6，係繪示圖5之例示的半導體元件在介電間隙子(意即第一凹陷介電間隙子14R)與閘極介電材料層(意即第一凹陷閘極介電材料層18R)的第二次凹陷之後的剖視示意圖。在一些實施例中，介電間隙子及/或閘極介電材料層的第二次凹陷係可省略。
第一凹陷介電間隙子14R所保留下來的部分在文中係被稱為一第二凹陷閘極間隙子14S，同時第一凹陷閘極介電材料層18R所保留下來的部分可被稱為一第二凹陷閘極介電材料層18S。第一凹陷介電間隙子14R的第二次凹陷通常發生在第一凹陷閘極介電材料層18R的第二次凹陷之前。
第一凹陷介電間隙子14R的第二次凹陷可使用上述用以凹陷介電間隙子14的其中一種非等向性蝕刻製程所執行。第二凹陷介電間隙子14S具有一高度，意即垂直厚度，其係小於凹陷介電間隙子14R的高度，意即垂直厚度。第二凹陷介電間隙子14S具有一最上表面，係位在第一層間介電材料16的最上表面與閘極材料結構20S的一最上表面的下方。在使用一U形介電材料層的實施例中，係實體暴露第一凹陷介電間隙子材料層18R之一側壁的一上部。在閘極介電材料層18為非U形的實施例中，係實體暴露閘極導體結構20S之一側壁的一上部。
第一凹陷閘極介電材料層18R的第二次凹陷可使用上述用以凹陷閘極介電材料層18的其中一種非等向性蝕刻製程所執行。第二凹陷閘極介電材料層18S具有一高度，意即垂直厚度，係小於第一凹陷閘極介電材料層18R的高度，意即垂直厚度。第二凹陷閘極介電材料層18S具有一最上表面，係位在第一層間介電材料16的最上表面與閘極材料結構20S的一最上表面的下方。在閘極介電材料層18呈非U形的實施例中，係實體暴露閘極導體結構20S之一側壁的一上部。
在一些實施例中，第二凹陷閘極介電材料層18S可具有一垂直厚度W6，係與第二凹陷介電間隙子14S的垂直厚度W5相同。在此一實施例中，第二凹陷閘極介電材料層18S具有一最上表面，係與第二凹陷介電間隙子14S的一最上表面為共面。在一些實施例中，第二凹陷閘極介電材料層18S的垂直厚度與第二凹陷介電間隙子14S的垂直厚度，係相同於閘極導體結構20S之端部的最外邊緣20E的垂直厚度。
請參考圖1，在步驟S17，形成一自對準介電罩蓋(self-aligned dielectric cap)在閘極導體結構上，其中自對準介電罩蓋具有一中間部，該中間部具有一垂直厚度，其係較小於每一端部的一垂直厚度。現在請參考圖7，係繪示圖6之例示的半導體元件在形成一自對準介電罩蓋22在閘極導體結構20S上之後的剖視示意圖，其中自對準介電罩蓋22具有一中間部，該中間部具有一垂直厚度，其係較小於每一端部的一垂直厚度。本揭露的自對準介電罩蓋22係改善用於形成一自對準源極/汲極接觸結構(請參考本揭露圖10中的元件34)的製程裕度(process margin)。
請參考圖1及圖7，如圖所示，自對準介電罩蓋22的中間部重合在閘極導體結構20S上。在一些實施例中，且如圖7所示，自對準介電罩蓋22的每一端部係延伸到閘極介電材料層所保留下來之部分的一最上表面(意即第一或第二凹陷閘極介電材料層(18R，18S))上以及延伸到介電間隙子所保留下來之部分的一最上表面(意即第一或第二凹陷介電間隙子(14R，14S))上。在一些實施例中，且當閘極介電材料層18整體位在閘極導體材料20下方時，自對準介電罩蓋22的每一端部係延伸到介電間隙子所保留下來之部分的一最上表面(意即第一或第二凹陷介電間隙子(14R，14S))上。
自對準介電罩蓋22具有多個最外側壁，該等最外側壁係垂直對準介電間隙子所保留下來之部分的各最外側壁(意即第一或第二凹陷介電間隙子(14R，14S))。自對準介電罩蓋22具有一最上表面，係與第一層間介電材料16的一最上表面為共面。自對準介電罩蓋22具有一側壁，係直接接觸第一層間介電材料16的一上側壁。
自對準介電罩蓋22係由一介電材料所構成，該介電材料在成分上係不同於第一層間介電材料16。在一例子中，自對準介電罩蓋22係由氮化矽所構成。可使用在提供給自對準介電罩蓋的其他介電材料，係包括SiC、SiON、SiOC、SiCN、BN、SiBN、SiBCN、SiOCN、氧化矽及其組合，但並不以此為限。
自對準介電罩蓋22可使用一沉積製程所形成，舉例來說，沉積製程係例如CVD、PECVD、ALD、高密度電漿CVD(HDP CVD)、噴濺或那些沉積技術之任何適合的組合。一平坦化製程可接著在提供自對準介電罩蓋22之介電材料的沉積之後。本揭露的其他優點，係在中間部中較高的閘極導體結構20S係使得在閘極導體結構20S上方的開口更容易填充而沒有孔洞 ，從而產生無孔洞的自對準介電質蓋22。
請參考圖1，在步驟S19，係執行形成一第二層間介電材料在第一層間介電材料與自對準介電罩蓋上。現在請參考圖8，係繪示圖7之例示的半導體元件在形成一第二層間介電材料24在第一層間介電材料15與自對準介電罩蓋22上，並形成一圖案化遮罩26在第二層間介電材料24上之後的剖視示意圖，其中圖案化遮罩26具有一開口28，係位在閘極結構200的一源極/汲極區12上。
第二層間介電材料24係由上述用於第一層間介電材料16的其中一種介電材料所構成，而條件是提供給第二層間介電材料24的介電材料在成分上係與自對準介電罩蓋22不同。在一實施例中，第二層間介電材料24係由與第一層間介電材料16相同的介電材料所構成。在另一實施例中，第二層間介電材料24係由一介電材料所構成，而該介電材料在成分上係與第一層間介電材料16不同。第二層間介電材料24可使用上述用於形成第一層間介電材料16的其中一種沉積製程所形成。一平坦化製程可以接著或可不接著在提供第二層間介電材料24的介電材料之沉積之後執行。第二層間介電材料24可具有一厚度，係介於上述第一層間介電材料16的厚度範圍內。
圖案化遮罩26係由任何光阻材料所構成。圖案化遮罩26可藉由第一次沉積一光阻材料在第二層間介電材料24上所形成，之後沉積的光阻材料係藉由微影所圖案化。微影係包括暴露光阻材料在一輻射(irradiation)的圖案，以及使用習知的光阻顯影劑(resist developer)以顯影(developing)暴露的光阻材料。或者是，圖案化遮罩26可藉由一硬遮罩層(例如氮化鈦)所形成。然後使用微影以圖案化硬遮罩層。然後使用硬遮罩層以圖案化在下方的層間介電材料，以形成接觸孔(contact hole)。
請參考圖1，在步驟S21，執行形成一接觸孔在第一與第二層間介電材料中。現在請參考圖9，係繪示圖8之例示的半導體元件在轉換開口28成為該第一及第二層間介電材料(16，24)以提供一接觸孔30之後的剖視示意圖，而接觸孔30係實體暴露其中一源極/汲極區12。請參考圖1及圖9，在此轉換步驟期間，自對準介電罩蓋22其中一端部的一角落係被侵蝕，如圖9所示。開口28的轉換係包括一或多個非等向性蝕刻製程，舉例來說，係例如一定向離子蝕刻(directional reactive ion etch)。此步驟係提供一自對準介電罩蓋22，其中自對準介電罩蓋22的其中一端部的上部具有凹入的直角32。凹入的直角32係連接自對準介電罩蓋22的最上表面到自對準介電罩蓋22之垂直側壁所保留下來的部分。
在本揭露的一些實施例中，接觸孔30包括一下部34以及一上部36。下部34係設置在二閘極結構200之間，並接觸介電間隙子14(第二凹陷介電間隙子14S)以及自對準介電罩蓋22(在直角32的底部下方)。上部36係設置在二閘極結構之間，並接觸自對準介電罩蓋22(在直角32的底部上方)以及第二層間介電材料24。
請參考圖10，係繪示圖9之例示的半導體元件在形成一阻障40在接觸孔30的下部34中之後的剖視示意圖。舉例來說，阻障40可由下列材料所製：鈦、氮化鈦、鈦鎢合金、鉭、氮化鉭或其組合。在本揭露的一些實施例中，阻障40係形成在接觸孔30的下部34中。阻障40的最上表面係與接觸孔30之直角32的底部為共面。
請參考圖11，係繪示圖10之例示的半導體元件在形成一開口42在阻障40中之後的剖視示意圖。一蝕刻製程可用來蝕刻阻障40，以形成一開口42。蝕刻製程可使用上述用於形成開口42的其中一蝕刻製程所形成。
請參考圖1，在步驟S23，係執行形成一第一導體在接觸孔中，以及在二閘極結構之間。現在請參考圖12，係繪示圖11之例示的半導體元件在一第一導體50在阻障40的開口42中之後的剖視示意圖。請參考圖1及圖12，第一導體50係充填或沉積在阻障40的開口42中。第一導體50的最上表面係與直角32的底部為共面。沉積製程可使用上述用於充填或沉積第一導體50在阻障40的開口42中的其中一沉積製程所實現。在本揭露的一些實施例中，第一導體50係為一位元線接觸點(BLC)。
現在請參考圖13，係繪示圖12之例示的半導體元件在充填一犧牲材料60在接觸孔30的上部36中之後的剖視示意圖。在本揭露的一些實施例中，在形成第一導體50在阻障40的開口42中之後，一犧牲材料60係形成或沉積在接觸孔30的上部36中。犧牲材料60係設置在第一導體50上。沉積製程可使用上述用於形成或沉積犧牲材料60在第一導體50上的其中一沉積製程所實現。
現在請參考圖14，係繪示圖13之例示的半導體元件在形成一倒梯形(inverted-trapezoid)開口62在犧牲材料60之後的剖視示意圖，而犧牲材料60係位在接觸孔30的上部36中。一蝕刻製程可使用來蝕刻犧牲層60，以形成倒梯形開口62。蝕刻製程可使用上述用於形成倒梯形開口62的其中一蝕刻製程所實現。
請參考圖1，在步驟S25，係執行形成一第二導體在接觸孔中以及在第一導體上。現在請參考圖15，係繪示圖14之例示的半導體元件在形成一第二導體70在倒梯形開口62中之後的剖視示意圖。請參考圖1及圖15，在本揭露的一些實施例中，在形成倒梯形開口62在犧牲材料60之後，其中犧牲材料60係位在接觸孔30的上部36中，一第二導體70係形成或沉積在倒梯形開口62中。在本揭露的一些實施例中，第二導體70的一材料係不同於第一導體50的一材料，但並不以此為限。第二導體70係設置在第一導體50上。沉積製程可使用上述用於形成或沉積第二導體70在倒梯形開口62中以及在第一導體50上的其中一種沉積製程所實現。在本揭露的一些實施例中，第二導體70的一寬度W2係較大於第一導體50的一寬度W1。在本揭露的一些實施例中，第二導體70係為一位元線(BL)。
請參考圖16，係繪示圖15之例示的半導體元件在移除犧牲材料60以及形成多個氣隙80在第二導體70的兩側處之後的剖視示意圖，而犧牲材料60係位在接觸孔30的上部36中。一蝕刻製程可用來蝕刻犧牲材料60以留下第二導體70。蝕刻製程可使用上述用於移除犧牲材料60並留下第二導體70的其中一種蝕刻製程所實現。因此，係形成具有一自對準介電罩蓋以及二導體(第一導體50以及第二導體70)的半導體元件，而半導體元件係例如一電晶體。
圖17為一記憶體胞的頂視示意圖。圖18為該例示的半導體元件具有一圖案密集區以及一圖案稀疏區的剖視示意圖。對於一記憶體胞300，例如DRAM，係有一圖案密集區(pattern-dense region)R1以及一圖案稀疏區(pattern-loose region)R2。請參考圖19係繪示圖18之例示的半導體元件當一第一栓塞P1位在一圖案密集區R1時的剖視示意圖。在本揭露的一些實施例中，一第一栓塞P1包括第一導體50的一下部與第二導體70的一上部，以及一著陸墊90，係位在該下部與該上部之間。意即，第二導體70的材料係不同於第一導體50的材料。
請參考圖20，係繪示圖18之例示的半導體元件當一第二栓塞位在一圖案稀疏區時的剖視示意圖。在本揭露的一些實施例中，一第二栓塞P2係由第二導體70所製。意即，第二導體70的材料係相同於第一導體50的材料。
由於本揭露該半導體元件的設計，係形成第一導體50與第二導體70，以避免該自對準介電罩蓋角落的侵蝕。此外，其係可避免源極/汲極接觸，而源極/汲極接觸係可能導致源極/汲極接觸結構造成導電材料短路和介電崩潰(dielectric breakdown)(例如可靠性)問題。可藉由第一導體50與第二導體70(例如形成在圖案密集區R1中的第一栓塞P1或者是形成在圖案稀疏區R2中的第二栓塞P2)所維持之一厚的自對準介電罩蓋22，係亦表示深的材料凹陷，其係減少導電材料的體積，也因此增加閘極電阻。
本揭露之一實施例提供一種半導體元件，具有二閘極結構，位在一半導體材料基底的一表面上；一第一導體，位在該二閘極結構之間；一阻障，位在該第一導體與其中一閘極結構之間；一第二導體，設置在該第一導體上；以及複數個氣隙，設置在該第二導體的兩側處；其中該第二導體的一寬度係較大於該第一導體的一寬度。
本揭露之另一實施例提供一種半導體元件的製備方法，包括：形成具有一閘極導體材料之二閘極結構在一半導體材料基底的一表面上、形成一介電間隙子在該二閘極結構的各側壁上，以及形成一第一層間介電材料以側向圍繞該介電間隙子；凹陷該介電間隙子；蝕刻該閘極導體材料，以形成一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，係較大於每一端部的一垂直厚度；形成一自對準介電罩蓋在該閘極導體結構上，其中該自對準介電罩蓋具有一中間部，該中間部係具有一垂直厚度，係較小於每一端部的一垂直厚度；形成一第二層間介電材料在該第一層間介電材料與該自對準介電罩蓋上；形成一接觸孔以穿經該第一層間介電材料與該第二層間介電材料，以實體暴露在該半導體材料基底中的一源極/汲極區；形成一第一導體在該接觸孔中以及在該二閘極結構間；以及形成一第二導體在該接觸孔中以及在該第一導體上，其中該第二導體的一寬度係較大於該第一導體的一寬度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體材料基底 12:源極/汲極區 14:介電間隙子 14R:第一凹陷介電間隙子 14S:第二凹陷閘極間隙子 16:第一層間介電材料 18:閘極介電材料層 18R:第一凹陷閘極介電材料層 18S:第二凹陷閘極介電材料層 20:閘極導體材料 20E:最外邊緣 20S:閘極導體結構 22:自對準介電罩蓋 24:第二層間介電材料 26:圖案化遮罩 28:開口 30:接觸孔 32:直角 34:下部 36:上部 40:阻障 42:開口 50:第一導體 60:犧牲材料 62:開口 70:第二導體 80:氣隙 90:著陸墊 100:方法 200:閘極結構 300:記憶體胞 P1:第一栓塞 P2:第二栓塞 R1:圖案密集區 R2:圖案稀疏區 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 W1:垂直厚度 W2:垂直厚度 W3:垂直厚度 W4:垂直厚度 W5:垂直厚度 W6:垂直厚度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例一種半導體元件之製備方法的流程示意圖。 圖2為依據本揭露的一例示半導體元件以及在製造階段的一早期的剖視示意圖，該結構具有二閘極結構，係位在一半導體材料基底的一表面上，其中一介電間隙子係位在該閘極結構的一側壁上，以及一第一層間介電(ILD)材料側向圍繞該介電間隙子。 圖3為圖2之例示的半導體元件在凹陷該介電間隙子之後的剖視示意圖。 圖4為圖3之例示的半導體元件在凹陷該閘極介電結構之該閘極介電材料層之後的剖視示意圖。 圖5為圖4之例示的半導體元件在蝕刻該閘極導體材料之後的剖視示意圖，以提供一閘極導體結構，而該閘極導體結構具有一中間部，該中間部係具有一垂直厚度，其係大於每一端部的一垂直厚度。 圖6為圖5之例示的半導體元件在該介電間隙子與該閘極介電材料層的第二次凹陷之後的剖視示意圖。 圖7為圖6之例示的半導體元件在形成一自對準介電罩蓋在該閘極導體結構上之後的剖視示意圖，其中該自對準介電罩蓋具有一中間部，該中間部具有一厚度，係小於每一端部的一垂直厚度。 圖8為圖7之例示的半導體元件在形成一第二層間介電材料在該第一層間介電材料與該自對準介電罩蓋上，並形成一圖案化遮罩在該第二層間介電材料上之後的剖視示意圖，其中該圖案化遮罩具有一開口，係位在該閘極結構的一源極/汲極區上。 圖9為圖8之例示的半導體元件在轉換該開口成為該第一及第二層間介電材料以提供一接觸孔之後的剖視示意圖，而該接觸孔係實體地暴露該功能性閘極結構的其中一個源極/汲極區。 圖10為圖9之例示的半導體元件在形成一阻障在該接觸孔的一下部中之後的剖視示意圖。 圖11為圖10之例示的半導體元件在形成一開口在該阻障中之後的剖視示意圖。 圖12為圖11之例示的半導體元件在一第一導體在該阻障的該開口中之後的剖視示意圖。 圖13為圖12之例示的半導體元件在充填一犧牲材料在該接觸孔的一上部中之後的剖視示意圖。 圖14為圖13之例示的半導體元件在形成一倒梯形(inverted-trapezoid)開口在該犧牲材料之後的剖視示意圖，而該犧牲材料係位在該接觸孔的該上部中處。 圖15為圖14之例示的半導體元件在形成一第二導體在該倒梯形開口中之後的剖視示意圖。 圖16為圖15之例示的半導體元件在移除該犧牲材料以及形成多個氣隙在該第二導體的兩側處之後的剖視示意圖，其中該犧牲層係位在該接觸孔的該上部中處。 圖17為一記憶體胞的頂視示意圖。 圖18為該例示的半導體元件具有一圖案密集區以及一圖案稀疏區的剖視示意圖。 圖19為圖18之例示的半導體元件當一第一栓塞位在一圖案密集區時的剖視示意圖，其中該第一栓塞包括該第一導體的一下部與該第二導體的一上部，以及一著陸墊，係位在該下部與該上部之間。 圖20為圖18之例示的半導體元件當一第二栓塞位在一圖案稀疏區時的剖視示意圖，其中該第二栓塞係由該第二導體所製。
10:半導體材料基底
12:源極/汲極區
14S:第二凹陷閘極間隙子
16:第一層間介電材料
18S:第二凹陷閘極介電材料層
20S:閘極導體結構
22:自對準介電罩蓋
24:第二層間介電材料
40:阻障
50:第一導體
70:第二導體
90:著陸墊
P1:第一栓塞
P2:第二栓塞
R1:圖案密集區
R2:圖案稀疏區

Claims (19)

  1. 一種半導體元件，包括：二閘極結構，位在一半導體材料基底的一表面上；一第一導體，位在該二閘極結構之間；一阻障，位在該第一導體與其中一閘極結構之間；一第二導體，設置在該第一導體上；以及複數個氣隙，設置在該第二導體的兩側處；其中該第二導體的一寬度係較大於該第一導體的一寬度；其中每一閘極結構包括一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，係較大於至少一端部的一垂直厚度。
  2. 如請求項1所述之半導體元件，其中一第一栓塞係位在一圖案密集區，其中該第一栓塞包括該第一導體的一下部與該第二導體的一上部，以及一著陸墊，係位在該下部與該上部之間。
  3. 如請求項1所述之半導體元件，其中一第二栓塞係位在一圖案稀疏區，其中該第二栓塞係由該第二導體所製。
  4. 如請求項1所述之半導體元件，還包括一自對準介電罩蓋，位在該閘極導體結構上，其中該自對準介電罩蓋具有一中間部，該中間部具有一垂直厚度，係較小於每一端部的一垂直厚度。
  5. 如請求項4所述之半導體元件，其中該閘極結構還包括一閘極介電材料層，係位在該閘極導體結構的一側壁上以及在該閘極導體結構的一最下表面上，其中該閘極介電材料層沿該閘極導體結構的該側壁具有一垂直厚度，係較小於該閘極導體結構之該中間部的一垂直厚度。
  6. 如請求項5所述之半導體元件，其中該自對準介電罩蓋的至少一端部係延伸在該閘極介電材料層的一最上表面上，以及在一介電間隙子的一最上表面上，而該介電間隙子係位在該閘極介電材料層的一側壁上。
  7. 如請求項7所述之半導體元件，其中該閘極介電材料層的該垂直厚度係相同於該介電間隙子的一垂直厚度。
  8. 如請求項7所述之半導體元件，其中該閘極介電材料層的該垂直厚度與該介電間隙子的該垂直厚度，係相同於該閘極導體結構之至少一端部的一最外邊緣的該垂直厚度。
  9. 如請求項4所述之半導體元件，還包括一第一層間介電材料以及一第二層間介電材料，該第一層間介電材料側向圍繞該功能性閘極結構，該第二層間介電材料位在該第一層間介電材料上以及在該自對準介電罩蓋上。
  10. 如請求項1所述之半導體元件，其中該第一導體為一位元線接觸點，以及該第二導體為一位元線。
  11. 如請求項1所述之半導體元件，其中該半導體材料基底為一塊狀半導體基底、一絕緣體上覆半導體的一最上面半導體材料層、一半導體鰭件或一半導體奈米線。
  12. 一種半導體元件的製備方法，包括：形成具有一閘極導體材料之二閘極結構在一半導體材料基底的一表面上、形成一介電間隙子在該二閘極結構的各側壁上，以及形成一第一層間介電材料以側向圍繞該介電間隙子；凹陷該介電間隙子；蝕刻該閘極導體材料，以形成一閘極導體結構，該閘極導體結構具有一中間部，該中間部具有一垂直厚度，係較大於每一端部的一垂直厚度；形成一自對準介電罩蓋在該閘極導體結構上，其中該自對準介電罩蓋具有一中間部，該中間部係具有一垂直厚度，係較小於每一端部的一垂直厚度；形成一第二層間介電材料在該第一層間介電材料與該自對準介電罩蓋上；形成一接觸孔以穿經該第一層間介電材料與該第二層間介電材料，以實體暴露在該半導體材料基底中的一源極/汲極區；形成一第一導體在該接觸孔中以及在該二閘極結構間；以及形成一第二導體在該接觸孔中以及在該第一導體上，其中該第二導體的一寬度係較大於該第一導體的一寬度。
  13. 如請求項12所述之半導體元件的製備方法，其中形成一接觸孔以穿經該第一層間介電材料與該第二層間介電材料，以實體暴露在該半導體材料基底中的該源極/汲極區的該步驟，還包括：形成一下部在該二閘極結構與接觸的該介電間隙子以及該自對準介電罩蓋之間，以及形成一上部在該下部上、在該二閘極結構與接觸的該自對準介電罩蓋以及該第二層間介電材料之間。
  14. 如請求項12所述之半導體元件的製備方法，還包括在形成該第一導體在該接觸孔中以及在該二閘極結構之間之後，形成一阻障在該第一導體與其中一個閘極結構之間。
  15. 如請求項14所述之半導體元件的製備方法，還包括在形成該第二導體在該接觸孔中以及在該第一導體上之後，形成複數個氣隙在該第二導體的兩側處。
  16. 如請求項12所述之半導體元件的製備方法，其中該第一導體為一位元線接觸點。
  17. 如請求項12所述之半導體元件的製備方法，其中該第二導體為一位元線。
  18. 如請求項12所述之半導體元件的製備方法，其中形成該二閘極結構 在該半導體材料基底的該表面上的該步驟，還包括：形成一閘極介電材料層在該閘極導體結構的一側壁上以及在該閘極導體結構的一最下表面上，其中該閘極介電材料層沿該閘極導體結構的該側壁具有一垂直厚度，係較小於該閘極導體結構的該中間部的一垂直厚度，且該閘極導體材料與該閘極介電材料層係形成該閘極結構。
  19. 如請求項12所述之半導體元件的製備方法，其中形成該自對準介電罩蓋在該閘極導體結構上的該步驟，還包括：形成一凹入的直角在該自對準介電罩蓋之其中一個端部的一上部處，其中該自對準介電罩蓋的至少一端部係延伸在該閘極介電材料層的一最上表面上以及在一介電間隙子的一最上表面上，而該介電間隙子係位在該閘極介電材料層的一側壁上。
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* Cited by examiner, † Cited by third party
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US20150132936A1 (en) * 2012-12-28 2015-05-14 SK Hynix Inc. Semiconductor device with self-aligned air gap and method for fabricating the same

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