TW202243260A - 半導體結構 - Google Patents

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張榮宏
張羅衡
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Abstract

本揭露描述一種具有介電襯的半導體結構。半導體結構包含基板及鰭結構，鰭結構位於基板之上。鰭結構包含堆疊鰭結構、鰭底部部分及隔離層，鰭底部部分設置於堆疊鰭結構之下，隔離層設置於堆疊鰭結構與鰭底部部分之間。半導體結構更包含介電襯及間隔物結構，介電襯與堆疊鰭結構的端部接觸，間隔物結構與介電襯接觸。

Description

半導體結構
本揭露實施例是有關於一種半導體結構，且特別是有關於一種包含鰭結構的半導體結構。
隨著半導體技術的進步，對於更高的儲存容量、更快的處理系統、更高的性能和更低的成本的需求不斷增加。為了滿足這些需求，半導體產業持續地縮小半導體裝置(例如，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors, MOSFETs)(其包含平面MOSFET)及鰭式場效電晶體(fin field effect transistors, finFETs))的尺寸。這種的縮小增加了半導體製造程序的複雜性。
本揭露的一個實施例為一種半導體結構。半導體結構包含基板及鰭結構，鰭結構位於基板之上。鰭結構包含堆疊鰭結構、鰭底部部分及隔離層，鰭底部部分設置於堆疊鰭結構之下，隔離層設置於堆疊鰭結構與鰭底部部分之間。半導體結構更包含介電襯及間隔物結構，介電襯與堆疊鰭結構的端部接觸，間隔物結構與介電襯接觸。
本揭露的另一個實施例為一種半導體結構。半導體結構包含鰭結構，鰭結構位於基板之上。鰭結構包含鰭頂部部分及鰭底部部分。鰭頂部部分包含磊晶鰭結構及堆疊鰭結構，堆疊鰭結構具有至少一半導體層。鰭結構更包含隔離層，隔離層位於堆疊鰭結構與鰭底部部分之間。半導體結構更包含閘極結構、間隔物結構、介電襯、覆蓋結構以及接觸結構，閘極結構圍繞堆疊鰭結構的至少一半導體層，間隔物結構位於閘極結構與磊晶鰭結構之間，覆蓋層位於閘極結構之上，接觸結構位於磊晶鰭結構之上。
本揭露的又一個實施例為一種半導體結構的製造方法。半導體結構的製造方法包含在基板上形成鰭結構。鰭結構包含鰭頂部部分及鰭底部部分。鰭頂部部分包含堆疊鰭結構，堆疊鰭結構具有多個半導體層。鰭結構更包含半導體層，半導體層位於堆疊鰭結構與鰭底部部分之間。半導體結構的製造方法更包含在鰭結構之上沉積介電襯，以絕緣層取代半導體層，形成與介電襯接觸的間隔物結構，以及在鰭底部部分之上形成磊晶鰭結構，磊晶鰭結構與堆疊鰭結構及介電襯接觸。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了第一部件形成於第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…的下方”、“之下”、“下”、“在…的上方”、“之上”、“上”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
應注意的是，說明書中對“一個實施例”、“一實施例”、“一個範例性實施例”、“範例性”等的引用表示所描述的實施例可包含特定的特徵部件、結構或特性，但每個實施例可能不一定包含特定的特徵部件、結構或特性。此外，這些用語不一定指相同的實施例。再者，當結合實施例描述特定的特徵部件、結構或特性時，無論是否明確地描述，本技術領域中具有通常知識者的知識範圍內將結合其他的實施例來實現這些特徵部件、結構或特性。
應當理解，本文中的用語或術語是為了描述而非限制的目的，使得本說明書的術語或用語將由相關技術領域中具有通常知識者根據本文的教導來解釋。
在一些實施例中，用語“約”和“實質上”可表示給定數量的數值在此數值的5%內變化(例如，此數值的 ±1%、±2%、±3%、±4%、±5%)。這些數值僅是範例而不是限制性的。用語“約”和“實質上”可以指相關技術領域中具有通常知識者根據本文的教導所解釋的數值的百分比。
在本文中揭露的鰭結構的實施例可透過任何合適的方法圖案化。舉例來說，鰭結構可使用一種或多種光微影製程圖案化，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。雙重圖案化或多重圖案化製程可結合光微影(photolithography)和自對準(self-aligned)製程，形成具有例如比使用單個直接的光微影製程所獲得的間距更小的間距的圖案。舉例來說，犧牲層形成在基板的上方並使用光微影製程圖案化。間隔物可使用自對準製程在圖案化的犧牲層旁邊形成。犧牲層接著被移除，然後可使用剩餘的間隔物將鰭結構圖案化。
隨著半導體技術的進步，已引入多閘極裝置(multi-gate device)，以透過增加閘極通道耦合來改善閘極控制、降低截止狀態電流(off-state current)及減少短通道效應(short-channel effects, SCEs)。已經引入的一種這樣的多閘極裝置是全繞式閘極鰭式場效電晶體(gate-all-around fin field effect transistor, GAA finFET)。全繞式閘極鰭式場效電晶體裝置以堆疊的奈米片(nanosheet)/奈米線(nanowire)配置提供通道。全繞式閘極鰭式場效電晶體裝置的名稱來自可圍繞通道延伸並在通道的兩側或四側提供通道的閘極控制的閘極結構。全繞式閘極鰭式場效電晶體裝置與金屬氧化物半導體場效電晶體的製造程序兼容，其結構允許在保持閘極控制和減少短通道效應的同時進行縮放。
隨著對半導體裝置更低功耗和更高性能的需求不斷增加，全繞式閘極鰭式場效電晶體裝置可能面臨挑戰。舉例來說，隔離層(其可在堆疊的奈米片/奈米線與鰭底部部分之間形成以避免子通道形成並改善閘極控制)可突出到閘極區域並阻擋堆疊的奈米片/奈米線之間的金屬閘極填充，這可以減少替代的金屬閘極的形成窗口。此外，由於間隔物結構的水平部分和垂直部分之間的交叉，與堆疊的奈米片/奈米線的端部相鄰的間隔物結構可能具有空隙或接縫。再者，奈米片/奈米線在片形成製程(sheet formation processes)中可能存在均勻性問題。
本揭露的各種實施例提供用於形成具有介電襯的半導體裝置的方法。本揭露中的範例性方法可形成具有鰭結構、隔離層、介電襯以及間隔物結構的半導體裝置，隔離層位於堆疊鰭結構與鰭結構的底部鰭部分之間，介電襯與層堆疊鰭結構的端部接觸，間隔物結構與介電襯接觸。在一些實施例中，介電襯可包含氧化矽。介質襯可防止在隔離層的形成過程中過刻蝕(over etch)，並改善替代金屬閘極的形成窗口。在一些實施例中，介電襯可改善間隔物結構的形成窗口以避免空隙和接縫。在一些實施例中，位於堆疊鰭結構中的半導體層的片可與介電襯分兩步驟形成，這可以提高半導體層的均勻性。
根據一些實施例，參照第1A圖至第1D圖描述具有介電襯128的半導體裝置100。第1A圖根據一些實施例繪示半導體裝置100的等角視圖(isometric view)。根據一些實施例，第1B圖繪示沿著半導體裝置100的線B-B的剖面圖，第1C圖繪示沿著半導體裝置100的線C-C的剖面圖，而第1D圖繪示沿著半導體裝置100的線D-D的剖面圖。
在一些實施例中，半導體裝置100可包含鰭式場效電晶體102A~102C，且鰭式場效電晶體102A~102C可全部是p型鰭式場效電晶體(PFET)、n型鰭式場效電晶體(NFET)或每種導電類型的鰭式場效電晶體之一。用語“p型”可與摻雜有p型摻雜劑(例如，硼)的結構、層和/或區域相關。用語“n型”可與摻雜有n型摻雜劑(例如，磷)的結構、層和/或區域相關。在一些實施例中，鰭式場效電晶體102A可為NFET，鰭式場效電晶體102B可為PFET，而鰭式場效電晶體102C可以是NFET。雖然第1A圖至第1D圖繪示三個全繞式閘極鰭式場效電晶體，但半導體裝置100可具有任何數量的全繞式閘極鰭式場效電晶體。此外，半導體裝置100可透過使用其他的結構部件整合至積體電路(integrated circuit, IC)，結構部件例如是接點、導電通孔、導線、介電層、鈍化層、互連結構等，其為簡單起見未繪示。除非另有說明，否則對具有相同註記的鰭式場效電晶體102A~102C的元件的討論彼此適用。
參照第1A圖至第1D圖，鰭式場效電晶體102A~102C可形成於基板106之上。在一些實施例中，基板106可包含半導體材料，例如晶矽。在一些實施例中，基板106可包含(i)元素半導體，例如鍺(Ge)；(ii)化合物半導體，包含碳化矽(SiC)、砷化矽(SiAs)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)和/或III-V族半導體材料；(iii)合金半導體，包含矽鍺(SiGe)、碳化矽鍺(SiGeC)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、磷化砷鎵(GaAsP)、磷化鎵銦(GaInP)、砷化鎵銦(GaInAs)、磷化砷化銦鎵(GaInAsP)、砷化鋁銦(AlInAs)和/或砷化鋁鎵(AlGaAs)；(iv)絕緣體上矽(silicon-on-insulator, SOI)結構；(v) 絕緣體上矽鍺(SiGe)(SiGeOI)結構；(vi)絕緣體上鍺 (germanium-on-insulator, GeOI)結構；或者(vii)它們的組合。 或者，基板106可由非導電材料所製成，例如玻璃和藍寶石晶圓。此外，可根據設計要求(例如，p型基板或n型基板)摻雜基板106。在一些實施例中，基板106可摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。基於範例性的目的，將以晶矽(Si)描述基板106。
參照第1A圖至第1D圖，半導體裝置100可進一步包含淺溝槽隔離(shallow trench isolation, STI)區域104、鰭結構108、閘極結構112、閘極間隔物114、層間介電(interlayer dielectric, ILD)層118、蝕刻停止層(etch stop layer, ESL)126、源極/汲極(source/drain, S/D)接觸結構132和閘極覆蓋結構134。淺溝槽隔離區域104可在鰭式場效電晶體102A~102C之間提供彼此之間以及與位於基板106之上相鄰的鰭式場效電晶體之間的電性隔離，相鄰的鰭式場效電晶體具有不同鰭結構(未繪示)和/或與基板106整合或沉積在基板106之上的相鄰的主動和被動元件(未繪示)。淺溝槽隔離區域104可由介電材料所製成。在一些實施例中，淺溝槽隔離區域104可包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低介電常數(low-κ)介電材料和/或其他合適的絕緣材料。用語“低介電常數”可以指小的介電常數。在半導體裝置結構和製造程序的領域中，低介電常數可以指小於SiO 2的介電常數(例如，小於約3.9)的介電常數。在一些實施例中，淺溝槽隔離區域104可包含多層結構。
參照第1A圖至第1D圖，鰭結構108可沿著X軸在基板106之上延伸並穿過鰭式場效電晶體102A~102C。鰭結構108可包含鰭底部部分108A及鰭頂部部分108B，鰭頂部部分108B設置於鰭底部部分108A之上。在一些實施例中，鰭底部部分108A可包含類似於基板106的材料。鰭底部部分108A可由基板106的光微影圖案化和蝕刻所形成。在一些實施例中，鰭頂部部分108B可包含堆疊鰭結構108B、磊晶鰭結構110、隔離層124及覆蓋層120。堆疊鰭結構108B中的每個可包含半導體層122-1、122-2和122-3(統稱為“半導體層122”)的堆疊，其可為奈米片或奈米線的形式。每個半導體層122可形成位於鰭式場效電晶體102A~102C的閘極結構112下方的通道區域。
在一些實施例中，半導體層122可包含與基板106類似或不同的半導體材料。在一些實施例中，每個半導體層122可包含矽而沒有任何實質量的鍺。半導體層122的半導體材料在它們的磊晶生長製程期間可為未摻雜的或者可為原位(in-situ)摻雜的。半導體層122沿著Z軸可具有各自的垂直尺寸122t(例如，厚度)，每個垂直尺寸的範圍為約5 nm至約10 nm。半導體層122的其他尺寸和材料在本揭露的範圍和精神內。雖然第1A圖至第1D圖中繪示三層半導體層122，但鰭式場效電晶體102A~102C可具有任何數量的半導體層122。
參照第1A圖至第1D圖，磊晶鰭結構110可生長於相應的鰭底部部分108A而非位於閘極結構112下方的部分之上。磊晶鰭結構110可與堆疊鰭結構108Bs的兩端接觸。在一些實施例中，磊晶鰭結構110可具有任何的幾何形狀，例如多邊形、橢圓形和圓形。磊晶鰭結構110可包含磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料包含與基板106相同或不同的材料。在一些實施例中，用於磊晶鰭結構110的磊晶生長半導體材料可彼此相同或不同。
磊晶鰭結構110可包含多個鰭區域，這些區域可基於例如摻雜濃度和/或磊晶生長製程條件而彼此不同。參照第1A圖和第1B圖，磊晶鰭結構110可包含第一磊晶鰭區域110A和第二磊晶鰭區域110B。在一些實施例中，第一磊晶鰭區域110A可為固有的(intrinsic)和未摻雜的，以減少閘極結構112和磊晶鰭結構110之間的寄生電容。在一些實施例中，第二磊晶鰭區域110B可為摻雜的，以降低源極/汲極接觸結構132和磊晶鰭結構110之間的接觸電阻。在一些實施例中，第一磊晶鰭區域110A沿著Z軸可具有範圍從約5 nm至約20 nm的垂直尺寸110At(例如，厚度)。在一些實施例中，第一磊晶鰭區域110A的頂面可位於堆疊鰭結構108Bs的半導體層122之下。若垂直尺寸110At大於約20 nm，或者第一磊晶鰭區域110A的頂面位於半導體層122的底面上方，則堆疊鰭結構108Bs和磊晶鰭結構110之間的接觸電阻可能增加。若垂直尺寸110At小於約5 nm，則閘極結構112和磊晶鰭結構110之間的寄生電容可能增加。在一些實施例中，第二磊晶鰭區域110B沿著Z軸可具有範圍從約15 nm至約50 nm的垂直尺寸110Bt(例如，厚度)。垂直尺寸 110Bt和110At之間的比例的範圍可從約3到約10。
第一磊晶鰭區域110A可包含用於n型鰭式場效電晶體的未摻雜的固有的矽並且可包含用於p型鰭式場效電晶體的未摻雜的固有的矽鍺(SiGe)。在一些實施例中，鰭式場效電晶體102A和102C的第一磊晶鰭區域110A可包含未摻雜的固有的矽，而鰭式場效電晶體102B的第一磊晶鰭區域110A可包含未摻雜的固有的矽鍺。
對於鰭式場效電晶體102A~102C，第二磊晶鰭區域110B可分別摻雜p型或n型。在一些實施例中，鰭式場效電晶體102A和102C的第二磊晶鰭區域110B可摻雜n型，而鰭式場效電晶體102B的第二磊晶鰭區域110B可摻雜p型。P型第二磊晶鰭區域110B可包含矽鍺並且可在磊晶生長製程期間使用例如硼、銦和鎵的p型摻雜劑進行原位摻雜。對於p型原位摻雜，可使用p型摻雜前驅物(precursor)，例如但不限於二硼烷(B 2H 6)、三氟化硼(BF 3) 和其他p型摻雜前驅物。在一些實施例中，n型第二磊晶鰭區域110B可包含矽並且可在磊晶生長製程期間使用例如磷和砷的n型摻雜劑進行原位摻雜。對於n型原位摻雜，可使用n型摻雜前驅物，例如但不限於膦(PH 3)、胂(AsH 3)和其他n型摻雜前驅物。
參照第1A圖至第1D圖，鰭結構108可為用於相應的鰭式場效電晶體102A~102C的載流(current-carrying)結構。鰭式場效電晶體102A~102C的磊晶鰭結構110可作為源極/汲極(S/D)區域。鰭式場效電晶體102A~102C的通道區域可形成於閘極結構112下方的堆疊鰭結構108B的半導體層122中。
參照第1A圖至第1D圖，位於堆疊鰭結構108Bs與鰭底部部分108A之間的隔離層124可防止在堆疊鰭結構108Bs的下方形成子通道。隔離層124可由介電材料所製成。在一些實施例中，隔離層124可包含氧化矽、氮化矽、氮氧化矽、低介電常數介電材料和/或其他合適的絕緣材料。在一些實施例中，隔離層124沿著Z軸可具有範圍從約5 nm至約15 nm的垂直尺寸124t(例如，厚度)。垂直尺寸124t與122t的比例的範圍可從約0.5到約3。若垂直尺寸124t小於約5 nm，或者此比例小於約0.5，則隔離層124可能無法防止堆疊鰭結構108Bs下方的子溝道形成。若垂直尺寸124t大於約15 nm，或此比例大於約3，則介電材料可能無法填充開口以形成第10圖所示的隔離層124。隔離層124的其他材料和尺寸在本揭露的範圍和精神內。
參照第1A圖至第1D圖，位於堆疊鰭結構108B與隔離層124之間的覆蓋層120可防止隔離層124在隔離層124的形成期間擠出到閘極結構112中。覆蓋層120可包含類似於或不同於半導體層122的半導體材料。在一些實施例中，覆蓋層120可包含矽而沒有任何實質量的鍺。覆蓋層120的半導體材料在其磊晶生長製程期間可為未摻雜的或者可為原位摻雜的。覆蓋層120沿著Z軸可具有範圍從約0.5 nm至約5 nm的厚度120t。用於覆蓋層120的其他尺寸和材料在本揭露的範圍和精神內。
參照第1A圖至第1D圖，閘極結構112可為多層結構並且可包覆於堆疊鰭結構108Bs的半導體層122的周圍。在一些實施例中，每個半導體層122可被閘極結構112的一個或閘極結構112的一個的一或多層所包覆，對於其中的閘極結構112可稱為“全繞式閘極(GAA)結構”，而鰭式場效電晶體102A~102C也可稱為“全繞式閘極場效電晶體(GAA FETs)102A~102C”或“全繞式閘極鰭式場效電晶體(GAA finFETs)102A~102C”。
每個閘極結構112可包含閘極介電層112A及閘極電極112B，閘極介電層112A設置於半導體層122之上，閘極電極112B設置於閘極介電層112A之上。如第1D圖所示，閘極介電層112A可包覆在每個半導體層122的周圍，因此，將半導體層122彼此電性隔離並與導電閘極電極112B電性隔離，以防止在鰭式場效電晶體102A~102C的操作期間，閘極結構112和半導體層122之間短路。閘極介電層112A可包含單個絕緣層或絕緣材料層的堆疊。在一些實施例中，閘極介電層112A可包含介面層(interfacial layer)及高介電常數(high-κ)閘極介電層。在一些實施例中，高介電常數閘極介電層可包含高介電常數介電材料，例如氧化鉿。用語“高介電常數(high-κ)”可以指高的介電常數。在半導體裝置結構和製造程序的領域中，高介電常數可指大於SiO 2的介電常數(例如，大於約3.9)的介電常數。
閘極電極112B可包含單個金屬層或金屬層的堆疊。在一些實施例中，每個閘極電極112B可包含閘極阻障層、閘極功函數層和閘極金屬填充層。在一些實施例中，閘極電極112B可包含導電材料，例如鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、鎳(Ni)、碳化鈦(TiC)、碳化鋁鈦 (TiAlC)、碳化鋁鉭(TaAlC)和其他合適的導電材料。
參照第1A圖至第1D圖，根據一些實施例，閘極間隔物114可形成於閘極結構112的側壁之上並且可與閘極介電層112A的部分接觸。閘極間隔物114可包含絕緣材料，例如氧化矽、氮化矽、低介電常數材料及其組合。閘極間隔物114可包含單層或絕緣層的堆疊。閘極間隔物114可具有介電常數小於約3.9(例如，約3.5、約3.0或約2.8)的低介電常數材料。
蝕刻停止層126可形成於高介電常數介電結構116-1和116-2及磊晶鰭結構110之上，以保護磊晶鰭結構110不與源極/汲極接觸結構132接觸的部分。舉例來說，可在形成層間介電層118及/或源極/汲極接觸結構132的期間提供這種保護。在一些實施例中，蝕刻停止層126可包含氮化矽(SiN x)、氧化矽(SiO x)、氮氧化矽(SiON)或其組合。
層間介電層118可設置於蝕刻停止層126之上。層間介電層118可包含使用沉積方法所沉積的介電材料，此沉積方法適合於可流動的介電材料。舉例來說，可使用流動式化學氣相沉積(flowable CVD, FCVD)來沉積可流動的氧化矽。在一些實施例中，介電材料可包含氧化矽。
源極/汲極接觸結構132可將鰭式場效電晶體102A~102C的相應的源極/汲極區域(例如，磊晶鰭結構110)電性連接到半導體裝置100和/或積體電路的其他元件。源極/汲極接觸結構132可形成於層間介電層118內。在一些實施例中，源極/汲極接觸結構132可包含金屬矽化物層和導電區域。在一些實施例中，金屬矽化物層可包含金屬矽化物並可在鰭式場效電晶體102A~102C的相應的導電區域和對應的源極/汲極區域之間提供低電阻界面。用於形成金屬矽化物的金屬的範例是鈷(Co)、鈦(Ti)及鎳(Ni)。在一些實施例中，導電區域可進一步包含金屬覆蓋層及金屬層。在一些實施例中，導電區域可包含導電材料，例如氮化鈦(TiN)、鈦(Ti)、鎳(Ni)、氮化鈦矽(TiSiN)、氮化鉭(TaN)、鉭(Ta)、鎢(W)、鋁(Al)和鈷(Co)。
閘極覆蓋結構134可設置於閘極結構112之上並被配置為在半導體裝置100的後續製程期間保護下方的結構和/或層。舉例來說，閘極覆蓋結構134可在源極/汲極接觸結構132的形成過程中作為蝕刻停止層。閘極覆蓋結構134可包含一或多層絕緣材料，其具有(i)氮化物基(nitride-based)材料，例如氮化矽；(ii)碳化物基(carbide-based)材料，例如碳化矽；(iii)元素半導體，例如矽；(iv)金屬氧化物基(metal oxide-based)材料；或者(v)它們的組合。在一些實施例中，閘極覆蓋結構134可包含絕緣材料層的堆疊，其中堆疊的每一層可具有與堆疊中的其他層不同的材料和尺寸。
參照第1A圖至第1D圖，半導體裝置100可進一步包含間隔物結構127、混合結構117、高介電常數介電結構116-1和116-2(統稱為“高介電常數介電結構116”)、介電襯128及半導體襯130。間隔物結構127可設置為與堆疊鰭結構108B中的半導體層122的端部相鄰並且位於閘極結構112和磊晶鰭結構110之間。間隔物結構127可包含介電材料，例如碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(silicon oxycarbonitride, SiOCN)、氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)及其組合。在一些實施例中，間隔物結構127可包含單層或多層絕緣材料。在一些實施例中，間隔物結構127可隔離閘極結構112及磊晶鰭結構110。
在一些實施例中，間隔物結構127在堆疊鰭結構108Bs和混合結構117之間可具有垂直部分127A且在堆疊鰭結構108Bs中的半導體層122之間可具有水平部分127B。在一些實施例中，垂直部分127A沿著Y軸可具有範圍從約5 nm到約15 nm的水平尺寸127AW(例如，寬度)。水平部分127B沿著Z軸可具有範圍從約5 nm到約15 nm的垂直尺寸127BW(例如，寬度)。若水平尺寸127AW或垂直尺寸127BW小於約5 nm，則閘極電極112B可能不會填充半導體層122之間的間隔。若水平尺寸127AW或垂直尺寸127BW大於約15 nm，則介電材料可能不會填充半導體層312和覆蓋層638的側向(lateral)凹槽以形成第11圖和第12圖中所示的間隔物結構127。在一些實施例中，水平尺寸127AW可大於或等於垂直尺寸127BW。在一些實施例中，水平尺寸127AW和垂直尺寸127BW之間的比例的範圍可從約1到約1.5。若此比例小於約1，則閘極電極112B可能不會填充半導體層122之間的間隔。若此比例大於約1.5，則介電材料可能不會填充半導體層312和覆蓋層638的側向凹槽以形成第11圖和第12圖中所示的間隔物結構127。
參照第1A圖至第1D圖，混合結構117和高介電常數介電結構116可在鰭式場效電晶體102A~102C之間提供彼此的電性隔離。如第1D圖所示，高介電常數介電結構116-1在閘極結構112中可具有第一部分116-1A且在閘極覆蓋結構134中可具有第二部分116-1B。在一些實施例中，高介電常數介電結構116-1的頂面與閘極結構112的頂面之間沿著Z軸的垂直尺寸116d(例如，距離)的範圍可在約5 nm至約30 nm。若垂直尺寸116d小於約5 nm，則鰭式場效電晶體102A的閘極結構112可能不與鰭式場效電晶體102B和102C的閘極結構112電性隔離。若垂直尺寸116d大於約30 nm，則鰭式場效電晶體102B和102C的閘極結構112可能不會電性連接。高介電常數介電結構116-2的頂面可位於閘極結構112的頂面之下並位於與半導體層122的頂面接近的水平面。結果，鰭式場效電晶體102B和102C的閘極結構112可電性連接而高介電常數介電結構116-1可將鰭式場效電晶體102A的閘極結構112與鰭式場效電晶體102B和102C的閘極結構112電性隔離。在一些實施例中，高介電常數介電結構116可包含高介電常數的介電材料，例如氧化鉿。在一些實施例中，混合結構117可包含第一混合層113及第二混合層115。在一些實施例中，第一混合層113可包含介電材料，例如碳氮氧化矽(SiOCN)，而第二混合層115可包含介電材料，例如氧化矽(SiOx)。
參照第1A圖至第1D圖，介電襯128和半導體襯130可設置於淺溝槽隔離區域104和鰭結構108之間。如第1C圖所示，介電襯128可在鰭底部部分108A的上方延伸並且可設置於堆疊鰭結構108B和間隔物結構127中的半導體層122之間。在一些實施例中，介電襯128可包含介電材料，例如氧化矽(SiOx)和碳氮氧化矽(SiOCN)。在一些實施例中，介電襯128可防止在形成淺溝槽隔離區域104的期間堆疊鰭結構108B的側壁氧化。在一些實施例中，介電襯128可防止在形成隔離層124的期間的過度蝕刻並改善閘極結構112的形成窗口。在一些實施例中，介電襯128可改善間隔物結構127的形成窗口。在一些實施例中，半導體層122的片材可與介電襯128一起在兩個步驟中形成，這可以提高半導體層122的片材的均勻性。在一些實施例中，介電襯128沿著Y軸可具有範圍從約0.5 nm至約2.5 nm的水平尺寸128t(例如，厚度)。水平尺寸128t與水平尺寸122t的比例的範圍可在約0.05至約0.5。若水平尺寸128t小於約0.5 nm，或此比例小於約0.05，則介電襯128可能無法防止在形成隔離層124的期間的過蝕刻。若水平尺寸128t大於約2.5 nm，或者此比例大於約0.5，則閘極結構112和磊晶鰭結構110之間的寄生電容可能增加。
半導體襯130可包含與半導體層122類似或不同的半導體材料。在一些實施例中，半導體襯130可包含矽。在一些實施例中，半導體襯130可包含矽鍺。在一些實施例中，半導體襯130可具有範圍從約0.5 nm至約2 nm的厚度。在一些實施例中，半導體襯130可以是可選的(optional)。半導體襯130可促進間隔物結構127的形成。
第2圖是根據一些實施例繪示用於製造具有介電襯128的半導體裝置100的方法200的流程圖。僅為了清楚和易於描述，額外的製造操作可在方法200的各種操作之間執行並且可被省略。此外，某些操作可同時執行，或者以與第2圖所示不同的順序執行。因此，可以在方法200之前、期間和/或之後提供額外的製程；這些額外的製程在本文可被簡要地描述。為了範例性的目的，將參考如第3圖至第20圖中所示用於製造半導體裝置100的範例性製造流程來描述第2圖所示的操作。第3圖至第20圖是根據一些實施例繪示在製造半導體裝置100的各個階段的部分等角視圖。雖然第3圖至第20圖繪示具有介電襯128的半導體裝置100的製造流程，但是方法200可應用於具有介電襯128的其他半導體裝置。第3圖至第20圖中具有與第1A圖至第1D圖中的元件相同註記的元件如前所述。
參照第2圖，方法200開始於操作210和在基板之上形成鰭結構的製程。舉例來說，如第3圖所示，可在基板106之上形成具有鰭底部部分108A*和鰭頂部部分108B*的鰭結構108*。鰭頂部部分108B*可包含堆疊鰭結構108Bs*，其中每一者可進一步包含位於鰭底部部分108A*之上的犧牲半導體層324、位於犧牲半導體層324之上的覆蓋層120、半導體層122以及半導體層312-1、312-2、312-3和312-4(統稱為“半導體層312”)。
堆疊鰭結構108Bs*中的每個半導體層可以在其下方的層之上磊晶生長，然後進行垂直蝕刻以形成開口335。硬遮罩層336可沉積於半導體層122和312之上並且被圖案化以形成開口335和鰭結構108*。在一些實施例中，源極/汲極區可在後續製程中形成於開口335中。在一些實施例中，半導體層122和312、覆蓋層120及犧牲半導體層324的垂直蝕刻可包含偏置蝕刻(biased etching)製程。在一些實施例中，偏置蝕刻製程可為定向的(directional)且半導體層122和312、覆蓋層120及犧牲半導體層324可實質上沒有側向蝕刻。
半導體層312和122可包含與基板106類似或不同的半導體材料。在一些實施例中，半導體層312和122可包含彼此具有不同的氧化速率和/或蝕刻選擇性的半導體材料。用語“蝕刻選擇性”可指在相同的蝕刻條件下兩種不同材料的蝕刻速率的比例。在一些實施例中，半導體層312可包含矽鍺(SiGe)，其中鍺的範圍從約10原子百分比(atomic percent)至約20原子百分比，而任何剩餘的原子百分比是矽。在一些實施例中，半導體層122可包含矽而沒有任何實質量的鍺。半導體層312沿著Z軸可具有範圍從約5 nm到約12 nm的垂直尺寸312t(例如，厚度)。半導體層122沿著Z軸可具有範圍從約5 nm到約10 nm的垂直尺寸122t(例如，厚度)。半導體層312和122的厚度可彼此相等或不同。雖然第3圖中繪示用於堆疊鰭結構108Bs*的三個半導體層122和四個半導體層312，但是半導體裝置100可具有任意數量的半導體層312和122。
犧牲半導體層324可包含類似於或不同於半導體層312的半導體材料。在一些實施例中，犧牲半導體層324可包含矽鍺，其中鍺的範圍從約30原子百分比到約40原子百分比，而任何剩餘的原子百分比是矽。在一些實施例中，為了更高的蝕刻速率，犧牲半導體層324可包含具有比半導體層312更高的鍺濃度的矽鍺，且犧牲半導體層324和半導體層312中的鍺濃度之間的差異的範圍可從約20原子百分比到約30原子百分比。若差異小於約20原子百分比，則犧牲半導體層324可能不會具有比半導體層312更高的蝕刻速率，且犧牲半導體層324可能不會被隔離層124完全地取代。若差異大於約30原子百分比，則犧牲半導體層324、半導體層312和半導體層122在每層之間可能具有更多的磊晶缺陷(epitaxial defect)和應力。犧牲半導體層324沿著Z軸可具有範圍從約5 nm至約15 nm的厚度324t。
覆蓋層120可包含類似於或不同於半導體層122的半導體材料。在一些實施例中，覆蓋層120可包含矽而沒有任何實質量的鍺。覆蓋層120的半導體材料在其磊晶生長製程的期間可為未摻雜的或者可為原位摻雜的。覆蓋層120沿著Z軸可具有範圍從約0.5 nm至約5 nm的厚度120t。覆蓋層120可在後續形成隔離層124的期間保護半導體層312。若厚度120t小於約0.5 nm，則在後續形成隔離層124的期間，覆蓋層120可能不會保護半導體層312。若厚度120t大於約5 nm，則隔離層124可能無法防止在堆疊鰭結構108Bs的下方形成子通道。
參照第2圖，在操作220中，介電襯沉積於鰭結構之上。舉例來說，如第4圖所示，介電襯128*可順應性地沉積於鰭結構108*之上。在一些實施例中，介電襯128*可包含介電材料，例如氧化矽(SiOx)和碳氮氧化矽(SiOCN)，其透過原子層沉積(ALD)或其他合適的順應性沉積方法沉積，以改善階梯覆蓋(step coverage)。介電襯128*可在約100 ℃至約400 ℃的溫度範圍內沉積，並使用矽烷(SiH 4)和氧作為前驅物。若溫度高於約400 ℃，則堆疊鰭結構108Bs*可能被氧化，且每個半導體層的矽和鍺可能擴散到堆疊鰭結構108Bs*中並與其混合(intermix)。若溫度低於約100 ℃，則介電襯128*可能無法達到所需的品質(例如，順應性沉積)。在一些實施例中，介電襯128*可以範圍從約0.1 nm/s到約10 nm/s的沉積速率沉積。所沉積速率小於約0.1 nm/s，則沉積製程的時間可能比要求的要長。若沉積速率大於約10 nm/s，則介電襯128*可能無法達到所需的品質(例如，順應性沉積)。在一些實施例中，介電襯128*可在後續形成淺溝槽隔離區域104的期間防止鰭結構108*的側壁氧化。在一些實施例中，介電襯128*可改善隨後沉積的半導體襯130*的均勻性並改善間隔物結構127的形成窗口。在一些實施例中，介電襯128*沿著Y軸可具有範圍從約0.5 nm至約2.5 nm的水平尺寸128t(例如，厚度)。在一些實施例中，水平尺寸128t與垂直尺寸122t的比例的範圍可從約0.05至約0.5。若水平尺寸128t小於約0.5 nm，或此比例小於約0.05，則介電襯128在隨後形成隔離層124(如第10圖所示)的期間可能無法防止過度蝕刻。若水平尺寸128t大於約2.5 nm，或者此比例大於約0.5，則閘極結構112和磊晶鰭結構110(第1A圖至第1D圖中所示)之間的寄生電容可能增加。
如第4圖所示，可在沉積介電襯128*之後，在介電襯128*之上形成半導體襯130*。在一些實施例中，半導體襯130可包含半導體材料，例如矽和矽鍺，其透過原子層沉積、化學氣相沉積(CVD)、爐生長(furnace growth)、分子束磊晶(molecular beam epitaxy, MBE)或其他合適的形成方法順應性地形成於介電襯128*之上。在一些實施例中，半導體襯130*可具有範圍從約0.5 nm至約2 nm的厚度。在一些實施例中，半導體襯130可以是可選的並且可被省略。半導體襯130*可促進後續形成覆蓋層。在一些實施例中，介電襯128*可改善半導體襯130*的均勻性，這可進一步地改善覆蓋層638(如第6圖所示)和間隔物結構127(如第12圖所示)的後續形成。
如第5圖所示，在介電襯128*之上形成半導體襯130*之後，可形成淺溝槽隔離區域104。在一些實施例中，淺溝槽隔離區域104可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數介電材料和其他合適的絕緣材料。在一些實施例中，淺溝槽隔離區域104可透過沉積介電材料接著進行化學機械研磨(chemical mechanical polishing, CMP)和蝕刻製程所形成。介電材料可透過流動式化學氣相沉積(FCVD)或其他合適的方法所沉積。在一些實施例中，在蝕刻製程之後，淺溝槽隔離區域104可位於鰭頂部部分108B*之下。
如第6圖所示，形成淺溝槽隔離區域104之後，可形成覆蓋層638。覆蓋層638可包含與半導體襯130*類似或不同的半導體材料。在一些實施例中，覆蓋層638可包含氧化速率和/或蝕刻選擇性類似於半導體層312並且低於犧牲半導體層324的半導體材料。在一些實施例中，覆蓋層638可包含矽鍺(SiGe)，其中鍺的範圍從約10原子百分比至約20原子百分比，而任何剩餘的原子百分比是矽。覆蓋層638可透過化學氣相沉積(CVD)、分子束磊晶(MBE)或其他合適的方法在半導體襯130*之上生長。在一些實施例中，覆蓋層638可具有範圍從約5 nm至約15 nm的厚度。在後續的製程中，覆蓋層638和半導體層312可被閘極結構112和間隔物結構127取代。
如第6圖所示，形成覆蓋層638之後，可形成混合結構117*。形成混合結構117*的步驟可包含沉積第一混合層113*及沉積第二混合層115*，接著進行化學機械研磨製程。在一些實施例中，第一混合層113*可包含介電材料，例如碳氮氧化矽(SiOCN)，其透過原子層沉積、化學氣相沉積或其他合適的沉積方法所沉積。在一些實施例中，第二混合層115*可包含介電材料，例如氧化矽(SiOx)，其透過原子層沉積、化學氣相沉積或其他合適的沉積方法所沉積。化學機械研磨製程可停止於覆蓋層638之上並且使覆蓋層638的頂面和混合結構117*的頂面共平面。在一些實施例中，混合結構117*可將鰭式場效電晶體102A~102C彼此電性隔離。
如第7圖所示，形成混合結構117*之後，可形成高介電常數介電結構116-1*和116-2*。形成高介電常數介電結構116-1*和116-2*的步驟可包含蝕刻混合結構117*及沉積高介電常數介電材料層，接著進行化學機械研磨製程。在一些實施例中，在蝕刻製程之後，混合結構117的頂面可與半導體層122-3的頂面對齊。在一些實施例中，高介電常數介電結構116-1*和116-2*可包含高介電常數介電材料，例如氧化鉿，其透過化學氣相沉積、原子層沉積或其他合適的沉積方法所沉積。化學機械研磨製程可停止於硬遮罩層336之上並且使硬遮罩層336的頂面、覆蓋層638的頂面和高介電常數介電結構116-1*和116-2*的頂面共平面。
如第8圖所示，形成高介電常數介電結構116-1*和116-2*之後，可在鰭結構108*和高介電常數介電結構116-1*和116-2*之上形成犧牲閘極結構840。形成犧牲閘極結構840的步驟可包含透過蝕刻製程將硬遮罩層336、半導體層312-4和覆蓋層638的一部分移除。在一些實施例中，由於半導體層122和312之間的蝕刻選擇性，蝕刻製程可能不會將高介電常數介電結構116-1*和116-2*移除並且可停止於半導體層122-3之上。形成犧牲閘極結構840的步驟可進一步包含沉積保護層、犧牲閘極層、第一硬遮罩層及第二遮罩模層並將其圖案化。具有保護層841、第一硬遮罩層842和第二硬遮罩層844的犧牲閘極結構840可被圖案化和蝕刻以用於後續形成閘極結構112。在一些實施例中，保護層841可包含介電材料，例如氧化矽。
如第9圖所示，可在形成犧牲閘極結構840之後，形成閘極間隔物114。閘極間隔物114可形成於閘極結構112的側壁之上。形成閘極間隔物114的步驟可包含順應性地沉積絕緣材料及定向蝕刻沈積的絕緣材料。閘極間隔物114可包含絕緣材料，例如氧化矽、氮化矽、低介電常數材料及其組合，其透過化學氣相沉積、原子層沉積或其他合適的沉積方法順應性地沉積。定向蝕刻製程可將位於閘極結構112的頂表面之上而不是側壁之上的沉積的絕緣材料移除。閘極間隔物114可包含單層絕緣層或絕緣層堆疊。形成閘極間隔物114之後，可進行蝕刻製程以形成開口946。蝕刻製程可將鰭頂部部分108B*不位於犧牲閘極結構840和閘極間隔物114的下方的一部分移除。
參照第2圖，在操作230中，犧牲半導體層可以絕緣層所取代。舉例來說，如第10圖所示，可以隔離層124取代犧牲半導體層324。以隔離層124取代犧牲半導體層324的步驟可包含將犧牲半導體層324移除及沈積隔離層124，接著進行修整(trim)製程。在一些實施例中，可透過包含氟化氫(HF)和氟(F 2)作為蝕刻劑的蝕刻製程將犧牲半導體層324移除。在一些實施例中，蝕刻製程可在約100 mTorr至約2000 mTorr範圍內的壓力和約10 ℃至約150 ℃範圍內的溫度下進行約30秒至約300秒範圍內的蝕刻時間。在一些實施例中，由於更高的鍺濃度，犧牲半導體層324可具有比半導體層312和覆蓋層638更高的蝕刻速率。在一些實施例中，介電襯128*可防止在將犧牲半導體層324移除期間沿著Y軸蝕刻相鄰的覆蓋層638，從而改善後續形成閘極結構112的窗口。在一些實施例中，利用介電襯128*，犧牲半導體層324和半導體層312之間的鍺濃度差異可能不需要高於約30原子百分比以提供更高的蝕刻選擇性或防止覆蓋層638被過度蝕刻。在一些實施例中，覆蓋層120在將犧牲半導體層324移除期間可保護半導體層312。
在將犧牲半導體層324移除之後，可在移除的犧牲半導體層324的開口中形成隔離層124。隔離層124可包含介電材料，例如氧化矽(SiOx)和碳氮氧化矽(SiOCN)，其透過原子層沉積、化學氣相沉積或其他合適的沉積方法所沉積。在修整製程中，可蝕刻不位於鰭頂部部分108B*的下方的沉積的介電材料。在一些實施例中，修整製程可為包含氟化氫(HF)和氨(NH 3)作為蝕刻劑的蝕刻製程。在一些實施例中，蝕刻製程可在約100 mTorr至約2000 mTorr範圍內的壓力和約10 ℃至約150 ℃範圍內的溫度下進行約10秒至約120秒範圍內的蝕刻時間。
參照第2圖，在操作240中，可形成與介電襯接觸的間隔物結構。舉例來說，如第11圖和第12圖所示，可形成與介電襯128*接觸的間隔物結構127。形成間隔物結構127的步驟可包含將半導體層312和覆蓋層638側向凹陷。在一些實施例中，半導體層312和覆蓋層638在側向凹陷的期間沿著X軸蝕刻的深度範圍可為約3 nm至約10 nm。間隔物結構127可包含介電材料，例如碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)和其組合，其透過原子層沉積、化學氣相沉積或其他合適的沉積方法所沉積。可蝕刻不位於閘極間隔物下方的沉積的介電材料，以形成在半導體層122的端部處與介電襯128*接觸的間隔物結構127。在一些實施例中，間隔物結構127可包含與介電襯128*和覆蓋層638接觸的垂直部分127A以及與介電襯128*接觸並位於半導體層122之間的水平部分127B。在一些實施例中，介電襯128*可避免半導體層312中的側向凹陷與鄰近半導體層122的端部的覆蓋層638相交，這可以改善間隔物結構127合併窗口並避免在間隔物結構127的垂直部分127A和水平部分127B的交叉處的凹陷或空隙。
參照第2圖，在操作250中，磊晶鰭結構可形成於鰭底部部分之上並與堆疊鰭結構和介電襯接觸。舉例來說，如第12圖和第13圖所示，磊晶鰭結構110可形成於鰭底部部分108A之上並與堆疊鰭結構108Bs和介電襯128*接觸。形成磊晶鰭結構110的步驟可包含在鰭底部部分108A之上形成第一磊晶鰭區域110A及在第一磊晶鰭區域110A之上形成第二磊晶鰭區域110B。如上所述，第一磊晶鰭區域110A可固有地和未摻雜地生長，以改善閘極結構112和磊晶鰭結構110之間的寄生電容，而第二磊晶鰭區域110B可進行p型或n型摻雜，以降低源極/汲極接觸結構132和磊晶鰭結構110之間的接觸電阻。在一些實施例中，第一磊晶鰭區域110A的頂面可位於堆疊鰭結構108Bs的半導體層122之下(如第1A圖和第1B圖所示)。
如圖第14圖所示，形成磊晶鰭結構110之後，可形成蝕刻停止層126和層間介電層118。蝕刻停止層126可包含介電材料，例如氮化矽(SiN x)、氧化矽(SiO x)、氮氧化矽(SiON)及其組合，其透過化學氣相沉積、原子層沉積或其他合適的沉積方法進行覆蓋(blanket)沉積。層間介電層118可包含介電材料，例如氧化矽，其透過流動式化學氣相沉積(FCVD)或其他合適的沉積方法所沉積。沉積蝕刻停止層126和層間介電層118之後，可以進行化學機械研磨製程使犧牲閘極結構840的頂面、蝕刻停止層126的頂面和層間介電層118的頂面共平面。
如第15圖所示，形成蝕刻停止層126和層間介電層118之後，可將犧牲閘極結構840中的高介電常數介電結構116-2*移除。第15圖至第20圖是根據一些實施例繪示沿著如第1A圖中所示的線D-D的半導體裝置100的部分等角視圖。在將高介電常數介電結構116-2*移除之前，可將犧牲閘極結構840的頂部部分移除，以具有低於高介電常數介電結構116-1*和116-2*的頂面的頂面。可透過沉積遮罩層1548和將其圖案化並蝕刻高介電常數介電結構116-2*的部分以將犧牲閘極結構840中的高介電常數介電結構116-2*的一部分移除。在一些實施例中，在將高介電常數介電結構116-2*移除的期間，也可將犧牲閘極結構840與高介電常數介電結構116-2*相鄰的一部分移除。
如第16圖所示，將犧牲閘極結構840中的高介電常數介電結構116-2*移除之後，可將犧牲閘極結構840移除。可將遮罩層1548、犧牲閘極結構840和保護層841移除，以暴露半導體層122和覆蓋層638的頂面。在移除製程期間，可不將高介電常數介電結構116-1和116-2移除。
如第17圖和第18圖所示，將犧牲閘極結構840移除之後，可形成半導體層122的片材(sheets)。形成半導體層122的片材的步驟可包含將如第17圖所示的覆蓋層638移除及將如第18圖所示的半導體層312移除。將覆蓋層638移除的步驟可包含蝕刻製程，例如乾式蝕刻製程、濕式蝕刻製程及其組合。蝕刻製程可包含蝕刻和淨化(purging)製程的多個循環。每個循環中的蝕刻製程可包含使用具有氟化氫(HF)和含氟(fluorine-based)氣體的氣體混合物。每個循環中的淨化製程可包含使用具有氟化氫和氮氣(N 2)的氣體混合物。淨化製程中的氟化氫可將副產物移除及/或清潔蝕刻的部分的表面以用於後續循環。在每個循環中，淨化製程可比蝕刻製程更長。在介電襯128*的保護下，在蝕刻製程的期間可以不蝕刻半導體層312。由於半導體層122和覆蓋層638之間的蝕刻選擇性，在蝕刻製程的期間可不將暴露的半導體層122移除。
如第18圖所示，將覆蓋層638移除之後，可將半導體層312移除。在將半導體層312移除之前，可透過蝕刻製程將不位於間隔物結構127中的介電襯128*的一部分移除。將半導體層312移除的步驟可包含類似於將覆蓋層638移除的蝕刻製程。由於半導體層122和312之間的蝕刻選擇性，在蝕刻製程的期間可不將半導體層122移除。在將半導體層312移除之後，可在間隔物結構127之間形成半導體層122的片材(例如，奈米片或奈米線)。利用介電襯128*，形成半導體層122的片材的步驟可包含將覆蓋層638和半導體層312移除的兩個步驟。與在沒有介電襯128*的情況下在一步驟中將覆蓋層638和半導體層312移除相比，利用介電襯128*的兩步驟移除可提高半導體層122的片材的片材均勻性。此外，利用介電襯128*，可將覆蓋層638完全地移除，並且可改善閘極結構112的後續圖案化的窗口。
如第19圖和第20圖所示，形成半導體層312的片材之後，可形成圍繞半導體層122的閘極結構112。閘極結構112可包含閘極介電層112A及閘極電極112B，其原子層沉積、化學氣相沉積或其他合適的沉積方法所沉積。沉積閘極介電層112A和閘極電極112B之後，可進行化學機械研磨製程使閘極結構112的頂面、閘極間隔物114的頂面、蝕刻停止層126的頂面和層間介電層118的頂面共平面。形成閘極結構112之後，可進行蝕刻製程以將閘極電極112B的頂部移除。在蝕刻製程之後，可在閘極結構112之上形成閘極覆蓋結構134。在一些實施例中，高介電常數介電結構116-1可具有位於閘極結構112中的第一部分116-1A及位於閘極覆蓋結構134中的第二部分116-1B。在一些實施例中，高介電常數介電結構116-2的頂面可位於與半導體層122的頂面接近的水平面。
如第1A圖和第1B圖所示，形成閘極結構112之後，可形成源極/汲極接觸結構132。形成源極/汲極接觸結構132的步驟可包含形成接觸開口，金屬矽化物層和導電區域可透過原子層沉積、化學氣相沉積、物理氣相沉積(physical vapor deposition, PVD)和其他合適的沉積方法在接觸開口中沉積，然後是沉積的導電材料的化學機械研磨製程。源極/汲極接觸結構132可將鰭式場效電晶體102A~102C的相應的源極/汲極區域(例如，外延鰭結構110)電性連接到半導體裝置100和/或積體電路的其他元件。
本揭露中的各種實施例提供用於形成具有介電襯128的半導體裝置100的方法。本揭露中的範例性方法可形成半導體裝置100，半導體裝置100具有鰭結構108、隔離層124、介電襯128以及間隔物結構127，隔離層124位於堆疊鰭結構108Bs與鰭結構108的鰭底部部分108A之間，介電襯128與堆疊鰭結構108Bs的端部接觸，而間隔物結構127與介電襯128接觸。在一些實施例中，介電襯128可包含氧化矽。介電襯128可防止在形成隔離層124的期間的過蝕刻並改善閘極結構112的形成窗口。在一些實施例中，介電襯可改善間隔物結構127的形成窗口以避免空隙和接縫。在一些實施例中，堆疊鰭結構108Bs中的半導體層122的片材可與介電襯128在兩步驟中形成，這可以提高半導體層122的片材的均勻性。
在一些實施例中，半導體結構包含基板及鰭結構，鰭結構位於基板之上。鰭結構包含堆疊鰭結構、鰭底部部分及隔離層，鰭底部部分設置於堆疊鰭結構之下，隔離層設置於堆疊鰭結構與鰭底部部分之間。半導體結構更包含介電襯及間隔物結構，介電襯與堆疊鰭結構的端部接觸，間隔物結構與介電襯接觸。
在一些實施例中，間隔物結構包含水平部分及垂直部分，且介電襯位於堆疊鰭結構與間隔物結構的垂直部分之間。
在一些實施例中，間隔物結構的水平部分具有第一寬度，而間隔物結構的垂直部分具有第二寬度，第二寬度大於或等於第一寬度。
在一些實施例中，半導體結構更包含覆蓋層，覆蓋層介於堆疊鰭結構與隔離層之間。
在一些實施例中，鰭結構更包含磊晶鰭結構，磊晶鰭結構與堆疊鰭結構接觸，且磊晶鰭結構包含第一磊晶鰭區域及第二磊晶鰭區域，第一磊晶鰭區域位於鰭底部部分之上，而第二磊晶鰭區域位於第一磊晶鰭區域之上。
在一些實施例中，第一磊晶鰭區域是固有的(intrinsic)，而第二磊晶鰭區域是摻雜的。
在一些實施例中，第一磊晶鰭區域位於堆疊鰭結構之下。
在一些實施例中，半導體結構更包含高介電常數(high-κ)介電材料，高介電常數介電材料位於鰭結構之上的閘極結構與相鄰的鰭結構之上的相鄰的閘極結構之間，高介電常數介電材料具有位於閘極結構與相鄰的閘極結構的上方的一部分。
在一些實施例中，半導體結構包含鰭結構，鰭結構位於基板之上。鰭結構包含鰭頂部部分及鰭底部部分。鰭頂部部分包含磊晶鰭結構及堆疊鰭結構，堆疊鰭結構具有至少一半導體層。鰭結構更包含隔離層，隔離層位於堆疊鰭結構與鰭底部部分之間。半導體結構更包含閘極結構、間隔物結構、介電襯、覆蓋結構以及接觸結構，閘極結構圍繞堆疊鰭結構的至少一半導體層，間隔物結構位於閘極結構與磊晶鰭結構之間，覆蓋層位於閘極結構之上，接觸結構位於磊晶鰭結構之上。
在一些實施例中，間隔物結構包含水平部分及垂直部分，且介電襯位於堆疊鰭結構與間隔物結構的垂直部分之間。
在一些實施例中，間隔物結構的水平部分具有第一寬度，而間隔物結構的垂直部分具有第二寬度，第二寬度大於或等於第一寬度。
在一些實施例中，半導體結構更包含覆蓋層，覆蓋層介於堆疊鰭結構與隔離層之間。
在一些實施例中，磊晶鰭結構包含第一磊晶鰭區域及第二磊晶鰭區域，第一磊晶鰭區域位於鰭底部部分之上，而第二磊晶鰭區域位於第一磊晶鰭區域之上。
在一些實施例中，第一磊晶鰭區域是固有的，而第二磊晶鰭區域是摻雜的。
在一些實施例中，第一磊晶鰭區域位於堆疊鰭結構之下。
在一些實施例中，介電襯包含氧化矽。
在一些實施例中，半導體結構的製造方法包含在基板上形成鰭結構。鰭結構包含鰭頂部部分及鰭底部部分。鰭頂部部分包含堆疊鰭結構，堆疊鰭結構具有多個半導體層。鰭結構更包含半導體層，半導體層位於堆疊鰭結構與鰭底部部分之間。半導體結構的製造方法更包含在鰭結構之上沉積介電襯，以絕緣層取代半導體層，形成與介電襯接觸的間隔物結構，以及在鰭底部部分之上形成磊晶鰭結構，磊晶鰭結構與堆疊鰭結構及介電襯接觸。
在一些實施例中，半導體結構的製造方法更包含在堆疊鰭結構與半導體層之間形成覆蓋層。
在一些實施例中，形成磊晶鰭結構的步驟包含在鰭底部部分之上形成第一磊晶鰭區域以及在第一磊晶鰭區域之上形成第二磊晶鰭區域。第一磊晶鰭區域是固有的並位堆疊鰭結構之下，而第二磊晶鰭區域是摻雜的。
在一些實施例中，形成間隔物結構的步驟包含形成與介電襯接觸的間隔物結構的垂直部分，以及在多個半導體層的每個之間形成間隔物結構的水平部分，間隔物結構的垂直部分具有第一寬度，而間隔物結構的水平部分具有第二寬度，第二寬度大於或等於第一寬度。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體裝置 102A,102B,102C:鰭式場效電晶體 104:溝槽隔離區域 106:基板 108,108*:鰭結構 108A,108A*:鰭底部部分 108B,108B*:鰭頂部部分 108Bs,108Bs*:堆疊鰭結構 110:磊晶鰭結構 110A:第一磊晶鰭區域 110At:垂直尺寸 110B:第二磊晶鰭區域 110Bt:垂直尺寸 112:閘極結構 112A:閘極介電層 112B:閘極電極 113,113*:第一混合層 114:閘極間隔物 115,115*:第二混合層 116,116-1,116-2,116-1*,116-2*:高介電常數介電結構 116-1A:第一部分 116-1B:第二部分 116d:垂直尺寸 117,117*:混合結構 118:層間介電層 120:覆蓋層 120t:厚度 122,122-1,122-2,122-3:半導體層 122t:垂直尺寸 124:隔離層 124t:垂直尺寸 126:蝕刻停止層 127:間隔物結構 127A:垂直部分 127AW:水平尺寸 127B:水平部分 127BW:垂直尺寸 128,128*:介電襯 128t:水平尺寸 130,130*:半導體襯 132:源極/汲極接觸結構 134:閘極覆蓋結構 200:方法 210,220,230,240,250:操作 312,312-1,312-2,312-3,312-4:半導體層 312t:垂直尺寸 324:犧牲半導體層 335:開口 336:硬遮罩層 638:覆蓋層 840:犧牲閘極結構 841:保護層 842:第一硬遮罩層 844:第二硬遮罩層 1548:遮罩層 B-B,C-C,D-D:線 X,Y,Z:坐標軸
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A圖根據一些實施例繪示半導體裝置的等角視圖。 第1B圖繪示沿著半導體裝置的線B-B的剖面圖。 第1C圖繪示沿著半導體裝置的線C-C的剖面圖。 第1D圖繪示沿著半導體裝置的線D-D的剖面圖。 第2圖是根據一些實施例繪示用於製造具有介電襯的半導體裝置的方法的流程圖。 第3圖至第20圖是根據一些實施例繪示在製造半導體裝置的各個階段的部分等角視圖。
100:半導體裝置
102A,102B,102C:鰭式場效電晶體
104:溝槽隔離區域
106:基板
108A:鰭底部部分
113:第一混合層
115:第二混合層
117:混合結構
130:半導體襯
128:介電襯
110At:垂直尺寸
110:磊晶鰭結構
110A:第一磊晶鰭區域
110B:第二磊晶鰭區域
112:閘極結構
112A:閘極介電層
112B:閘極電極
127:間隔物結構
126:蝕刻停止層
114:閘極間隔物
134:閘極覆蓋結構
116-1,116-2:高介電常數介電結構
118:層間介電層
132:源極/汲極接觸結構
110Bt:垂直尺寸
B-B,C-C,D-D:線
X,Y,Z:坐標軸

Claims (1)

  1. 一種半導體結構，包括： 一基板； 一鰭結構，位於該基板之上，其中該鰭結構包括： 一堆疊鰭結構； 一鰭底部部分，設置於該堆疊鰭結構之下；及 一隔離層，設置於該堆疊鰭結構與該鰭底部部分之間； 一介電襯，與該堆疊鰭結構的一端部接觸；以及 一間隔物結構，與該介電襯接觸。
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