CN114975591A - 具有寄生沟道结构的半导体器件 - Google Patents

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Abstract

本公开涉及具有寄生沟道结构的半导体器件。本公开描述了一种半导体器件及其形成方法。半导体器件包括在衬底上的纳米结构和与纳米结构接触的源极/漏极区。该半导体器件还包括栅极结构，该栅极结构包括第一部分和第二部分。第一部分形成在纳米结构中的每个纳米结构之间。第二部分形成在多个纳米结构的最底部纳米结构之下，并且在衬底的顶表面之下延伸。

Description

具有寄生沟道结构的半导体器件
技术领域
本公开涉及半导体领域，尤其涉及具有寄生沟道结构的半导体器件。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求日益增加。为了满足这些需求，半导体工业继续按比例缩小半导体器件的尺寸，并且引入了三维晶体管，例如栅极全环绕场效应晶体管(GAAFET)和鳍式场效应晶体管(finFET)。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：多个纳米结构，在衬底上；源极/漏极区，与所述多个纳米结构接触；以及栅极结构，该栅极结构包括：第一部分，形成在所述多个纳米结构中的每个纳米结构之间；以及第二部分，形成在所述多个纳米结构中的最底部纳米结构之下并且在所述衬底的顶表面之下延伸。
根据本公开的另一实施例，提供了一种半导体器件，包括：多个纳米结构，在衬底之上；多个内部间隔件，其中，每个内部间隔件形成在所述多个纳米结构中的纳米结构之下；以及栅极结构，包括：第一部分，围绕所述多个纳米结构中的每个纳米结构；以及第二部分，形成在所述多个纳米结构的最底部纳米结构之下，其中，所述第二部分在所述衬底的顶表面之下延伸。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：沉积第一组半导体层和第二组半导体层，以在衬底上形成交替半导体层的堆叠；在所述第一组半导体层的侧壁上形成多个间隔件；去除所述第一组半导体层，其中，所述衬底的顶表面的一部分和所述第二组半导体层的一些部分暴露在所述多个间隔件之间；通过蚀刻所述衬底的顶表面的暴露在所述多个间隔件之间的部分来形成开口，其中，所述开口延伸得低于所述衬底的顶表面；以及形成栅极结构，包括：围绕所述第二组半导体层中的每个半导体层来形成所述栅极结构的第一部分；以及在所述开口中形成所述栅极结构的第二部分。
附图说明
在结合附图阅读时，通过下面的具体描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据一些实施例的用于在半导体器件中制造多层外延源极/漏极结构的方法的流程图。
图2A至图2D、图3A、图3B和图4至图8示出了根据一些实施例的半导体器件在其制造工艺的各个阶段的各个横截面图。
图9至图13示出了根据一些实施例的并入了延伸栅极结构的各种半导体器件。
现在将参照附图描述示例性实施例。在附图中，相同的附图标记通常表示相同、功能类似和/或结构类似的元件。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意在进行限制。例如，下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括在第一特征和第二特征之间设置附加特征使得第一特征和第二特征不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
本文使用的缩写“FET”是指场效应晶体管。FET的一个示例是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以(例如)是(i)建于衬底(例如半导体晶圆)的平面表面中和上的平面结构，或(ii)建有垂直结构。
本文使用的术语“标称”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特性或参数的期望值或目标值(连同高于和/或低于所需值的值范围)。值的范围通常是由于制造工艺或公差的微小变化。
如本文中所使用的术语“约”和“基本上”指示能够基于与目标半导体器件相关联的特定技术节点而变化的给定量的值。在一些实施例中，基于特定技术节点，术语“约”和“基本上”可以表示在例如值的5％(内例如值的±1％、±2％、±3％、±4％、±5％)、值的10％内、值的20％内等变化的给定量的值。
本公开提供了半导体器件和/或集成电路(IC)中的示例场效应晶体管(FET)器件(例如，栅极全环绕(GAA)FET、鳍型FET(finFET)、水平或垂直GAA finFET或平面FET)及其制造方法。
GAAFET和finFET增加器件密度并改进器件性能。GAAFET和finFET包括在沟道区的相反侧形成的一对源极/漏极区。随着半导体工业继续按比例缩小半导体器件的尺寸，电路复杂性在所有器件级都增加。例如，超过5nm技术节点或3nm技术节点，增加的源极/漏极隧穿(source/drain tunneling)可能增加泄漏电流并导致器件故障。短沟道效应也可能是器件故障的原因之一。实现纳米结构(例如纳米线和纳米片)的半导体器件是克服短沟道效应的潜在候选项。在这些候选项中，GAAFET能够降低短沟道效应并增强载流子迁移率，这进而又改进器件性能。进一步减少形成在栅极堆叠之下以及该对源极/漏极区之间的泄漏路径已变得日益具有挑战性。例如，在栅极堆叠的形成期间，栅极电介质材料和栅极电极也形成在衬底的或鳍的顶表面上，得到能够用作连接该对源极/漏极结构的泄漏路径的寄生沟道。流过寄生沟道的泄漏电流会影响断开电流(off current)并降低器件性能。
本公开中的各种实施例描述了用于形成延伸到衬底的具有较低载流子迁移率的区域中的栅极堆叠的方法，这又降低了一对源极/漏极区域之间的电流泄漏。可以通过蚀刻如下的开口来形成延伸栅极堆叠：该开口从衬底的上部区域延伸到衬底的具有较低载流子浓度的衬底的下部区域。该开口还可以在位于该栅极堆叠的侧表面上的内部间隔件之下延伸。该栅极堆叠(包括栅极电介质层和栅极电极)可以形成在该开口中。本文描述的延伸栅极堆叠提供各种益处，例如改进的器件性能和可靠性。益处还可以包括(但不限于)：降低的短沟道效应、降低的亚阈值泄漏、以及改进的器件开/关电流特性。本文描述的实施例使用GAAFET作为示例，并且这些实施例可以应用于其他半导体结构，例如finFET和平面FET。此外，本文描述的实施例可以用于各种技术节点，例如14nm、7nm、5nm、3nm、2nm和更低的技术节点。
图1是根据一些实施例的用于制造并入了延伸栅极结构的半导体器件的方法100的流程图。出于举例的目的，将参考制造如图2A至图2D、图3A、图3B和图4至图8中所示出的半导体器件200的示例制造工艺来描述图1中所示出的操作。可以取决于具体的应用而以不同的顺序执行操作，或者一些操作可以不执行。应注意，方法100可以不产生完整的半导体器件。因此，应了解，可以在方法100之前、期间及之后提供额外工艺，并且一些其他工艺在本文中仅被简要描述。
参考图1，根据一些实施例，在操作105中，在衬底的鳍结构上形成半导体层。例如，如参照图2A至图2C所示的半导体器件200所述，可以在衬底106上形成具有鳍基部108A和鳍顶部108B的鳍结构108。图2B是图2A中的结构从A-A线观察的截面图。图2C是图2A中的结构从B-B线观察的截面图。鳍结构108的形成可以包括在衬底106上形成鳍基部108A和鳍顶部108B。图2A至图2C示出了形成为线状配置(例如，具有基本上正方形形状的横截面)的半导体层。替代地，半导体器件200的半导体层也可形成为片状配置(例如，具有大致矩形形状的横截面)，如图2D中所示。
衬底106可以是半导体材料，例如硅。在一些实施例中，衬底106包括晶体硅衬底(例如晶圆)。在一些实施例中，衬底106包括(i)基本半导体，例如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷化镓砷、磷化镓铟、砷化镓铟、磷化镓铟砷、砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)前述项的组合。此外，可以根据设计要求(例如，p型衬底或n型衬底)来掺杂衬底106。在一些实施例中，衬底106可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
鳍结构108沿x轴延伸，鳍结构108可以是衬底的一部分，并且包括鳍基部108A和设置在鳍基部108A上的鳍顶部108B。
鳍基部108A可以包括与衬底部106类似的材料。鳍基部108A可以通过对衬底106的光刻图案化和蚀刻而形成。在一些实施例中，鳍基部108A可以由锗浓度从鳍基部108A的顶表面逐渐减小的硅锗形成。在一些实施例中，鳍基部108A内的锗浓度在鳍基部108A的顶表面处最高。
鳍顶部108B可以包括半导体层的堆叠。每个半导体层可以随后被处理以形成在随后形成的finFET的栅极结构下面的沟道区。鳍顶部108B可包括以交替配置堆叠的第一组半导体层122和第二组半导体层124。半导体层122和124中的每一者可以在其下面的层上外延生长，并且可以包括彼此不同的半导体材料。在一些实施例中，半导体层122和124可以包括类似于或不同于衬底106的半导体材料。在一些实施例中，半导体层122和124可以包括氧化速率和/或蚀刻选择性彼此不同的半导体材料。在一些实施例中，每个半导体层122可以由硅形成，并且每个半导体层124可以由硅锗形成。在一些实施例中，半导体层122可以由硅锗形成，半导体层124可以由硅形成。半导体层122和/或半导体层124可以是未掺杂的，或者可以在其外延生长工艺期间使用以下项原位掺杂：(i)p型掺杂剂(例如硼、铟和镓)；和/或(ii)n型掺杂剂，例如磷和砷。对于p型原位掺杂，可以使用p型掺杂前体，例如乙硼烷、三氟化硼和任何其他p型掺杂前体。对于n型原位掺杂，可以使用n型掺杂前体，例如膦和胂。虽然在图2A至图2C中示出了半导体层122和半导体层124每一者各四层，但是半导体器件200可以具有任何合适数量的半导体层122和半导体层124。
牺牲层109可以形成在鳍基部108A与半导体层122和124的堆叠之间。牺牲层109可以使用与鳍基部108A相同的材料形成，但具有不同的原子浓度。例如，鳍基部108A可以使用具有逐渐降低的锗浓度的硅锗形成，而牺牲层109可以形成为具有均匀的锗浓度，该均匀的锗浓度基本上与鳍基部108A中的最高水平锗浓度相同。锗浓度的差异可以针对鳍基部108A提供与牺牲层109不同的蚀刻速率。
形成鳍底部部分108A和鳍顶部部分108B还可以包括通过形成在前述材料堆叠上的图案化硬掩模层134和136来蚀刻前述材料堆叠。在一些实施例中，硬掩模层134可以是包括使用例如热氧化工艺形成的氧化硅的薄膜。在一些实施例中，硬掩模层136可以使用例如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)由氮化硅形成。对材料堆叠的蚀刻可以包括干法蚀刻工艺、湿法蚀刻工艺或其组合。硬掩模层134和136可以在形成鳍结构108之后去除。
如图2C所示，鳍顶部108B可以使用具有线状配置的半导体层122和124的堆叠形成。例如，图2C中的牺牲层109和半导体层122和124具有基本上正方形的横截面。在一些实施例中，如图2D所示，鳍顶部108B可以使用具有片状配置的半导体层122和124的堆叠来形成。例如，图2D中的牺牲层109和半导体层122和124具有基本上矩形的横截面。图3A、图3B和图4至图8示出了形成具有线状配置的半导体层的半导体器件，这些半导体层随后形成纳米线结构。在前述附图中示出的方法也适用于具有片状配置的半导体层的半导体器件，这些半导体层随后形成纳米片状结构。
参考图1，根据一些实施例，在操作110中，在衬底上形成牺牲栅极结构并且蚀刻半导体层。参看图3A和图3B，可以在衬底106上形成STI区138，STI区138具有第一保护衬里138A和第二保护衬里138B以及绝缘层138C。图3B是图3A中的半导体器件200从C-C线观察的截面图。在一些实施例中，在形成STI区138之后，硬掩模层136保留在硬掩模层134的顶表面上。在一些实施例中，在形成STI区138之前去除硬掩模层136。形成STI区138可以包括：(i)在图2A的结构上沉积用于第一保护衬里138A的氮化物材料层(未示出)，(ii)在氮化物材料层上沉积用于第二保护衬里138B的氧化物材料层(未示出)，(iii)在氧化物材料层上沉积用于绝缘层138C的绝缘材料层，(iv)对用于绝缘层138C的绝缘材料层进行退火，(v)对氮化物材料层和氧化物材料层以及经退火绝缘材料层进行化学机械抛光(CMP)，以及(vi)对经抛光结构进行回蚀刻以形成图3A的结构。可以使用用于沉积氧化物材料和氮化物材料的合适工艺(例如原子层沉积(ALD)和化学气相沉积(CVD))来沉积氮化物材料层和氧化物材料层。这些氧化物材料层和氮化物材料层可以在对用于绝缘层138C的绝缘材料的沉积和退火期间防止对鳍顶部108B的侧壁的退火。在一些实施例中，用于绝缘层138C的绝缘材料层可以包括氧化硅、氮化硅、氧氮化硅、掺氟化物的硅酸玻璃(FSG)、或低k电介质材料。在一些实施例中，可以使用CVD工艺、高密度等离子体(HDP)CVD工艺，使用硅烷和氧作为反应前体来沉积绝缘材料层。在一些实施例中，可以使用低于大气压的CVD(SACVD)工艺或高纵横比工艺(HARP)形成绝缘材料层，其中工艺气体可以包括四乙氧基硅烷(TEOS)和/或臭氧。
多晶硅栅极结构112形成在STI区138上，如图3A和图3B所示。多晶硅栅极结构112是牺牲栅极结构，并且可以在栅极替换工艺中被替换以形成金属栅极结构。在一些实施例中，多晶硅栅极结构112的形成可以包括毯式沉积多晶硅材料层，并且通过形成在多晶硅材料层上的图案化硬掩模层116来蚀刻多晶硅材料层。在一些实施例中，多晶硅材料层可以是未掺杂的，并且硬掩模层116可以包括氧化物层和/或氮化物层。可以使用热氧化工艺来形成氧化物层，并且可以通过LPCVD或PECVD来形成氮化物层。硬掩模层116可以保护多晶硅栅极结构112免受后续处理步骤(例如，在形成间隔件114和/或源极/漏极区期间)的影响。多晶硅材料层的毯式沉积可以包括CVD、物理气相沉积(PVD)、ALD、或任何其他合适的沉积工艺。在一些实施例中，对沉积的多晶硅材料层的蚀刻可以包括干法蚀刻、湿法蚀刻或其组合。间隔件114可以形成在多晶硅栅极结构112的侧壁上。形成间隔件114可以包括毯式沉积绝缘材料(例如，氧化物、氮化物、和/或硅碳氧氮化物材料)层，接着进行光刻和蚀刻工艺(例如，反应离子蚀刻或使用基于氯或氟的蚀刻剂的任何其他合适的干法蚀刻工艺)。
可以在形成多晶硅栅极结构112之后蚀刻鳍顶部。蚀刻工艺可以去除半导体层122和半导体层124的在相邻多晶硅栅极结构112之间暴露的部分。蚀刻工艺可以包括使用例如稀释的HF的湿法蚀刻工艺。在一些实施例中，可以使用一个或多个蚀刻工艺。例如，蚀刻工艺可以包括用于去除硅材料的蚀刻工艺和用于去除硅锗材料的另一蚀刻工艺。在蚀刻工艺期间，多晶硅栅极结构112可以被间隔件114和硬掩模层116保护而免于被蚀刻。
参照图1，根据一些实施例，在操作115中，在半导体层之间形成内部间隔件结构。参考图4，半导体层124的一些部分可以被回蚀刻以形成凹陷区域，并且电介质材料可以被沉积在凹陷区域中以形成内部间隔件127。例如，图4所示的半导体器件200可以包括n型金属氧化物半导体(NMOS)器件，且半导体层124的一些部分被回蚀刻。
图4中所示的半导体器件200可以包括使用硅锗形成的半导体层124、牺牲层109和衬底106。在一些实施例中，半导体层122可以使用硅形成。当从衬底106的顶表面106A到底表面106B测量时，衬底106可以具有逐渐降低的锗浓度。
半导体器件200还可以包括p型金属氧化物半导体(PMOS)器件。为简单起见，图5中未示出PMOS器件配置。对于PMOS器件配置，可以对半导体层124进行处理以用作沟道区。可以使用适当的蚀刻工艺来回蚀刻半导体层122，并且可以使用下文关于对半导体层124的回蚀刻和内部间隔件127的形成所述的类似沉积工艺和蚀刻工艺在相邻半导体层124之间形成内部间隔件127。
可以通过干法蚀刻工艺、湿法蚀刻工艺或其组合来回蚀刻半导体层124。可以配置半导体层124的回蚀刻工艺以形成半导体层122和124的非平面外表面。例如，蚀刻工艺可以包括蚀刻工艺和清洗工艺的交替循环。每个循环中的蚀刻工艺可以包括使用具有氟化氢、三氟化氮、基于氟的气体和基于氯的气体的气体混合物。如图4的放大视图401所示，半导体层122可以具有弯曲的凸外表面122t，半导体层124可以具有弯曲的凹外表面124t。在一些实施例中，随后形成的内部间隔件127还可以具有外表面127t，该外表面127t基本上与半导体层124的外表面124t轮廓吻合。
参照图1，根据一些实施例，在操作120中，在衬底、半导体层和内部间隔件结构上生长外延层。参考图5，源极/漏极结构502可以沉积在衬底106以及半导体层122的外表面和内部间隔件127的外表面上。在一些实施例中，源极/漏极结构502可以通过选择性生长工艺形成，在该工艺中，半导体材料在选择性表面上生长。例如，可以通过使用衬底106的暴露部分和半导体层122的暴露部分作为种子层来外延生长晶体材料，以形成源极/漏极结构502。在一些实施例中，衬底106和半导体层122由晶体硅形成，并且使用自组装单层(SAM)或选择性区域ALD的外延沉积方法可以被用来在衬底106的暴露表面和半导体层122的暴露表面上选择性地生长晶体硅。源极/漏极结构502可以使用合适的沉积方法形成，例如(i)CVD，包括但不限于LPCVD、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)和任何其他合适的CVD；(ii)分子束外延(MBE)处理；(iii)任何合适的外延生长工艺；或(iv)前述项的组合。在一些实施例中，源极/漏极结构502可以通过外延沉积/部分蚀刻工艺来生长，其中外延沉积/部分蚀刻工艺被重复至少一次。这样的重复沉积/部分蚀刻工艺也被称为循环沉积蚀刻(CDE)工艺。在一些实施例中，使用诸如锗烷、二氯硅烷和盐酸盐之类的物质的等离子体沉积工艺可以被用来沉积由硅锗形成的源极/漏极结构502。
外延沉积在相邻半导体层122和衬底106上的晶体硅材料可以膨胀并合并在一起，从而覆盖内部间隔件127的外表面。源极/漏极结构502的宽度W可以在约10nm至约80nm之间，在约15nm至约75nm之间，在约20nm至约60nm之间，或任何合适的尺寸。在一些实施例中，从源极/漏极结构502的顶表面502t到底表面502b测量的源极/漏极结构502的高度H可以在约20nm至约140nm之间，在约30nm至约120nm之间，在约40nm至约100nm之间，或任何合适的尺寸。源极/漏极结构502可以由硅、硅锗、磷化硅、任何合适的半导体材料和/或其组合形成。在一些实施例中，源极/漏极结构502可以掺杂有合适的掺杂剂，例如硼和磷。
参照图1，根据一些实施例，在操作125中，释放纳米结构，并且在衬底中和内部间隔件之下形成开口。参考图6A和图6B，半导体层124被去除，在相对的内部间隔件127之间形成的半导体层122的暴露部分。暴露的半导体层可以被称为纳米结构(例如，纳米线或纳米片)。在一些实施例中，半导体层122被去除(图6A和图6B中未示出)，并且半导体层124形成纳米结构。在一些实施例中，在间隔件114之间沉积层间电介质(ILD)层618，并且多晶硅栅极结构112被去除。
ILD层618可以设置在源极/漏极区的源极/漏极结构502上和间隔件114之间。ILD层618可以包括使用适用于可流动电介质材料(例如，可流动氧化硅、可流动氮化硅、可流动氧氮化硅、可流动碳化硅或可流动氧碳化硅)的沉积方法来沉积的电介质材料。例如，可以使用可流动CVD(FCVD)来沉积可流动氧化硅。在一些实施例中，电介质材料是氧化硅。ILD层618的其他材料和形成方法在本公开的范围和精神内。
在ILD层618的形成之后，接下来可以是使用干法蚀刻工艺(例如，反应离子蚀刻)或湿法蚀刻工艺来去除多晶硅栅极结构112和半导体层124，从而暴露半导体层122的一些部分。暴露的半导体层122可以被称为纳米结构(例如，纳米线或纳米片)。取决于所形成的器件的类型，可以去除半导体层122，暴露半导体层124的一些部分，这些部分也可以称为纳米结构。在一些实施例中，在干法等离子体蚀刻工艺中使用的气体蚀刻剂可以包括氢和自由基，例如氯、氟、溴或其组合。例如，气体蚀刻剂可以包括溴化氢、氯化氢或任何合适的气体蚀刻剂。在一些实施例中，可以使用湿法化学蚀刻。用于湿法化学蚀刻工艺的蚀刻剂可以包括与氟化氢、氯化氢、过氧化氢或任何合适的化学蚀刻剂中的一种或多种混合的臭氧。在一些实施例中，可以使用干法蚀刻，接着使用湿蚀刻工艺。
在去除多晶硅栅极结构112和半导体层124之后，衬底106的顶表面106A的一些部分暴露在最底部相对的内部间隔件127之间。参见图6B，可以在顶表面106A的这些部分上形成开口。例如，开口602可以形成在衬底106中并且在最底部相对的内部间隔件127之下。在图6B中示出了基本上为椭圆形状的开口602的截面图，其可以使用各向同性蚀刻工艺形成。在一些实施例中，用于形成开口602的蚀刻工艺可以类似于用于去除半导体层124的蚀刻工艺。例如，使用氯化氢的湿法化学蚀刻工艺可以用于形成开口602。在一些实施例中，开口602可以具有任何合适的形状，例如基本上为三角形、基本上为矩形、基本上为圆形或任何合适的形状。在一些实施例中，具有较少射频(RF)电源的干法等离子体蚀刻可以提供更各向同性的蚀刻并且在内部间隔件127之下进一步延伸开口602。
可以调节半导体层124的原子浓度和衬底106的原子浓度，以使能受控蚀刻，从而形成开口602的标称形状。在一些实施例中，可以使用具有不同原子浓度的类似材料来形成半导体层124和衬底106。不同的原子浓度可以导致半导体层124和衬底106的不同蚀刻速率。原子浓度的较大差异可以导致蚀刻速率的较大差异。例如，具有约10％的锗原子浓度的硅锗材料可以被蚀刻得比硅材料快得多(例如，高达10倍)。因此，增加或减少锗浓度可以增加或减少硅锗材料的蚀刻速率差异。
在一些实施例中，衬底106的上部可以具有与半导体层124类似的原子浓度，而衬底106的下部可以具有较低的原子浓度，使得对衬底106的蚀刻速率随着蚀刻工艺更深地进入衬底106而减小。较深地进入衬底106的减小的蚀刻速率可以有助于更容易地控制开口602的蚀刻深度和形状。例如，半导体层124和衬底106的顶部部分610均可以使用具有类似锗原子浓度的硅锗材料形成。衬底106的下部620可以使用具有低于上部610和半导体层124的锗原子浓度的硅锗形成。例如，下部620的锗浓度可以小于上部610的锗浓度约5％至约10％。在一些实施例中，当从衬底106的顶面106A测量时，衬底106中的锗原子浓度逐渐降低。在一些实施例中，上部610可以具有大于半导体层124的锗原子浓度，并且下部620可以具有低于半导体层124的锗原子浓度。在一些实施例中，衬底106的顶表面106A处的锗原子浓度可以类似于半导体层124的锗原子浓度。在一些实施例中，上部610与下部620之间的边界630可以表示衬底106的含有与半导体层124类似的锗浓度的部分。在一些实施例中，衬底106具有逐渐减小的原子浓度，并且边界630可以表示衬底106的由于低原子浓度而具有足够低载流子密度的部分，这进而防止泄漏电流的形成。例如，边界630处的原子浓度可以在约12％至约18％之间。在一些实施例中，边界630处的原子浓度可以为约15％，并且衬底106的低于边界630的部分具有小于约15％的原子浓度。在一些实施例中，开口602可以竖直地(例如，z方向)延伸到边界630，如图6B所示。在一些实施例中，开口602可以延伸超过边界630并且更深地延伸到衬底106中。在一些实施例中，边界630可以在约0.2nm与约2.0nm之间，在约0.5nm与约1.7nm之间，在约0.8nm与约1.2nm之间，或任何合适的尺寸。使开口602在边界630之上延伸可以提供如下的益处：降低由于衬底106在开口602下方载流子密度降低而形成泄漏电流的可能性。
参考图1，根据一些实施例，在操作130中，在开口中和在纳米结构上沉积栅极电介质层、功函数层和栅极电极。参考图7，在开口602中和在半导体层122上形成栅极堆叠710，栅极堆叠710包括栅极电介质层712、功函数层714和栅极电极716。
栅极电介质层712可以形成于半导体层上。在一些实施例中，栅极电介质层712可以围绕在暴露的纳米结构形状的半导体层122上。在一些实施例中，半导体层122可以是纳米片或纳米线。形成栅极电介质层712可以包括适当的栅极电介质材料层的毯式沉积工艺。在一些实施例中，栅极电介质层712可以由高k电介质材料(例如，具有大于约3.9的介电常数的电介质材料)形成。例如，栅极电介质层712可以由氧化铪形成。功函数层714形成在栅极电介质层712上。在一些实施例中，每个功函数层714可以包括一个或多个功函数金属层并且使用相同或不同的材料和/或厚度形成。栅极电介质层712和栅极功函数层714可以各自围绕纳米结构形状的半导体层122。根据相邻半导体层122之间的空间，半导体层122可以被栅极电介质层712和功函数层714围绕，从而填充相邻半导体层122之间的空间。在一些实施例中，随后形成的栅极电极材料也可以形成在相邻半导体层122之间的空间中，如放大图750所示和下文所述。
根据一些实施例，栅极电极716可以形成在功函数层上。用于栅极电极716的导电材料层形成在功函数层714上。如放大图750所示，如果相邻半导体层122之间的间隔足以容纳栅极电极材料的厚度，则可以在相邻半导体层122之间和功函数层714上形成栅极电极716，从而填充相邻半导体层122之间的空间。相邻半导体层122之间的栅极电极716和形成在间隔件114之间的栅极电极716彼此电耦合。用于栅极电极716的导电材料层可以包括合适的导电材料，例如钛、银、铝、钨、铜、钌、钼、氮化钨、钴、镍、碳化钛、碳化钛铝、锰、锆、金属合金以及前述项的组合。栅极电极716可以通过ALD、PVD、CVD或任何其他合适的沉积工艺形成。栅极电极716的沉积可以继续，直到相对的间隔件114之间的开口被栅极电极716填充。化学机械抛光工艺可以去除过量的栅极电极716，使得栅极电极716的顶表面和ILD层618的顶表面基本上共面。在一些实施例中，可以形成其他结构，例如阻挡层。可以在沉积栅极电极716之前形成一个或多个阻挡层(图7中未示出)，以防止栅极电极716的扩散和氧化。
延伸栅极堆叠710A是指栅极堆叠710的形成在最底部半导体层122之下和开口602中的部分。延伸栅极堆叠710A可以包括形成在内部间隔件127的相对内侧壁之间的第一部分以及形成在开口602中的第二部分。延伸栅极堆叠710A的第一部分和第二部分直接形成在最底部纳米结构之下，例如半导体层122的最底部层。延伸栅极堆叠710A的第二部分也直接延伸到最底部内部间隔件127之下，并勾勒出开口602的形状。因此，延伸栅极堆叠710A的第二部分可以形成为基本上为椭圆形、基本上为圆形、基本上为矩形或任何合适的形状。延伸栅极堆叠710A还可以具有与衬底106接触的基本上平坦的底表面。如图7所示，泄漏路径720可以穿过衬底106的主体形成在一对源极/漏极结构502之间。然而，因为延伸栅极堆叠710A延伸到边界630或低于边界630，所以衬底106的下部620可能不提供足够的载流子浓度以引起泄漏电流的流动，使得可能形成例如电路中断730之类的中断。
放大视图760示出了延伸栅极堆叠710A的一部分。如放大视图760所示，栅极堆叠710A可以在内部间隔件127之下水平延伸(例如，x方向)。在一些实施例中，栅极堆叠710A与内部间隔件127的内侧壁表面和底表面接触。内部间隔件127的高度可以称为高度H1。在一些实施例中，高度H1可以在约3nm与约10nm之间，在约5nm与约7nm之间，或任何合适的高度。在一些实施例中，延伸栅极堆叠710A可以延伸到衬底106中高度H2(从最底部半导体层122的底表面到延伸栅极堆叠710A的底表面测量)。在一些实施例中，高度H2可以在约5nm至约15nm之间，在约7nm至约13nm之间，在约9nm至约11nm之间。高度H2与高度H1的高度比率可以在约1.01至约3之间。例如，该比率可以在约1.05至约2.2之间，在约1.3至约1.8之间，在约1.4至约1.6之间。在一些实施例中，该比率可以在约1.01至约1.5之间。较大的高度比率可以指示较深的延伸栅极堆叠710A，而这又提供了较低的泄漏电流。
参照图1，根据一些实施例，在操作135中，形成源极/漏极接触件和栅极接触件。参照图8，形成源极/漏极接触件804和栅极接触件806，以分别提供到源极/漏极区和栅极电极的电连接。具体地，源极/漏极接触件804和栅极接触件806可以被用来在源极/漏极区与栅极电极和外部端子(图8中未示出)之间传输电信号。例如，栅极接触件806可以电耦合到形成在间隔件114之间和相邻半导体层122之间的栅极电极716。可以在ILD层618的顶表面上形成额外的ILD层。例如，可以在ILD层618上形成电介质层818。在一些实施例中，可以使用与ILD层618类似的材料形成电介质层818。可以通过在电介质层818、栅极电极716和ILD层618中形成开口并且在这些开口中沉积导电材料来形成栅极接触件806和源极/漏极接触件804。沉积工艺可以包括在开口内沉积金属层并且执行退火工艺以引起沉积的金属层的硅化。用于形成源极/漏极接触件804和栅极接触件806的导电材料可包括钛、铝、银、钨、钴、铜、钌、锆、镍、氮化钛、氮化钨、金属合金和/或其组合。沉积工艺可以包括ALD、PVD、CVD、任何合适的沉积工艺和/或其组合。栅极接触件806和源极/漏极接触件804可以分别连接到栅极电极716和源极/漏极区的第三外延层902。
平坦化工艺可以对电介质层818的顶表面、源极/漏极接触件804的顶表面和栅极接触件806的顶表面进行平坦化，使得这些顶部表面基本上共面。在一些实施例中，栅极接触件806可以延伸到栅极电极716中。可以在源极/漏极接触件804和源极/漏极结构502之间形成硅化物区(图8中未示出)以减小接触电阻。在一些实施例中，硅化物区可以包括硅化钌、硅化镍、硅化钴、硅化钨、硅化钽、硅化铂、硅化铒、硅化钯、任何合适的硅化物材料、和/或前述项的组合。
在源极/漏极接触件804和栅极接触件806之上形成后段制程(BEOL)互连结构。BEOL互连结构可以形成在沉积于电介质层818上的电介质层822中。可以在电介质层822中形成互连。在一些实施例中，互连可以是包括竖直延伸(例如，沿z轴)的过孔826和横向延伸(例如，沿x轴)的导线828的电连接网络。互连结构可以提供到源极/漏极接触件804和栅极接触件806的电连接。在一些实施例中，可以在电介质层818和822中形成合适的无源半导体器件和有源半导体器件(为简单起见未进行图示)。
图9至图13示出了结合延伸栅极堆叠以减小泄漏电流的各种半导体结构。图9至图13中与图2A至图8中相似的附图标记通常表示相同、功能相似和/或结构相似的元件。
图9示出了根据一些实施例的并入了延伸栅极堆叠的半导体结构900。半导体结构900包括使用硅形成的衬底906和使用硅锗形成的半导体层922。半导体层922可以是纳米结构，例如纳米片或纳米线。半导体层922可以通过以下操作来形成：沉积包括硅和硅锗的交替层的半导体层堆叠，去除硅材料，以及暴露硅锗材料。在一些实施例中，可以利用化学蚀刻剂使用湿法化学蚀刻工艺来去除硅材料，这些化学蚀刻剂为例如氢氧化铵与过氧化氢的混合物、氢氟酸或碱基湿法化学蚀刻剂、以及任何合适的湿法化学蚀刻剂。
图10示出了根据一些实施例的并入了延伸栅极堆叠的半导体结构1000。半导体结构1000包括使用硅锗形成的衬底1006和半导体层1022。半导体层1022可以是纳米结构，例如纳米片或纳米线。半导体层1022可以通过以下操作来形成：沉积包括硅和硅锗的交替层的半导体层堆叠，去除硅材料，以及暴露硅锗材料。去除硅材料的蚀刻工艺可以类似于关于图9所描述的那些。
图11示出了根据一些实施例的并入了延伸栅极堆叠的半导体结构1100。半导体结构1100包括使用硅形成的衬底1106和半导体层1122。半导体层1122可以是纳米结构，例如纳米片或纳米线。半导体层1122可以通过以下操作来形成：沉积包括硅和硅锗的交替层的半导体层堆叠，去除硅锗材料，以及暴露硅材料。去除硅锗材料的蚀刻工艺可以是使用合适的化学蚀刻剂(例如，硫酸、氢氟酸和臭氧的混合物、或任何合适的湿法化学蚀刻剂)的湿法化学蚀刻工艺。
图12示出了根据一些实施例的并入了延伸栅极堆叠的半导体结构1200。半导体结构1200包括使用锗形成的衬底1206和半导体层1222。半导体层1222可以是纳米结构，例如纳米片或纳米线。半导体层1222可以通过以下操作来形成：沉积包括锗和锗锡合金的交替层的半导体层堆叠，去除锗锡合金，以及暴露锗材料。去除锗锡合金的蚀刻工艺可以是湿法化学蚀刻工艺或干法蚀刻工艺。
图13示出了根据一些实施例的并入了延伸栅极堆叠的半导体结构1300。半导体结构1300包括使用硅锗形成的衬底1306和半导体层1322。半导体层1322可以是纳米结构，例如纳米片或纳米线。半导体层1322可以通过以下操作来形成：沉积包括硅锗和锗锡合金的交替层的半导体层堆叠，去除锗锡合金，以及暴露硅锗材料。去除锗锡合金的蚀刻工艺可以是湿法化学蚀刻工艺或干法蚀刻工艺。
本公开中的各种实施例描述了用于形成延伸到衬底的具有较低载流子迁移率的区域中的栅极堆叠的方法，而这进而减少了一对源极/漏极区域之间的电流泄漏。可以通过蚀刻从衬底的上部区域延伸到衬底的具有较低载流子浓度的下部区域的开口来形成该延伸栅极堆叠。该开口还可以在位于栅极堆叠的侧表面上的内部间隔件之下延伸。可以在开口中形成包括栅极电介质层和栅极电极的栅极堆叠。本文所述的延伸栅极堆叠提供各种益处，例如改进的器件性能和可靠性。
在一些实施例中，一种半导体器件包括在衬底上的纳米结构和与纳米结构接触的源极/漏极区。该半导体器件还包括栅极结构，该栅极结构包括第一部分和第二部分。第一部分形成在纳米结构中的每个纳米结构之间。第二部分形成在多个纳米结构的最底部纳米结构之下，并且在衬底的顶表面之下延伸。
在一些实施例中，一种半导体器件包括在衬底之上的纳米结构和内部间隔件。每个内部间隔件形成在多个纳米结构中的纳米结构之下。该半导体器件还包括具有第一部分和第二部分的栅极结构。第一部分围绕多个纳米结构中的每个纳米结构。第二部分形成在多个纳米结构中的最底部纳米结构之下，并且在衬底的顶表面下延伸。
在一些实施例中，一种方法包括：沉积第一组半导体层和第二组半导体层，以在衬底上形成交替半导体层的堆叠。该方法还包括：在第一组半导体层的侧壁上形成间隔件。该方法还包括：去除第一组半导体层，使得衬底的顶表面的一部分和第二组半导体层的一些部分暴露在多个间隔件之间。该方法还包括：通过蚀刻衬底的顶表面的暴露在多个间隔件之间的部分来形成开口，使得开口延伸得低于衬底的顶表面。该方法还包括：形成包括第一部分和第二部分的栅极结构。栅极结构的第一部分围绕第二组半导体层中的每个半导体层。栅极结构的第二部分形成在开口中。
上述公开概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应当认识到，这样的等效构造不脱离本公开的精神和范围，并且它们可以在不脱离本公开的精神和范围的情况下在此进行各种改变，替换和变更。
示例1是一种半导体器件，包括：多个纳米结构，在衬底上；源极/漏极区，与所述多个纳米结构接触；以及栅极结构，该栅极结构包括：第一部分，形成在所述多个纳米结构中的每个纳米结构之间；以及第二部分，形成在所述多个纳米结构中的最底部纳米结构之下并且在所述衬底的顶表面之下延伸。
示例2是示例1所述的半导体器件，还包括：多个内部间隔件，其中，所述多个内部间隔件中的内部间隔件形成在所述多个纳米结构中的相邻纳米结构之间。
示例3是示例2所述的半导体器件，其中，所述栅极结构的第二部分形成在所述多个内部间隔件中的最底部内部间隔件之下。
示例4是示例2所述的半导体器件，其中，所述栅极结构的第二部分与所述多个内部间隔件中的最底部内部间隔件的内表面接触。
示例5是示例2所述的半导体器件，其中，所述栅极结构的第二部分与所述多个内部间隔件中的最底部内部间隔件的底表面接触。
示例6是示例2所述的半导体器件，其中，所述栅极结构的第二部分的高度与所述多个内部间隔件中的内部间隔件的高度的比率在约1.01至约1.5之间。
示例7是示例1所述的半导体器件，其中，所述衬底包括硅锗，并且所述多个纳米结构包括硅。
示例8是示例1所述的半导体器件，其中，所述衬底和所述多个纳米结构包括锗。
示例9是示例1所述的半导体器件，其中，所述栅极结构的第二部分的横截面包括椭圆形状。
示例10是示例1所述的半导体器件，其中，所述衬底包括从所述衬底的顶表面到所述衬底的底表面减小的非均匀的锗原子浓度。
示例11是一种半导体器件，包括：多个纳米结构，在衬底之上；多个内部间隔件，其中，每个内部间隔件形成在所述多个纳米结构中的纳米结构之下；以及栅极结构，包括：第一部分，围绕所述多个纳米结构中的每个纳米结构；以及第二部分，形成在所述多个纳米结构的最底部纳米结构之下，其中，所述第二部分在所述衬底的顶表面之下延伸。
示例12是示例11所述的半导体器件，其中，所述栅极结构的第二部分与所述多个纳米结构中的最底部纳米结构的侧壁表面和底表面接触。
示例13是示例11所述的半导体器件，其中，所述栅极结构的第二部分的高度与所述多个内部间隔件中的内部间隔件的高度的比率在约1.01至约1.5之间。
示例14是示例11所述的半导体器件，其中，所述衬底包括硅锗，并且所述多个纳米结构包括硅。
示例15是示例11所述的半导体器件，其中，所述衬底包括从所述衬底的顶表面到所述衬底的底表面减小的非均匀的锗原子浓度。
示例16是一种形成半导体器件的方法，包括：沉积第一组半导体层和第二组半导体层，以在衬底上形成交替半导体层的堆叠；在所述第一组半导体层的侧壁上形成多个间隔件；去除所述第一组半导体层，其中，所述衬底的顶表面的一部分和所述第二组半导体层的一些部分暴露在所述多个间隔件之间；通过蚀刻所述衬底的顶表面的暴露在所述多个间隔件之间的部分来形成开口，其中，所述开口延伸得低于所述衬底的顶表面；以及形成栅极结构，包括：围绕所述第二组半导体层中的每个半导体层来形成所述栅极结构的第一部分；以及在所述开口中形成所述栅极结构的第二部分。
示例17是示例16所述的方法，其中，沉积所述第一组半导体层和所述第二组半导体层包括分别沉积硅锗层和硅层。
示例18是示例16所述的方法，其中，形成所述开口包括暴露所述多个间隔件中的最底部间隔件的底表面。
示例19是示例16所述的方法，其中，沉积所述第一组半导体层和所述第二组半导体层包括分别沉积锗层和锗锡合金层。
示例20是示例16所述的方法，其中，形成所述开口包括形成具有椭圆形状的横截面的开口。

Claims (10)

1.一种半导体器件，包括：
多个纳米结构，在衬底上；
源极/漏极区，与所述多个纳米结构接触；以及
栅极结构，该栅极结构包括：
第一部分，形成在所述多个纳米结构中的每个纳米结构之间；以及
第二部分，形成在所述多个纳米结构中的最底部纳米结构之下并且在所述衬底的顶表面之下延伸。
2.根据权利要求1所述的半导体器件，还包括：多个内部间隔件，其中，所述多个内部间隔件中的内部间隔件形成在所述多个纳米结构中的相邻纳米结构之间。
3.根据权利要求2所述的半导体器件，其中，所述栅极结构的第二部分形成在所述多个内部间隔件中的最底部内部间隔件之下。
4.根据权利要求2所述的半导体器件，其中，所述栅极结构的第二部分与所述多个内部间隔件中的最底部内部间隔件的内表面接触。
5.根据权利要求2所述的半导体器件，其中，所述栅极结构的第二部分与所述多个内部间隔件中的最底部内部间隔件的底表面接触。
6.根据权利要求2所述的半导体器件，其中，所述栅极结构的第二部分的高度与所述多个内部间隔件中的内部间隔件的高度的比率在1.01至1.5之间。
7.根据权利要求1所述的半导体器件，其中，所述衬底包括硅锗，并且所述多个纳米结构包括硅。
8.根据权利要求1所述的半导体器件，其中，所述衬底和所述多个纳米结构包括锗。
9.一种半导体器件，包括：
多个纳米结构，在衬底之上；
多个内部间隔件，其中，每个内部间隔件形成在所述多个纳米结构中的纳米结构之下；以及
栅极结构，包括：
第一部分，围绕所述多个纳米结构中的每个纳米结构；以及
第二部分，形成在所述多个纳米结构的最底部纳米结构之下，其中，所述第二部分在所述衬底的顶表面之下延伸。
10.一种形成半导体器件的方法，包括：
沉积第一组半导体层和第二组半导体层，以在衬底上形成交替半导体层的堆叠；
在所述第一组半导体层的侧壁上形成多个间隔件；
去除所述第一组半导体层，其中，所述衬底的顶表面的一部分和所述第二组半导体层的一些部分暴露在所述多个间隔件之间；
通过蚀刻所述衬底的顶表面的暴露在所述多个间隔件之间的部分来形成开口，其中，所述开口延伸得低于所述衬底的顶表面；以及
形成栅极结构，包括：
围绕所述第二组半导体层中的每个半导体层来形成所述栅极结构的第一部分；以及
在所述开口中形成所述栅极结构的第二部分。
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