CN115566021A - 半导体装置 - Google Patents

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CN
China
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layer
semiconductor
gate
nanostructures
isolation
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CN202210956769.5A
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姆鲁尼尔·阿必吉斯·卡迪尔巴德
马哈维
张惠政
林耕竹
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提出一种半导体装置。半导体装置包括第一类型的第一晶体管装置及第二类型的第二晶体管装置。第一晶体管装置包括第一纳米结构、第一对源极/漏极结构及第一纳米结构上的第一栅极结构。第二类型的第二晶体管装置形成在第一晶体管装置上方。第二晶体管装置包括第一纳米结构上方的第二纳米结构、第一对源极/漏极结构上方的第二对源极/漏极结构及第二纳米结构上及第一纳米结构上方的第二栅极结构。半导体装置还包括与第一及第二纳米结构接触的第一隔离结构及与第一对源极/漏极结构的顶表面接触的第二隔离结构。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体结构，尤其涉及一种具有栅极结构的堆叠的半导体装置。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能及更低成本的需求不断增加。为了满足这些需求，半导体行业不断缩减半导体装置的尺寸，并引入了三维晶体管，例如全绕式(gate-all-around,GAA)场效晶体管及鳍式场效晶体管(fin fieldeffect transistors,finFETs)。
发明内容
本发明实施例提供一种半导体装置，包括：第一类型的第一晶体管装置，包括：第一多个纳米结构；第一对源极/漏极结构；及第一栅极结构，位于第一多个纳米结构上；第二类型的第二晶体管装置，形成在第一晶体管装置上方，第二晶体管装置，包括：第二多个纳米结构，位于第一多个纳米结构上方；第二对源极/漏极结构，位于第一对源极/漏极结构上方；及第二栅极结构，位于第二多个纳米结构上及第一多个纳米结构上方；第一隔离结构，接触第一多个纳米结构及第二多个纳米结构；及第二隔离结构，接触第一对源极/漏极结构的顶表面。
本发明实施例提供一种半导体结构，包括：第一晶体管装置，包括：第一多个纳米结构；第一栅极介电层，环绕第一多个纳米结构中的每个纳米结构；第一功函数层，位于第一栅极介电层上；第一栅极电极，位于第一功函数层上；及第一源极/漏极区，接触第一多个纳米结构；第二晶体管装置，包括：第二多个纳米结构；第二栅极介电层；第二功函数层，位于第二栅极介电层上；第二栅极电极，位于第二功函数层上；及第二源极/漏极区，接触第二多个纳米结构；及栅极隔离结构，位于第一多个纳米结构及第二多个纳米结构之间，其中栅极隔离结构与第一多个纳米结构的顶纳米结构及第二多个纳米结构的底纳米结构接触。
本发明实施例提供一种半导体结构的形成方法，包括：形成第一多个半导体层在基板上；形成第一隔离层在第一多个半导体层上；形成第二多个半导体层在第一多个半导体层上；移除第一多个半导体层的部分，以形成第一多个纳米结构；形成第一栅极结构在第一多个纳米结构上；移除第一隔离层；移除第二多个半导体层的部分，以形成第二多个纳米结构；沉积第二隔离层在第一多个纳米结构及第二多个纳米结构之间；及形成第二栅极结构在第二多个纳米结构上。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1为根据一些实施例，用于制造堆叠的半导体装置的方法的流程图。
图2A至图2C、图3A、图3B及图4至图11为根据一些实施例，示出在半导体装置制造工艺的各个阶段的半导体装置的各个剖面图。
图12至图21为根据一些实施例，示出在半导体装置制造工艺的各个阶段的各种堆叠的半导体装置。
现在将参照附图描述示出的实施例。在附图中，相似的附图标记通常表示相同的、功能相似的及/或结构相似的元件。
附图标记如下：
100:方法
105:操作
106:基板
108:鳍片
108A:下层堆叠
108B:上层堆叠
110:操作
112:多晶硅栅极结构
114:间隔物
115:操作
116:硬掩模层
120:操作
122:半导体层
122t:外表面
124:半导体层
124t:外表面
125:操作
127:间隔物
127t:外表面
128:间隔物
130:操作
134:隔离结构
135:操作
136:硬掩模层
138:STI区
138A:第一保护衬层
138B:第二保护衬层
138C:绝缘层
140:操作
142:半导体层
144:半导体层
145:操作
150:操作
200:半导体装置
234:衬层
402:凹槽
404:蚀刻工艺
501:放大图
602:下外延结构
602t:上表面
702:隔离层
703:开口
718:ILD层
802:上外延结构
812:栅极介电层
814:功函数层
816:栅极电极
850:放大图
910:下层栅极结构
934:栅极隔离结构
1010:上层栅极结构
1012:栅极介电层
1014:功函数层
1016:栅极电极
1020:下层半导体装置
1040:上层半导体装置
1050:放大图
1118:ILD层
1122:栅极介电层
1124:源极/漏极接触件
1126:栅极接触件
1136:导孔
1138:导线
1144:源极/漏极接触件
1146:栅极接触件
1156:导孔
1158:导线
1168:介电层
1172:介电层
1200:半导体结构
1220:下层半导体装置
1224:半导体层
1234:隔离结构
1240:上层半导体装置
1244:半导体层
1303:开口
1310:下栅极结构
1312:栅极介电层
1314:功函数层
1316:栅极电极
1518:ILD层
1612:栅极介电层
1614:功函数层
1616:栅极电极
1634:隔离结构
1700:半导体结构
1720:下层半导体装置
1724:半导体层
1734:隔离结构
1740:上层半导体装置
1744:半导体层
1803:开口
1910:下栅极结构
1912:栅极介电层
1914:功函数层
1916:栅极电极
2018:ILD层
2112:栅极介电层
2114:功函数层
2116:栅极电极
H1:厚度
H2:厚度
A-A:线
B-B:线
C-C:线
x:坐标轴
y:坐标轴
z:坐标轴
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件及其设置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以定义本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接触的实施例，也可能包含额外的元件形成在第一及第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明及清楚的目的，而非用以表示所讨论的不同实施例及/或设置之间的关系。
再者，其中可能用到与空间相对用词，例如“在…之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或工艺中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
如本文所用，缩写字“FET”是指场效晶体管。FET的一示例是金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor,MOSFET)。MOSFETs可例如为(i)在例如半导体芯片的基板的平面表面中及上构建的平面结构、或(ii)用垂直结构构建的平面结构。
术语“FinFET”是指形成在鳍片上方的FET，鳍片相对于芯片的平面表面垂直地定向。
“S/D”是指形成FET的两个端子的源极及/或漏极接面(junctions)。
在本文中，“垂直”一词是指标称上(nominal)垂直于基板的表面。
此处所使用的用语“标称上的(nominal)”，表示在产品或工艺的设计阶段期间所设定的组件或工艺步骤的特征或参数的期望值或目标值，以及高于及/或低于此期望值的数值范围。此数值范围一般是由制造工艺或容许差度的所造成的微小变化。
如本文所用的用语“约”及“实质上”表示可基于与主题半导体装置相关联的特定技术节点而变化的一给定量的数值。在一些实施例中，基于特定的技术节点，用语“约”及“实质上地”可表示一给定量的数值在目标值的5％的范围(例如，目标值的±1％，±2％，±3％，±4％及±5％)、10％的范围、20％的范围等。
术语“垂直方向”及“水平方向”分别是指如本文附图中所示出的z方向及x方向。
本公开提供了在半导体装置中及/或在集成电路(integrated circuit,IC)中的例示性场效晶体管(field effective transistor,FET)装置(例如，全绕式(gate-all-around,GAA)FETs、鳍式FET(fin-type FET,finFETs)、水平或垂直GAA finFETs、或平面FETs)及制造其的例示性方法。
在半导体装置中实施外延成长材料，以提高装置速度并降低装置功耗。举例而言，由掺杂的外延材料所形成的晶体管装置的源极/漏极端子可提供一些优点，例如增强的载流子迁移率及改善的装置性能。可通过使用籽晶层外延地设置结晶材料来形成外延源极/漏极端子。随着半导体行业不断缩减半导体装置的尺寸，所有装置级别的电路复杂性都在增加。举例而言，在5nm技术节点或3nm技术节点之后，增加的源极/漏极穿隧(tunneling)会增加漏电流。短通道效应也可能为设备故障的原因之一。实现纳米结构的半导体装置是克服短通道效应的潜在候选者，上述纳米结构例如纳米线。其中GAA晶体管装置可降低短通道效应，提高载流子迁移率，进而提高装置性能。然而，进一步增加装置密度变得越来越具有挑战性。举例而言，堆叠的半导体装置中的邻近栅极结构可能由于邻近间隔物之间的高深宽比而难以制造，并且可能由于隔离不足而遭受不期望的串音(cross-talk)。
本公开中的各种实施例描述了用于形成具有堆叠的栅极结构及栅极隔离结构的堆叠的半导体装置的方法。堆叠的半导体装置可包括堆叠在下层半导体装置(例如，p型GAAFET装置)之上的上层半导体装置(例如，n型GAAFET装置)。在一些实施例中，p型FET装置可堆叠在n型FET装置上方。在一些实施例中，GAAFETs可实现具有在邻近纳米结构之间形成间隔物及栅极结构的纳米结构，上述纳米结构例如纳米线及纳米片。在第一类型及第二类型的半导体装置之间形成隔离结构以提供物理及电性阻挡，以减少装置之间的串音。举例而言，一个或多个栅极隔离结构可形成在上层半导体装置及下层半导体装置的垂直地堆叠的栅极结构之间。上层半导体装置及下层半导体装置的栅极结构可通过多步栅极形成工艺来形成。在一些实施例中，可将上层半导体装置及下层半导体装置的纳米结构释放(例如，通过移除覆盖材料而暴露)，并且为上层半导体装置及下层半导体装置形成初始栅极结构。可移除形成在上层半导体装置上的初始栅极结构并用上层栅极结构来代替。下层半导体装置中剩余的初始栅极结构可形成下层栅极结构。在一些实施例中，可在单独的制造步骤中选择性地移除上层半导体装置及下层半导体装置的纳米结构，并且可分别形成上层栅极结构及下层栅极结构。本文所述的具有堆叠的栅极结构的堆叠的半导体装置提供了可提高装置性能、可靠性及产率的各种优点。优点可包括但不限于改善堆叠的栅极的栅极结构之间的隔离、改善通道品质等。本文所述的实施例使用GAAFETs作为示例并且可应用于其他半导体结构，例如finFETs。此外，本文所描述的实施例可用于各种技术节点，例如14nm、7nm、5nm、3nm、2nm及其他技术节点。
图1为根据一些实施例，用于制造并入堆叠的栅极结构的堆叠的半导体装置的方法100的流程图。为了说明的目的，图1所示出的操作将参照如图2A至图2C、图3A、图3B及图4至图21所示的制造半导体装置的例示性制造工艺来描述。操作可根据特定的应用程序以不同的顺序进行或不进行。应注意的是，方法100可能不会产生完整的半导体装置。因此，可理解的是，可在方法100之前、期间及之后提供额外的工艺，并且在本文中可能仅简要描述一些其他工艺。
参照图1，根据一些实施例，在操作105中，半导体层形成在基板的鳍片结构上。举例而言，如参照图2A至图2C所示的半导体装置200所描述的，下层堆叠108A及上层堆叠108B可形成在鳍片108上。图2B是从A-A线看图2A中的结构的剖面图，图2C是从B-B线看图2A中的结构的剖面图。
基板106可为半导体材料，例如硅。在一些实施例中，基板106包括晶体硅基板(例如，芯片)。在一些实施例中，基板106包括(i)元素半导体，例如锗；(ii)化合物半导体，包含碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；(iii)合金半导体，包括碳化硅锗(silicon germanium carbide)、硅锗(silicongermanium)、磷砷化镓(gallium arsenide phosphide)、磷化镓铟(gallium indiumphosphide)、砷化镓铟(gallium indium arsenide)、磷砷化镓铟(gallium indiumarsenide phosphide)、砷化铝铟(aluminum indium arsenide)及/或砷化铝镓(aluminumgallium arsenide)；或(iv)其组合。再者，可根据设计要求(例如，p型基板或n型基板)来掺杂基板106。在一些实施例中，基板106可掺杂有p型掺质(例如，硼、铟、铝或镓)或n型掺质(例如，磷或砷)。
鳍片108沿着x轴延伸。鳍片108可为基板106的一部分并且可包括与基板106相似的材料。鳍片108可由基板106的光刻图案化及蚀刻所形成。
下层堆叠108A及上层堆叠108B可各自包括半导体层的堆叠。取决于所形成的半导体装置的类型，可随后处理一组半导体层以在随后形成的栅极结构下方形成通道区，另一组半导体层为形成栅极结构将移除的牺牲层。下层堆叠108A可包括以交替设置堆叠的第一组半导体层122及第二组半导体层124。每个半导体层122及124可在其下层上外延成长并且可包括彼此不同的半导体材料。在一些实施例中，半导体层122及124可包括与基板106相似或不同的半导体材料。在一些实施例中，半导体层122及124可包括具有彼此不同的氧化速率及/或蚀刻选择性的半导体材料。在一些实施例中，每个半导体层122可由硅所形成并且每个半导体层124可由硅锗(silicon germanium,SiGe)所形成。在一些实施例中，半导体层122可由硅锗所形成并且半导体层124可由硅所形成。在一些实施例中，半导体层124及半导体层144可具有介于约15％至约35％之间的锗原子浓度。举例而言，锗原子浓度可在约20％至约30％之间。半导体层122、124、142及144的厚度H1可在约2nm至约15nm之间。举例而言，厚度H1可介于约3nm至约12nm之间、介于约5nm至约10nm之间、或者任何合适的厚度。取决于装置设计，半导体层122、124、142及144的厚度可相似或不同。半导体层122及/或半导体层124可为未掺杂的、或者可在其的外延成长工艺期间原位掺杂使用(i)p型掺质，例如硼、铟及镓；及/或(ii)n型掺质，例如磷及砷。对于p型原位掺杂，可使用p型掺杂前驱物，例如二硼烷(diborane,B2H6)、三氟化硼(boron trifluoride,BF3)及任何其他p型掺杂前驱物。对于n型原位掺杂，可使用n型掺杂前驱物，例如磷化氢(phosphine,PH3)、砷化氢(arsine,AsH3)及任何其他n型掺杂前驱物。如图2A至图2C所示，尽管每个半导体层122及半导体层124具有四个层，半导体装置200可具有任何合适数量的半导体层122及半导体层124。上层堆叠108B可包括分别类似于半导体层122及124的半导体层142及144。举例而言，上层堆叠108B可使用与下层堆叠108A类似的材料来形成。在一些实施例中，可使用硅锗来形成半导体层144。在一些实施例中，半导体层144可由碳化硅或包括硅、锗及锡的化合来物形成。在一些实施例中，上层堆叠108B可使用不同的材料来形成。举例而言，半导体层124及144可由硅锗材料所形成并且具有不同的锗原子浓度。在一些实施例中，半导体层122及144可由不同的材料所形成。
隔离结构134可形成在下层堆叠108A及上层堆叠108B之间。在一些实施例中，隔离结构134可使用类似于一个或多个半导体层122、124、142及144的材料来形成。举例而言，隔离结构134可使用硅锗材料来形成。在一些实施例中，可使用碳化硅或包括硅、锗及锡的化合物来形成隔离结构134。在一些实施例中，隔离结构134可具有与半导体层124及/或半导体层144相似的锗原子浓度。举例而言，隔离结构134可具有介于约15％至约35％之间、介于约20％至约30％之间的锗原子浓度、或任何合适的锗原子浓度。在一些实施例中，隔离结构134可由低k介电材料(例如，具有介电常数低于约3.9的介电材料)或任何合适的介电材料所形成。举例而言，隔离结构134可由氧化硅所形成。隔离结构134可使用合适的沉积方法来形成，例如低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)及等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)。在一些实施例中，隔离结构134可具有介于约30nm至约120nm之间的厚度H2。举例而言，厚度H2可介于约35nm至约115nm之间、介于约40nm至约110nm之间、介于约50nm至约100nm之间、或任何合适的厚度。
形成下层堆叠108A及上层堆叠108B可包括在基板106上形成用于半导体层122及124的材料堆叠，沉积用于隔离结构134的隔离材料，形成用于半导体层142及144的另一材料堆叠，并穿过形成在材料堆叠上的图案化的硬掩模层136蚀刻基板106的一部分及材料堆叠。在一些实施例中，硬掩模层136可使用例如LPCVD或PECVD沉积方法并由氮化硅来形成。材料堆叠的蚀刻可包括干式蚀刻、湿式蚀刻工艺、或其组合。在一些实施例中，可在形成下层堆叠108A及上层堆叠108B之后移除硬掩模层136。
参照图1，根据一些实施例，在操作110中，牺牲栅极结构形成在基板上并且半导体层被蚀刻。参照图3A及图3B，具有第一保护衬层138A及第二保护衬层138B及绝缘层138C的STI区138可形成在基板106上。图3B是从C-C线看图3A中的半导体装置200的剖面图。在一些实施例中，在形成STI区138之前移除硬掩模层136。形成STI区138可包括(i)在图2A的结构上沉积用于第一保护衬层138A的氮化物材料层(未示出)，(ii)在氮化物材料层上沉积用于第二保护衬层138B的氧化物材料层(未示出)，(iii)在氧化物材料层上沉积用于绝缘层138C的绝缘材料层，(iv)退火用于绝缘层138C的绝缘材料层，(v)化学机械抛光(chemicalmechanical polishing,CMP)氮化物及氧化物材料层以及绝缘材料的退火层，以及(vi)回蚀刻抛光的结构以形成图3A的结构。可使用用于沉积氧化物及氮化物材料的合适工艺来沉积氮化物及氧化物材料层，上述合适工艺例如ALD及CVD。这些氧化物及氮化物材料层可防止在用于绝缘层138C的绝缘材料的沉积及退火期间下层堆叠108A的侧壁的氧化。在一些实施例中，用于绝缘层138C的绝缘材料层可包括氧化硅(silicon oxide)、氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride,SiON)、氟硅酸盐玻璃(fluorine-dopedsilicate glass,FSG)或低k介电材料。在一些实施例中，可使用CVD工艺、高密度等离子体(high-density-plasma,HDP)CVD工艺、使用硅烷(silane,SiH4)及氧(oxygen,O2)作为反应前驱物来沉积绝缘材料层。在一些实施例中，绝缘材料层可使用亚大气压CVD(sub-atmospheric CVD,SACVD)工艺或高深宽比工艺(high aspect-ratio process,HARP)来形成，其中工艺气体可包括四乙氧基硅烷(tetraethyl orthosilicate,TEOS)及/或臭氧(ozone,O3)。
如图3A及图3B所示，多晶硅栅极结构112形成在STI区138上及半导体层的堆叠上。多晶硅栅极结构112是牺牲栅极结构并且可在栅极替换工艺中被替换以形成金属栅极结构。在一些实施例中，多晶硅栅极结构112的形成可包括毯覆式沉积多晶硅材料层及穿过形成在多晶硅材料层上的图案化的硬掩模层116蚀刻多晶硅材料层。在一些实施例中，多晶硅材料层可为未掺杂的并且硬掩模层116可包括氧化物层及/或氮化物层。可使用热氧化工艺来形成氧化物层，并且可通过LPCVD或PECVD沉积工艺来形成氮化物层。硬掩模层116可保护多晶硅栅极结构112免受后续工艺步骤的影响(例如，在间隔物114、源极/漏极区及/或ILD层的形成期间)。多晶硅材料层的毯覆式沉积可包括CVD、PVD、ALD、或任何其他合适的沉积工艺。在一些实施例中，多晶硅材料的沉积层的蚀刻可包括干式蚀刻、湿式蚀刻、或其组合。可在多晶硅栅极结构112的侧壁上形成间隔物114。形成间隔物114可包括毯覆式沉积绝缘材料层(例如，氧化物、氮化物及/或氮氧碳化硅(silicon carbon oxynitride)材料)，随后进行光刻及蚀刻工艺(例如，反应离子蚀刻或使用氯基(chlorine-based)或氟基(fluorine-based)蚀刻剂的任何其他合适的干式蚀刻工艺)。在一些实施例中，可在形成多晶硅栅极结构112之前在下层堆叠108A及上层堆叠108B上形成一个或多个衬层234。衬层234可使用任何合适的介电材料来形成，例如氮化硅、碳化硅、碳氧化硅及氮碳氧化硅(silicon oxycarbonitride)。
可蚀刻上层堆叠及下层堆叠未被多晶硅栅极结构112所覆盖及保护的部分。蚀刻工艺可移除露出在邻近多晶硅栅极结构112之间的半导体层122及半导体层124的部分。蚀刻工艺可包括使用例如稀释的氢氟(hydrofluoric,HF)酸的湿式蚀刻工艺。在一些实施例中，可使用一种或多种蚀刻工艺。举例而言，蚀刻工艺可包括用于移除硅材料的蚀刻工艺及用于移除硅锗材料的另一蚀刻工艺。在蚀刻工艺中，可保护多晶硅栅极结构112免于被间隔物114及硬掩模层116所蚀刻。
参照图1，根据一些实施例，在操作115中，可在多晶硅栅极结构之间的基板中形成凹槽。参照图4，可在基板106中以及在邻近的多晶硅栅极结构112之间形成凹槽(recesses)402(例如，沟部(grooves))。可使用具有在垂直方向(例如，沿着z轴)上实质上大于在水平方向(例如，沿着x轴)上的蚀刻速率的各向异性蚀刻工艺404来形成凹槽402。举例而言，可使用用了氟及/或氯蚀刻剂的等离子体蚀刻工艺。在一些实施例中，等离子体蚀刻工艺可使用六氟化硫(sulfur hexafluoride)、四氟化碳(carbon tetrafluoride)、氟仿(fluoroform)、三氯化硼(boron trichloride)、溴化氢(hydrogen bromide)、任何合适的蚀刻剂、或其组合。在一些实施例中，可将偏压施加到基板106以增加在垂直方向上的蚀刻速率。在一些实施例中，可在蚀刻半导体层122及半导体层124的操作110期间形成凹槽402。举例而言，蚀刻半导体层122及124可包括蚀刻工艺的交替循环，并且蚀刻工艺404可使用与用于蚀刻半导体层122的等离子体蚀刻工艺相似的等离子体物质。在一些实施例中，在多晶硅栅极结构之间形成凹槽是可选的。
参照图1，根据一些实施例，在操作120中，在半导体层之间形成间隔物。参照图5，可回蚀刻半导体层124及144的部分以形成凹槽区，并且可在凹槽区中沉积介电材料以形成间隔物127。在一些实施例中，可回蚀刻隔离结构134的侧壁并且也可将介电材料沉积在回蚀刻的隔离结构上以形成间隔物128。在一些实施例中，取决于装置设计，半导体层的其他部分半导体层可被回蚀刻。举例而言，可回蚀刻半导体层122及半导体层142的部分，使得可沉积介电材料以形成间隔物127。在另一个示例中，回蚀刻下层堆叠的半导体层122及上层堆叠的半导体层144。在另一示例中，回蚀刻下层堆叠108A的半导体层124及上层堆叠108B的半导体层142。为简单起见，上述示例未在图5中示出。
可通过干式蚀刻工艺、湿式蚀刻工艺、或其组合来回蚀刻半导体层124。在一些实施例中，半导体层124的回蚀刻工艺可被设置为形成半导体层122及124的非平面外表面。如图5的放大图501所示，半导体层122可具有弯曲的凸的(convex)外表面122t，并且半导体层124可具有弯曲的凹的(concave)外表面124t。在一些实施例中，随后形成的间隔物127也可具有外表面127t，其实质上与半导体层124的外表面124t轮廓一致。通过移除容易形成孔隙的尖角，间隔物127及半导体层122的非平面(例如，弯曲)外表面可减少在随后形成的源极/漏极结构中形成的孔隙。
可通过介电材料层的毯覆式沉积及毯覆式沉积的介电材料层的水平蚀刻将间隔物127形成在半导体层124的凹的外表面124t上及半导体层122的顶/底表面上。间隔物128可使用类似于间隔物127的材料来形成，并且间隔物128形成在隔离结构134的侧壁表面上。隔离结构134可被水平地蚀刻，导致宽度小于半导体层122或142的宽度。间隔物128可形成在水平地蚀刻的隔离结构134上。在一些实施例中，毯覆式沉积工艺可包括多个循环的沉积及蚀刻工艺。间隔物127及间隔物128可包括通过ALD、FCVD、或任何其他合适的沉积工艺来沉积的单层的介电层或介电层的堆叠。在介电材料层的毯覆式沉积工艺的每个循环中的蚀刻工艺可包括使用氟化氢(hydrogen fluoride,HF)及氨(ammonia,NH3)的气体混合物的干式蚀刻工艺。间隔物结构127及间隔物128可包括合适的介电材料，例如硅、氧、碳及氮。可通过使用HF及NH3的气体混合物的干式蚀刻工艺来进行毯覆式沉积介电材料层的水平蚀刻工艺以形成间隔物127。可使用用于形成间隔物127及间隔物128的其他沉积方法及水平蚀刻工艺。
参照图1，根据一些实施例，在操作125中，可在基板、间隔物及半导体层的露出表面上设置外延源极/漏极结构。参照图6，外延源极/漏极结构可包括下外延结构602及上外延结构802。隔离层702沉积在上外延结构602及下外延结构802之间，用于分离上层半导体装置及下层半导体装置的源极/漏极结构。下外延结构602可沉积在图5所示的凹槽402中以及半导体层122及间隔物127的外表面上。在一些实施例中，下外延结构602的沉积工艺可继续直到下外延结构602接触间隔物128。在一些实施例中，下外延结构602的上表面可位于隔离结构134的上表面及下表面之间。举例而言，下外延结构602的上表面602t位于隔离结构134的上表面之下并位于隔离结构134的下表面之上。在一些实施例中，下外延结构602的上表面602t可包括非平面表面。举例而言，上表面602t可包括凸的表面。在一些实施例中，半导体装置200被设置为具有堆叠在p型装置上的n型装置。举例而言，半导体装置200可包括堆叠在p型装置上方的n型装置。在一些实施例中，图6中所示的下外延结构602可用于形成p型装置的源极/漏极区。在一些实施例中，下外延结构602可由硅、硅锗、掺杂硼的硅锗、锗、锑化铟、锑化镓、锑化铟镓、或任何合适的外延材料所形成。在一些实施例中，下外延结构602的高度可介于约2nm至约35nm之间、介于约3nm至约30nm之间、或任何合适的高度值。
在一些实施例中，可进行一个或多个预沉积工艺以准备用于外延成长工艺的露出表面。举例而言，预沉积工艺可为包括SICONI工艺的干式蚀刻工艺、退火工艺、或任何合适的预沉积处理工艺，上述SICONI工艺包括氨(ammonia,NH3)及三氟化氮(nitrogentrifluoride,NF3)等离子体。在一些实施例中，下层外延结构的沉积工艺可包括使用合适的前驱物的等离子体沉积工艺，例如氢、氮、硅烷(silane,SiH4)、二氯硅烷(dichlorosilane,DCS)、二硼烷(diborane,B2H6)、氯化氢(hydrogen chloride,HCl)、任何合适的前驱物及其组合。在一些实施例中，可通过使用基板106及半导体层122的露出部分作为籽晶层来外延成长晶体材料来形成下外延结构602。下外延结构602可使用合适的沉积方法来沉积，例如(i)化学气相沉积(chemical vapor deposition,CVD)，包括但不限于等离子体辅助CVD(plasma-enhanced CVD,PECVD)、低压化学气相沉积(low pressure CVD,LPCVD)、原子层化学气相沉积(atomic layer CVD,ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD,UHVCVD)、减压化学气相沉积(reduced pressure CVD,RPCVD)工艺及任何其他合适的CVD；(ii)分子束外延(molecular beam epitaxy,MBE)工艺；(iii)任何合适的外延工艺；(iv)其组合。在一些实施例中，下外延结构602可通过外延沉积/部分蚀刻工艺来成长，上述工艺至少重复外延沉积/部分蚀刻工艺一次。这种重复沉积/部分蚀刻工艺也称作循环沉积蚀刻(cyclic deposition-etch,CDE)工艺。在一些实施例中，使用例如锗烷(germane)、二氯硅烷(dichlorosilane)及氯化氢的物质的等离子体沉积工艺可用于沉积由硅锗所形成的下外延结构602。在一些实施例中，可使用用了磷烷(phosphane)的等离子体沉积工艺来沉积由磷化硅所形成的第一外延层。
隔离层702可沉积在下外延结构602上。隔离层702可通过毯覆式沉积工艺随后回蚀刻工艺来形成，使得沉积材料仅保留在邻近栅极结构之间的开口的底部。在一些实施例中，隔离层702可由任何合适的隔离材料所形成，例如氧化硅、氮化硅、氮氧化硅、碳化硅及其组合。在一些实施例中，隔离层702可具有介于约15nm至约120nm之间、介于约20nm至约110nm之间、介于约25nm至约100nm之间、或任何合适尺寸的厚度。
上外延结构802可形成在半导体层142及144的两侧堆叠之间以及隔离层702上。在一些实施例中，上外延结构802可用作上层半导体装置的源极/漏极端子，上述上层半导体装置例如n型GAAFETs。举例而言，可使用磷化硅(silicon phosphide)、砷化硅(siliconarsenide)、碳化硅(silicon carbide)、碳磷化硅(silicon phosphide carbide)、磷化铟(indium phosphide)、砷化镓(gallium arsenide)、砷化铝(aluminum arsenide)、砷化铟(indium arsenide)、砷化铟铝(aluminum indium arsenide)、砷化铟镓(gallium indiumarsenide)、或任何合适的材料来形成上外延结构802。在一些实施例中，可进行一个或多个预沉积工艺来为外延成长工艺准备露出的表面。举例而言，预沉积工艺可为包括氨(ammonia,NH3)及三氟化氮(nitrogen trifluoride,NF3)等离子体的干式蚀刻工艺(例如，SICONI工艺)、退火工艺、或任何合适的预沉积处理工艺。在一些实施例中，上外延结构802的沉积工艺可包括使用合适的前驱物的等离子体沉积工艺，例如氢、氮、氯硅烷(dichlorosilane,DCS)、磷化氢(phosphine,PH3)、砷化氢(arsine,AsH3)、氯化氢(hydrogenchloride,HCl)、任何合适的前驱物及其组合。上外延结构802可使用合适的沉积方法来沉积，例如(i)CVD，包括但不限于PECVD、LPCVD、ALCVD、UHVCVD、RPCVD及任何其他合适的CVD工艺；(ii)MBE工艺；(iii)任何合适的外延工艺；及(iv)其组合。在一些实施例中，上外延结构802可通过外延沉积/部分蚀刻工艺来成长。
参照图1，根据一些实施例，在操作130中，沉积层间介电(interlayerdielectric,ILD)层并形成纳米结构。参照图7，ILD层718沉积在间隔物114之间。可移除硬掩模层116及多晶硅栅极结构112以露出下方的半导体层122、124、142及144。随后可使用一种或多种蚀刻工艺来移除一个或多个半导体层，例如半导体层124及144。同样的蚀刻工艺也可用于移除隔离结构134。
ILD层718可设置在上外延结构802的顶表面上及间隔物114的侧壁上。ILD层718可包括使用适用于可流动介电材料的沉积方法所沉积的介电材料(例如，可流动的氧化硅、可流动的氮化硅、可流动的氮氧化硅、可流动的碳化硅、或可流动的碳氧化硅)。举例而言，可流动的氧化硅可使用流动式CVD(flowable CVD,FCVD)来沉积。在一些实施例中，介电材料是氧化硅。ILD层718的其他材料及形成方法在本公开的范围及精神内。
在形成ILD层718之后，可使用干式蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺来移除多晶硅栅极结构112、半导体层124及半导体层144，露出半导体层122的上表面或下表面的部分。半导体层124及144可称作牺牲层，且半导体层122及142可称作通道层。可通过合适的图案化及蚀刻工艺来形成穿过基板106的背面的开口703。露出的半导体层122及142可被称作纳米结构(例如，纳米线或纳米片)。由半导体层122及142所形成的纳米结构可分别用作随后形成的下半导体装置及上半导体装置的通道。替代地，图7中未示出，可移除半导体层122及142以露出半导体层124及144的部分，这也可称作纳米结构。在这种装置配置下，半导体层122及142可被称作牺牲层，而半导体层124及144可被称作通道层。在一些实施例中，移除半导体层122及半导体层144，使得半导体层124及半导体层142的部分形成下层半导体装置及上层半导体装置的通道区。在一些实施例中，可移除半导体层124及半导体层142，使得半导体层122及半导体层144的部分形成通道区。在一些实施例中，半导体层124、半导体层144及隔离结构134可使用类似的材料(例如，硅锗)来形成并且可使用类似的干式蚀刻或湿式蚀刻工艺来移除。举例而言，在干式蚀刻工艺中所使用的气体蚀刻剂可包括氯、氟、溴、或其组合。
参照图1，根据一些实施例，在操作135中，在上半导体装置区及下半导体装置区中形成初始栅极结构。如图8所示，包括栅极介电层812、栅极功函数层814及栅极电极816的初始栅极结构可形成在移除的半导体层124、半导体层144、多晶硅栅极结构112及隔离结构134所留下空置的区域中。初始栅极结构可环绕在露出的纳米线形半导体层122及142上。
形成栅极介电层812可包括合适的栅极介电材料层的毯覆式沉积工艺。在一些实施例中，栅极介电层812可由高k介电材料(例如，具有介电常数大于约3.9的介电材料)所形成。举例而言，栅极介电层812可由氧化铪所形成。功函数层814形成在栅极介电层812上。在一些实施例中，每个功函数层814可包括一个或多个功函数层并且使用相同或不同的材料及/或厚度来形成。栅极介电层812及栅极功函数层814可各自环绕纳米线形半导体层122及142。取决于邻近半导体层122及142之间的空间，半导体层122及142可被栅极介电层812及功函数层814所环绕，填充邻近半导体层122及142之间的空间。在一些实施例中，随后形成的栅极电极材料也可形成在邻近半导体层122及142之间的空间中，如后文所述。
根据一些实施例，栅极电极816可形成在功函数层上。用于栅极电极816的导电材料层形成在功函数层814上。如放大图850所示，如果邻近半导体层122之间的间隔足以容奈栅极电极材料的厚度，则栅极电极816可形成在邻近半导体层122之间及功函数层814上，使得邻近半导体层122之间的空间被填充。位于邻近半导体层122之间的栅极电极816及形成在基板106中的栅极电极816彼此电性耦合。可从基板106的背面形成开口以露出半导体层122，并且可通过沉积导电材料在邻近的半导体层122之间来形成栅极电极816，上述导电材料例如合适的金属材料。用于栅极电极816的导电材料层可包括合适的导电材料，例如钛、银、铝、钨、铜、钌、钼、氮化钨、钴、镍、碳化钛、碳化钛铝、锰、锆、金属合金及其组合。栅极电极816可通过ALD、PVD、CVD、或任何其他合适的沉积工艺来形成。栅极电极816的沉积可继续直到位于两侧的间隔物114之间的开口被栅极电极816所填充。化学机械抛光工艺可移除过多的栅极电极816，使得栅极电极816及ILD层718的顶表面实质上共平面。类似地，在开口703中沉积栅极电极816可继续直到基板106中的开口被栅极电极816所填充。可在基板106的背面上进行另一化学机械抛光工艺，使得栅极电极816、基板106、栅极介电层812及功函数层814的表面实质上共平面。在一些实施例中，可形成其他结构，例如阻挡层。可在沉积栅极电极816之前形成一个或多个阻挡层(图8中未示出)，以防止栅极电极材料的扩散及氧化。
参照图1，根据一些实施例，在操作140中，将初始栅极结构回蚀刻以形成下层栅极结构并且沉积栅极隔离材料。参照图9，使用合适的蚀刻工艺移除在间隔物114、半导体层142及间隔物128之间形成的初始栅极结构。在一些实施例中，形成在基板106中以及间隔物127及半导体层122之间的初始栅极结构的部分可在蚀刻工艺期间被掩模层(图8中未示出)保护并且保持完整。蚀刻工艺可包括适用于蚀刻栅极电极816、功函数层814及栅极介电层812的多步蚀刻工艺。蚀刻工艺可包括使用合适蚀刻剂的湿式蚀刻工艺，上述合适蚀刻剂例如水、过氧化氢及氢氧化铵的混合物。蚀刻工艺可为定时工艺，其进行直到露出半导体层142。初始栅极结构的剩余部分可形成下栅极结构910作为随后形成的下层半导体装置的栅极结构。
栅极隔离结构934可形成在两侧的间隔物128之间，也可形成在半导体层122及半导体层142之间。可通过毯覆式沉积工艺随后回蚀刻工艺来形成栅极隔离结构934。举例而言，可在间隔物114之间、半导体层142之间及间隔物128之间毯覆式沉积栅极隔离材料。可回蚀刻栅极隔离材料以移除形成在间隔物114之间及半导体层142之间的栅极隔离材料的部分，使得栅极隔离材料保留在间隔物128之间以形成栅极隔离结构934。在一些实施例中，栅极隔离结构934可由合适的介电材料所形成，上述合适的介电材料例如硅锗及由硅、锗及锡所形成的化合物。回蚀刻工艺可为等离子体干式蚀刻工艺或湿式蚀刻工艺。举例而言，用于移除硅锗材料的等离子体干式蚀刻工艺可使用等离子体物质，例如氧及六氟化硫(sulfur hexafluoride)。
参照图1，根据一些实施例，在操作145中，形成上层栅极结构。参照图10，上层栅极结构形成在间隔物114及半导体层142之间。在一些实施例中，上层栅极结构1010可包括栅极介电层1012、功函数层1014及栅极电极1016，其可分别类似于栅极介电层812、功函数层814及栅极电极816。举例而言，可使用氧化铪来形成栅极介电层812及1012。在一些实施例中，下层栅极结构及上层栅极结构中所使用的材料可不同。举例而言，功函数层814可使用钛铝(titanium aluminum)合金或氮化钛铝(titanium aluminum nitride)合金来形成，并且功函数层1014可使用氮化钛(titanium nitride)、氮化钛硅(titanium siliconnitride)、或氮化钽(tantalum nitride)来形成。
上层栅极结构1010的沉积工艺可类似于下层栅极结构910的沉积工艺。举例而言，形成栅极介电层1012可包括使用合适的沉积工艺的高k介电材料层的毯覆式沉积工艺，上述合适的沉积工艺例如ALD或CVD。功函数层1014形成在栅极介电层1012上。在一些实施例中，每个功函数层1014可包括一个或多个功函数层并且使用相同或不同的材料及/或厚度来形成。栅极介电层1012及栅极功函数层1014可各自环绕纳米线形半导体层142。取决于邻近半导体层142之间的空间，半导体层142可被栅极介电层1012及功函数层1014所环绕，填充邻近半导体层142之间的空间。在一些实施例中，随后形成的栅极电极材料也可形成在邻近半导体层142之间的空间中。举例而言，栅极电极1016可形成在功函数层1014上。如放大图1050所示，如果邻近半导体层142之间的间隔足以容奈栅极电极材料的厚度，则栅极电极1016可形成在邻近半导体层142及功函数层1014上，使得邻近半导体层142之间的空间被填充。位于邻近半导体层142之间的栅极电极1016及位于间隔物114之间的栅极电极1016彼此电性耦合。可通过沉积导电材料在邻近的间隔物114之间形成栅极电极1016，上述导电材料例如合适的金属材料。用于栅极电极1016的导电材料及形成其的沉积方法可与栅极电极816的相似，为了简单起见，在此不予赘述。栅极电极1016的沉积可继续直到位于两侧的间隔物114之间的开口被栅极电极材料所填充。化学机械抛光工艺可移除过多的栅极电极材料，使得栅极电极1016及ILD层718的顶表面实质上共平面。可在沉积栅极电极1016之前形成一个或多个阻挡层(图9中未示出)，以防止栅极电极材料的扩散及氧化。
可在形成金属栅极之后形成下层半导体装置1020及上层半导体装置1040。在一些实施例中，下层半导体装置1020可为p型FET(p-type FET,PFET)装置，包括纳米结构，例如纳米线及纳米片。在一些实施例中，下层半导体装置1020可包括由半导体层122所形成的纳米线。上层半导体装置1040可为包括由半导体层142所形成的纳米线的n型FET(n-typeFET,NFET)装置。在一些实施例中，上层半导体装置1040可为PFET装置，且下层半导体装置1020可为NFET装置。
参照图1，根据一些实施例，在操作150中，形成源极/漏极接触件及栅极接触件。参照图11，形成源极/漏极接触件1144及栅极接触件1146，以分别提供到上层半导体装置1040的源极/漏极区及栅极电极的电性连接。举例而言，源极/漏极接触件1144及栅极接触件1146可用于在源极/漏极区与栅极电极及外部端子(图11中未示出)之间传输电信号。举例而言，栅极接触件1146可电性耦合到形成在间隔物114之间及邻近半导体层122之间的栅极电极816。额外的ILD层可形成在ILD层718的顶表面上。举例而言，介电层1118可形成在ILD层718上。在一些实施例中，可使用与ILD层718类似的材料来形成介电层1118。可通过在介电层1118、ILD层718中形成开口并在开口中沉积导电材料来形成栅极接触件1146及源极/漏极接触件1144。可在源极/漏极接触件1144及上外延结构802之间形成硅化物层(图11中未示出)。举例而言，形成源极/漏极接触件的沉积工艺可包括在开口内沉积金属层并进行退火工艺以诱导沉积的金属层的硅化。用于形成源极/漏极接触件1144及栅极接触件1146的导电材料可包括钛、铝、银、钨、钴、铜、钌、锆、镍、氮化钛、氮化钨、金属合金、或其组合。沉积工艺可包括ALD、PVD、CVD、任何合适的沉积工艺、或其组合。
源极/漏极接触件及栅极接触件也可形成用于电性耦合到下层半导体装置1020的端子。举例而言，源极/漏极接触件1124及栅极接触件1126可形成用于提供到下层外延结构602及栅极电极816的电性连接。栅极接触件1126可电性耦合到栅极电极816，且源极/漏极接触件1124可电性耦合到下层外延结构602。可翻转半导体装置200，以形成源极/漏极接触件1124及栅极接触件1126。在形成接触件之前，可在基板106的底表面上形成额外的介电层。举例而言，可在基板106上形成介电层1168。在一些实施例中，可使用与介电层1118类似的材料来形成介电层1168。可通过使用一种或多种蚀刻工艺在介电层1168中形成开口并在开口中沉积导电材料来形成栅极接触件1126。在一些实施例中，也可在开口形成期间蚀刻栅极电极1016。可通过蚀刻介电层1168及基板106以形成开口并在开口中沉积导电材料来形成源极/漏极接触件1124。硅化物层可形成在源极/漏极接触件1124及下外延结构602之间并且为了简单起见未示出。用于形成源极/漏极接触件1124及栅极接触件1126的导电材料及沉积工艺可类似于用于形成源极/漏极接触件1144及栅极接触件1146的那些的导电材料及沉积工艺。
平坦化工艺可平坦化介电层1168、源极/漏极接触件1124及栅极接触件1126的露出表面，使得露出表面实质上共平面。可在一些实施例中，栅极接触件1126可延伸到栅极电极816中，并且源极/漏极接触件1124可延伸到下外延结构602中。
替代地，用于下层半导体装置1020及上层半导体装置1040的源极/漏极接触件及栅极接触件可形成在半导体装置200的正面上(例如，穿过ILD层718)。举例而言，可穿过ILD层718形成第一源极/漏极接触件，以电性耦合到上外延结构802。可穿过ILD层718的不同部分形成第二源极/漏极接触件，以电性耦合到下外延结构602。ILD层718的第一部分及第二部分是横向分离的(例如，横向偏移)。类似地，可穿过ILD层718形成下层半导体装置1020及上层半导体装置1040的栅极接触件。为简单起见，在半导体装置200的正面形成的源极/漏极接触件及栅极接触件在图11中没有示出。
生产线后端(Back-end-of-line,BEOL)内连线结构形成在位于半导体装置200的正面及背面上的源极/漏极接触件及栅极接触件上方。额外的介电层1122及1172可分别沉积在介电层1118及1168上。BEOL内连线结构可形成在介电层1122及1172中。在一些实施例中，内连线可为包括垂直地延伸(例如，沿着z轴)的导孔1136及1156、以及横向地延伸(例如，沿着x轴)的导线1158及1138的电性连接网络。内连线结构可提供到源极/漏极接触件1144及1124以及栅极接触件1146及1126的电性连接。在一些实施例中，合适的无源及有源半导体装置可形成在介电层1118、1122、1168及1172中并且为简单起见未示出。
图12至图16为根据一些实施例，示出具有各种堆叠的半导体装置的半导体结构1200。图12至图16所示的堆叠的半导体装置可使用图1中所描述的制造方法及选择性纳米结构释放(releasing)工艺来形成。与图7中所描述同时释放(例如，通过移除覆盖材料而露出)下层及上层半导体装置的纳米结构的纳米结构释放工艺不同，在图12至图16中的上层半导体装置及下层半导体装置的纳米结构是使用不同的蚀刻工艺来释放的。使用具有不同蚀刻选择性的牺牲半导体层可提高纳米结构释放工艺中的产率及可靠性。图12至图16中的参考数字一般表示相同、功能相似及/或结构相似的元件。
图12为根据一些实施例，示出在形成半导体层及外延源极/漏极结构之后的下层半导体装置及上层半导体装置。半导体结构1200包括下层半导体装置1220及上层半导体装置1240。隔离结构1234可形成在半导体层122及142之间。用于下层半导体装置1220的半导体层可使用交替堆叠的半导体层1224及半导体层122形成。可使用交替堆叠的半导体层1244及半导体层142来形成用于上层半导体装置1240的半导体层。半导体层1224、半导体层1244及隔离结构1234的沉积工艺可类似于图2A至图2C中所述的半导体层124、半导体层144及隔离结构134，且为了简单起见，这里并未详述。
在一些实施例中，半导体层1244及隔离结构1234可使用类似的材料来形成，且半导体层1224可使用不同的材料来形成以实现蚀刻选择性。举例而言，半导体层1244及隔离结构1234可用低锗原子浓度来形成，且半导体层1224可用高锗原子浓度来形成。在一些实施例中，半导体层1244及隔离结构1234可使用具有锗原子浓度在约10％至约30％之间、在约15％至约25％之间、或任何合适的锗原子浓度的硅锗材料来形成。在一些实施例中，半导体层1224可使用具有锗原子浓度大于半导体层1244及隔离结构1234的锗原子浓度的硅锗来形成，例如具有大于约35％的锗原子浓度。在一些实施例中，可使用锗(例如，约100％的锗原子浓度)来形成半导体层1224。
在另一示例中，可使用碳化硅或包括硅、锗及锡的化合物来形成半导体层1244及隔离结构1234，且可使用硅锗来形成半导体层1224。在一些实施例中，半导体层1224可具有介于约10％至约30％之间、介于约15％至约25％之间、或任何合适的锗原子浓度的锗原子浓度。
上述示例说明了用于提供高蚀刻选择性(例如，大于约10)的不同材料组合物，使得半导体层1244及隔离结构1234可在使用合适的蚀刻工艺移除半导体层1224时保持完整，如后文参照图13所述。
图13为根据一些实施例，示出在形成用于下层半导体装置1220的纳米结构之后的半导体结构1200。可穿过基板106形成开口1303并且可进行蚀刻工艺以移除半导体层1224。在一些实施例中，蚀刻工艺可包括等离子体蚀刻工艺或湿式化学蚀刻工艺。举例而言，在干式蚀刻工艺中所使用的气体蚀刻剂可包括氯、氟、溴、或其组合。通过露出半导体层122所形成的纳米结构可用作下半导体装置1220的通道。
图14为根据一些实施例，示出在形成用于下层半导体装置1220的栅极结构之后的半导体结构1200。包括栅极介电层1312、功函数层1314及栅极电极1316的下栅极结构1310可分别使用类似于栅极介电层812、功函数层814及栅极电极816的材料来形成，并且为简单起见未在此处详述。下栅极结构1310可形成在基板106中及邻近半导体层122之间。在一些实施例中，下栅极结构1310可完全填充位于邻近半导体层122之间的开口。在一些实施例中，栅极介电层1312、功函数层1314、栅极电极1316可使用合适的沉积方法来形成，上述合适的沉积方法例如CVD及ALD。
图15为根据一些实施例，示出在沉积ILD层并且移除用于上层半导体装置1240的多晶硅栅极结构、隔离结构及半导体层之后的半导体结构1200。如图15所示，ILD层1518可沉积在间隔物114之间及上层外延结构802上。在一些实施例中，ILD层1518可由与ILD层718类似的材料并使用类似的制造工艺来形成，并且为简单起见未在此处详述。可移除多晶硅栅极结构112、硬掩模层116及半导体层1244，以露出半导体层142的部分。在一些实施例中，隔离结构1234及半导体层1244使用相似的材料来形成并且可使用相同的蚀刻工艺来移除。举例而言，隔离结构1234及半导体层1244可使用具有相似锗原子浓度的硅锗材料来形成。在一些实施例中，隔离结构1234及半导体层1244都可使用碳化硅或包括硅、锗及锡的化合物来形成。由于使用相同材料所形成的隔离结构1234及半导体层1244将类似地对蚀刻剂起反应，因此可使用等离子体体干式蚀刻工艺或湿式化学蚀刻工艺来同时移除这两种结构，露出下方的半导体层142。
图16为根据一些实施例，示出在形成上栅极结构、源极/漏极接触件及栅极接触件之后的半导体结构1200。在一些实施例中，可在形成上栅极结构及接触件结构之前形成隔离结构1634。隔离结构1634可通过类似于参照图9所描述的隔离结构934的沉积/回蚀刻工艺来形成。举例而言，隔离结构1634可通过毯覆式沉积隔离材料及回蚀刻隔离材料来形成，使得隔离材料保留在两侧的间隔物128之间并且与半导体层142的底层及半导体层122的顶层接触。可在形成隔离结构1634之后形成包括栅极介电层1612、功函数层1614及栅极电极1616的上栅极结构。与图10中描述的上栅极结构1010类似，图16中所描述的上栅极结构可形成在间隔物114之间及邻近的半导体层142之间。图16示出了用于为下层半导体装置1220及上层半导体装置1240提供电性接触的源极/漏极接触件、栅极接触件及BEOL结构。前述结构可类似于参照图11所描述的那些结构，并且为了简单起见在此未描述。
图17至图21为根据一些实施例，示出具有各种堆叠的半导体装置的半导体结构1700。可使用图1中所描述的制造方法及选择性纳米结构释放工艺来形成如图17至图21所示的堆叠的半导体装置。与图7中所描述的同时释放(例如，通过移除覆盖材料而露出)下层半导体装置及上层半导体装置的纳米结构的纳米结构释放工艺不同，上层半导体装置及下层半导体装置的纳米结构在图17至图21中是使用不同的蚀刻工艺来释放的。使用具有不同蚀刻选择性的牺牲半导体层可提高纳米结构释放过程中的产率及可靠性。图17至图20中的参考数字通常表示相同、功能相似及/或结构相似的元件。
图17示出了包括下层半导体装置1720及上层半导体装置1740的半导体结构1700。隔离结构1734可形成在半导体层122及142之间。下层半导体装置1720的半导体层可使用交替地堆叠的半导体层1724及半导体层122来形成。上层半导体装置1740的半导体层可使用交替地堆叠的半导体层1744及半导体层142来形成。半导体层1724、半导体层1744及隔离结构1734可使用具有高蚀刻选择性(例如，大于约10)的不同的材料来形成。举例而言，半导体层1724可由具有高锗原子浓度的硅锗所形成，且隔离结构1734可由具有低锗原子浓度的硅锗所形成，且半导体层1744可使用碳化硅或由硅、锗及锡所形成的化合物来形成。在一些实施例中，用于形成上述结构的其他合适材料可用于提供不同的蚀刻选择性。半导体层1724、半导体层1744及隔离结构1734的沉积工艺可类似于图2A至图2C中所描述的半导体层124、半导体层144及隔离结构134，且为了简单起见未在此详述。举例而言，可使用合适的沉积方法，例如CVD、PVD及ALD。
图18为根据一些实施例，示出在形成下层半导体装置1720的纳米结构之后的半导体结构1700。可穿过基板106形成开口1803并且可进行蚀刻工艺以移除半导体层1724。在一些实施例中，蚀刻工艺可包括等离子体蚀刻工艺或湿式化学蚀刻工艺。举例而言，在干式蚀刻工艺中所使用的气体蚀刻剂可包括氯、氟、溴、或其组合。通过露出半导体层122所形成的纳米结构可用作下半导体装置1720的通道。
图19为根据一些实施例，示出在形成下层半导体装置1720的栅极结构之后的半导体结构1700。包括栅极介电层1912、功函数层1914及栅极电极1916的下栅极结构1910可分别使用类似于栅极介电层812、功函数层814及栅极电极816的材料来形成，并且为简单起见未在此处详述。下栅极结构1910可形成在基板106中及邻近半导体层122之间。在一些实施例中，下栅极结构1910可完全填充位于邻近半导体层122之间的开口。在一些实施例中，栅极介电层1912、功函数层1914、栅极电极1916可使用合适的沉积方法来形成，例如CVD及ALD。
图20为根据一些实施例，示出在将ILD层沉积并且将上层半导体装置1740的多晶硅栅极结构及半导体层移除之后的半导体结构1700。如图20所示，ILD层2018可沉积在间隔物114之间及上层外延结构802上。在一些实施例中，ILD层2018可由与ILD层718类似的材料并使用类似的制造工艺来形成，并且为简单起见未在此处详述。可移除多晶硅栅极结构112、硬掩模层116及半导体层1744，以露出半导体层142的部分。在一些实施例中，半导体层1744及隔离结构1734使用不同的材料来形成并且可使用不同的蚀刻工艺来移除。举例而言，可移除使用碳化硅所形成的半导体层1744，留下使用具有低锗原子浓度的硅锗材料所形成的隔离结构1734。在一些实施例中，隔离结构1734可具有介于约10％至约30％之间、介于约15％至约25％之间、或任何合适浓度的锗原子浓度。硬掩模层116及多晶硅栅极结构112可在移除半导体层1744之前使用类似于图7及图15中所描述的蚀刻方法来移除，且为了简单起见未在此详述。
图21为根据一些实施例，示出在形成上栅极结构、源极/漏极接触件及栅极接触件之后的半导体结构1700。包括栅极介电层2112、功函数层2114及栅极电极2116的上栅极结构可形成在半导体层142上及两侧的间隔物114之间。图21中示出用于提供电性接触至下层半导体装置1720及上层半导体装置1740的源极/漏极接触件、栅极接触件及BEOL结构。前述结构可类似于参照图11所描述的那些结构，并且为了简单起见在此不予描述。
本公开中的各种实施例描述了用于形成具有堆叠的栅极结构及栅极隔离结构的堆叠的半导体装置的方法。堆叠的半导体装置可包括堆叠在下层半导体装置(例如，p型GAAFET装置)上的上层半导体装置(例如，n型GAAFET装置)。在一些实施例中，p型FET装置可堆叠在n型FET装置上方。上层半导体装置及下层半导体装置的栅极结构可通过多步栅极形成工艺来形成。在一些实施例中，可将上层半导体装置及下层半导体装置的纳米结构释放(例如，通过移除覆盖材料而露出)，并且为上层半导体装置及下层半导体装置形成初始栅极结构。可移除形成在上层半导体装置上的初始栅极结构并用上层栅极结构来代替。下层半导体装置中剩余的初始栅极结构可形成下层栅极结构。在一些实施例中，可在单独的制造步骤中选择性地移除上层半导体装置及下层半导体装置的纳米结构，并且可分别形成上层栅极结构及下层栅极结构。上层半导体装置及下层半导体装置的纳米结构可同时或在单独的蚀刻工艺中释放。
在一些实施例中，半导体装置，包括：第一类型的第一晶体管装置及第二类型的第二晶体管装置。第一晶体管装置包括第一多个纳米结构、第一对源极/漏极结构及位于第一多个纳米结构上的第一栅极结构。第二类型的第二晶体管装置形成在第一晶体管装置上方。第二晶体管装置包括在第一多个纳米结构上方的第二多个纳米结构、在第一对源极/漏极结构上方的第二对源极/漏极结构、以及在第二多个纳米结构上及第一多个纳米结构上方的第二栅极结构。半导体装置还包括与第一多个纳米结构及第二多个纳米结构接触的第一隔离结构及与第一对源极/漏极结构的顶表面接触的第二隔离结构。
在一些实施例中，第一晶体管装置包括p型场效晶体管(p-type FET,PFET)，并且第二晶体管装置包括n型场效晶体管(n-type FET,NFET)。在一些实施例中，第一晶体管装置包括n型场效晶体管(n-type FET,NFET)，并且第二晶体管装置包括p型场效晶体管(p-type FET,PFET)。在一些实施例中，半导体装置还包括多个间隔物，其中多个间隔物的一间隔物形成在第一多个纳米结构的邻近纳米结构之间。在一些实施例中，半导体装置，还包括一对间隔物，形成在第一隔离结构的侧壁上。在一些实施例中，第二隔离结构与该对间隔物的一间隔物接触。在一些实施例中，该对间隔物与第一多个纳米结构及第二多个纳米结构接触。在一些实施例中，第一隔离结构的宽度小于第一多个纳米结构的纳米结构的宽度。在一些实施例中，第一隔离结构与第一多个纳米结构的顶纳米结构及第二多个纳米结构的底纳米结构接触。在一些实施例中，第二隔离结构与第二对源极/漏极结构的底表面接触。
在一些实施例中，半导体结构，包括：第一晶体管装置及第二晶体管装置。第一晶体管装置包括第一多个纳米结构、围绕第一多个纳米结构的每个纳米结构的第一栅极介电层、在第一栅极介电层上的第一功函数层、在第一功函数层上的第一栅极电极、以及与第一多个纳米结构接触的第一源极/漏极区。第二晶体管装置包括第二多个纳米结构、第二栅极介电层、在第二栅极介电层上的第二功函数层、在第二功函数层上的第二栅极电极、以及与第二多个纳米结构接触的第二源极/漏极区。半导体结构还包括在第一多个纳米结构及第二多个纳米结构之间的栅极隔离结构。栅极隔离结构与第一多个纳米结构的顶纳米结构及第二多个纳米结构的底纳米结构接触。
在一些实施例中，第一晶体管装置包括p型场效晶体管(p-type FET,PFET)，并且第二晶体管装置包括n型场效晶体管(n-type FET,NFET)。在一些实施例中，第一晶体管装置包括n型场效晶体管(n-type FET,NFET)，并且第二晶体管装置包括p型场效晶体管(p-type FET,PFET)。在一些实施例中，半导体结构还包括源极/漏极隔离结构，位于第一源极/漏极区及第二源极/漏极区之间。在一些实施例中，半导体结构还包括一对间隔物，形成在栅极隔离结构的侧壁上，其中源极/漏极隔离结构与该对间隔物的一间隔物接触。
在一些实施例中，一种方法，包括：在基板上形成第一多个半导体层及在第一多个半导体层上形成第一隔离层。方法还包括在第一多个半导体层上形成第二多个半导体层并移除第一多个半导体层的部分以形成第一多个纳米结构。方法还包括在第一多个纳米结构上形成第一栅极结构并移除第一隔离层。方法还包括移除第二多个半导体层的部分以形成第二多个纳米结构以及在第一多个纳米结构及第二多个纳米结构之间沉积第二隔离层。方法还包括在第二多个纳米结构上形成第二栅极结构。
在一些实施例中，形成第一隔离层包括沉积碳化硅。在一些实施例中，形成第一隔离层包括沉积硅锗材料，并且其中硅锗材料的锗原子浓度在约15％至约25％之间。在一些实施例中，形成第一隔离层包括沉积包括硅、锗及锡的化合物。在一些实施例中，移除第一隔离层及移除第二多个半导体层的部分是在相同蚀刻工艺期间进行的。
以上概述数个实施例的特征，以使所属技术领域中技术人员可更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类均等的结构并无悖离本发明的精神与范围，且可在不违背本发明的精神及范围下，做各式各样的改变、取代及替换。因此，本发明的实施例保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一第一类型的一第一晶体管装置，包括：
一第一多个纳米结构；
一第一对源极/漏极结构；及
一第一栅极结构，位于该第一多个纳米结构上；
一第二类型的一第二晶体管装置，形成在该第一晶体管装置上方，该第二晶体管装置，包括：
一第二多个纳米结构，位于该第一多个纳米结构上方；
一第二对源极/漏极结构，位于该第一对源极/漏极结构上方；及
一第二栅极结构，位于该第二多个纳米结构上及该第一多个纳米结构上方；
一第一隔离结构，接触该第一多个纳米结构及该第二多个纳米结构；及
一第二隔离结构，接触该第一对源极/漏极结构的一顶表面。
CN202210956769.5A 2021-08-30 2022-08-10 半导体装置 Pending CN115566021A (zh)

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US17/461,329 US11776960B2 (en) 2021-08-30 2021-08-30 Gate structures for stacked semiconductor devices

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