TWI814272B - 半導體元件及其形成方法 - Google Patents

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Abstract

本揭露內容描述一種半導體元件及其形成方法。半導體元件包含基板上的奈米結構及與奈米結構接觸的源極/汲極區。半導體元件亦包含閘極結構，閘極結構包含第一部分及第二部分。第一部分形成在奈米結構中的每一奈米結構之間。第二部分形成在複數個奈米結構中的最底部奈米結構下面且在基板的頂表面下面延伸。

Description

半導體元件及其形成方法
本揭露是關於一種半導體元件及其形成方法。
隨著半導體技術的進步，對更高的儲存容量、更快的處理系統、更高的效能及更低的成本的需求不斷增長。為滿足這些需求，半導體行業繼續按比例縮小半導體元件及三維電晶體的尺寸，諸如全環繞閘極場效電晶體(gate-all-around field effect transistor，GAAFET)及鰭式場效電晶體(fin field effect transistor，finFET)。
在本揭露的一些實施例中，半導體元件包含基板上的奈米結構及與奈米結構接觸的源極/汲極區。半導體元件亦包含閘極結構，閘極結構包含第一部分及第二部分。第一部分形成在奈米結構中的每一奈米結構之間。第二部分形成在複數個奈米結構中的最底部奈米結構下面且在基板的頂表面下面延伸。
在本揭露的一些實施例中，半導體元件包含基板上 方的奈米結構及內部間隔物。每一內部間隔物形成在奈米結構中的奈米結構下面。半導體元件亦包含閘極結構，閘極結構包含第一部分及第二部分。第一部分纏繞在奈米結構中的每一奈米結構周圍。第二部分形成在奈米結構中的最底部奈米結構下面且在基板的頂表面下面延伸。
在本揭露的一些實施例中，半導體元件的形成方法包含沉積第一組半導體層及第二組半導體層，以在基板上形成交替半導體層的堆疊。方法亦包含在第一組半導體層的側壁上形成間隔物。方法進一步包含移除第一組半導體層，使得基板的頂表面的一部分及第二組半導體層的部分暴露在複數個間隔物之間。方法亦包含藉由蝕刻暴露在間隔物之間的基板的頂表面的部分形成開口，使得開口在基板的頂表面下方延伸。方法進一步包含形成包含第一部分及第二部分的閘極結構。閘極結構的第一部分纏繞在第二組半導體層中的每一半導體層周圍。閘極結構的第二部分形成在開口中。
100:方法
105,110,115,120,125,130,135:操作
106,906,1006,1106,1206,1306:基板
106A:頂表面
106B:底表面
108:鰭式結構
108A:鰭式基部
108B:鰭式頂部
109:犧牲層
112:多晶矽閘極結構
114:間隔物
116,134,136:硬罩幕層
122,124,922,1022,1122,1222,1322:半導體層
122t:外表面
124t:外表面
127:內部間隔物
127t:外表面
138:STI區
138A:第一保護襯墊
138B:第二保護襯墊
138C:絕緣層
200:半導體元件
401,750,760:放大圖
502:源極/汲極結構
502b:底表面
502t:頂表面
602:開口
610:上部部分
618:層間介電(ILD)層
620:下部部分
630:邊界
710:閘極堆疊
710A:延伸的閘極堆疊
712:閘極介電層
714:功函數層
716:閘極電極
730:斷路
804:源極/汲極觸點
806:閘極觸點
818,822:介電層
826:通孔
828:導線
900,1000,1100,1200,1300:半導體結構
902:第三磊晶層
H,H1,H2:高度
W:寬度
當與隨附圖式一起閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的普遍實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。
第1圖為根據一些實施例的用於在半導體元件中製造多層磊晶源極/汲極結構的方法的流程圖。
第2A圖至第2D圖、第3A圖、第3B圖及第4圖至第8圖說明根據一些實施例的半導體元件在其製造製程的各個階段的各種橫截面圖。
第9圖至第13圖說明根據一些實施例的併入延伸的閘極結構的各種半導體元件。
現在將參考隨附附圖描述說明性實施例。在附圖中，相似的附圖標記通常指示相同、功能類似及/或結構類似的部件。
以下揭露內容提供用於實施所提供的主題的不同特徵的不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以設置在第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。該重複本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「在...之下」、「在...下方」、「底部」、「在...上方」、「上部」及其類似者)，以描述如圖式中所說明的一個部件或特徵與另一部件或特徵的關係。除了在圖式中 所描繪的定向之外，空間相對術語亦旨在涵蓋元件在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或處於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
本文中所使用的縮寫字「FET」係指場效電晶體(field effect transistor)。場效電晶體的實例為金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)。MOSFET可(i)構建於基板(諸如半導體晶圓)的平面表面內及上的平面結構或(ii)構建有垂直結構。
如本文中所使用的術語「標稱(nominal)」係指在產品或製程的設計階段期間設定的元件或製程操作的特性或參數的期望值或目標值以及高於及/或低於期望值的值範圍。值範圍通常係歸因於製造製程或公差的微小變化。
如本文中所使用的術語「約」及「基本上」指示給定量的值，該值可基於與主題半導體元件相關聯的特定技術節點而變化。在一些實施例中，基於特定技術節點，術語「約」及「基本上」可以指示例如在值的5%(例如值的±1%、±2%、±3%、±4%、±5%)、值的10%、值的20%等內變化的給定數量的值。
本揭露提供半導體元件及/或積體電路(integrated circuit，IC)中的實例場效電晶體(field effective transistor，FET)元件(例如全環繞閘極 (gate-all-around，GAA)FET、鰭式FET(fin-type FET，finFET)、水平或垂直GAA finFET或平面FET)及其實例製造方法。
GAAFET及finFET增加元件密度且提高元件效能。GAAFET及finFET包含形成在通道區的相對側上的一對源極/汲極區。隨著半導體工業繼續縮小半導體元件的尺寸，電路複雜性在所有元件級別皆增加。例如，在5nm技術節點或3nm技術節點之外，增加的源極/汲極隧道效應會增加洩漏電流且導致元件故障。短通道效應亦可能為元件故障的原因之一。實施諸如奈米線及奈米片的奈米結構的半導體元件為克服短通道效應的潛在候選者。其中，GAAFET可以降低短通道效應，且提高載子移動率，這進而提高元件效能。進一步減少形成在閘極堆疊下面及該對源極/汲極區之間的洩漏路徑變得愈來愈具有挑戰性。例如，在閘極堆疊的形成期間，閘極介電材料及閘極電極亦形成在基板或鰭的頂表面上，從而產生可以充當連接該對源極/汲極結構的洩漏路徑的寄生通道。流過寄生通道的洩漏電流會影響截止電流且降低元件效能。
本揭露中的各個實施例描述用於形成閘極堆疊的方法，該閘極堆疊延伸至基板的具有較低載子移動率的區中，這轉而減少一對源極/汲極區之間的電流洩漏。可以藉由蝕刻自基板的上部區延伸至基板的具有較低載子濃度的下部區的開口來形成延伸的閘極堆疊。開口亦可以在位於閘極堆疊的側表面上的內部間隔物下面延伸。包含閘極介 電層及閘極電極的閘極堆疊可以形成在開口中。本文中所描述的延伸的閘極堆疊提供各種益處，諸如提高的元件效能及可靠性。益處亦可以包含但不限於減少的短通道效應、減少的亞臨限值洩漏及改善的元件開/關電流特性。本文中所描述的實施例使用GAAFET作為實例，且可以應用於其他半導體結構，諸如finFET及平面FET。另外，本文中所描述的實施例可用於各種技術節點，諸如14nm、7nm、5nm、3nm、2nm及更低的技術節點。
第1圖為根據一些實施例的用於製造併入延伸的閘極結構的半導體元件的方法100的流程圖。出於說明性目的，將參考製造如第2A圖至第2D圖、第3A圖、第3B圖及第4圖至第8圖中所說明的半導體元件200的實例製造製程來描述第1圖中所說明的操作。取決於特定應用，操作可以以不同順序執行或不執行。應注意，方法100可能不會產生完整的半導體元件。因此，應當理解，可以在方法100之前、期間及之後提供額外製程，且本文中僅簡要描述一些其他製程。
參考第1圖，根據一些實施例，在操作105中，半導體層形成在基板的鰭式結構上。例如，具有鰭式基部108A及鰭式頂部108B的鰭式結構108可以形成在基板106上，如參考第2A圖至第2C圖中所說明的半導體元件200所描述。第2B圖為如自A-A線觀察到的第2A圖中的結構的橫截面圖。第2C圖為如自B-B線觀察到的第2A圖中的結構的橫截面圖。鰭式結構108的形成可以包含在 基板106上形成鰭式基部108A及鰭式頂部108B。第2A圖至第2C圖說明以線組態(例如具有基本正方形形狀的橫截面區域)形成的半導體層。替代地，半導體元件200的半導體層亦可以形成以片狀組態(例如具有基本矩形形狀的橫截面區域)，如第2D圖中所說明。
基板106可為半導體材料，諸如矽。在一些實施例中，基板106包含結晶矽基板(例如晶圓)。在一些實施例中，基板106包含(i)元素半導體，諸如鍺；(ii)化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；(iii)合金半導體，包含碳化矽鍺、矽鍺、磷化鎵砷、磷化鎵銦、砷化鎵銦、磷化鎵銦砷、砷化鋁銦及/或砷化鋁鎵；或(iv)其組合。另外，可取決於設計要求(例如p型基板或n型基板)對基板106進行摻雜。在一些實施例中，基板106可以摻雜有p型摻雜劑(例如硼、銦、鋁或鎵)或n型摻雜劑(例如磷或砷)。
鰭式結構108沿x軸延伸。鰭式結構108可為基板的一部分，且包含鰭式基部108A及設置在鰭式基部108A上的鰭式頂部108B。
鰭式基部108A可包含類似於基板106的材料。可通過基板106的微影圖案化及蝕刻形成鰭式基部108A。在一些實施例中，鰭式基部108A可由矽鍺形成，其中鍺濃度自鰭式結構108的頂表面逐漸降低。在一些實施例中，鰭式結構108內的鍺濃度在鰭式結構108的頂表面處最高。
鰭式頂部108B可包含半導體層的堆疊。可對每一半導體層進行後續處理，以形成下伏於finFET的後續形成的閘極結構的通道區。鰭式頂部108B可包含以交替組態堆疊的第一組半導體層122及第二組半導體層124。半導體層122及124中的每一者均可在其底層上磊晶生長，且可包含互不相同的半導體材料。在一些實施例中，半導體層122及124可包含與基板106類似或不同的半導體材料。在一些實施例中，半導體層122及124可包含具有互不相同的氧化速率及/或蝕刻選擇性的半導體材料。在一些實施例中，半導體層122中的每一者可由矽形成，而半導體層124中的每一者可由矽鍺形成。在一些實施例中，半導體層122可由矽鍺形成，而半導體層124可由矽形成。半導體層122及/或半導體層124可不摻雜，或可在其磊晶生長製程期間使用以下各者原位摻雜：(i)p型摻雜劑，諸如硼、銦及鎵；及/或(ii)n型摻雜劑，諸如磷及砷。針對p型原位摻雜，可使用p型摻雜前驅物，諸如二硼烷、三氟化硼及任何其他p型摻雜前驅物。針對n型原位摻雜，可使用n型摻雜前驅物，諸如膦及胂。儘管在第2A圖至第2C圖中示出半導體層122及半導體層124中的每一者的四個層，但半導體元件200可具有任何適合數目的半導體層122及半導體層124。
犧牲層109可形成於鰭式基部108A與半導體層122及124的堆疊之間。犧牲層109可使用與鰭式基部108A相同但原子濃度不同的材料形成。例如，可使用具 有逐漸降低的鍺濃度的矽鍺形成鰭式基部108A，而犧牲層109可形成有與鰭式基部108A的最高鍺濃度位準基本相同的均勻鍺濃度。鍺濃度的差異可在鰭式基部108A上方提供犧牲層109的不同蝕刻速率。
形成鰭式基部108A及鰭式頂部108B亦可包含通過形成在材料堆疊上的圖案化硬罩幕層134及136蝕刻上述材料堆疊。在一些實施例中，硬罩幕層134可為包含氧化矽的薄膜，該薄膜使用例如熱氧化製程形成。在一些實施例中，硬罩幕層136可使用例如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)由氮化矽形成。材料堆疊的蝕刻可包含乾式蝕刻、濕式蝕刻製程或其組合。形成鰭式結構108後，可移除硬罩幕層134及136。
鰭式頂部108B可使用半導體層122及124的堆疊以線組態形成，如第2C圖中所示出。例如，第2C圖中的犧牲層109及半導體層122及124具有基本上正方形的橫截面區域。在一些實施例中，鰭式頂部108B可使用半導體層122及124的堆疊以片組態形成，如第2D圖中所示出。例如，第2D圖中的犧牲層109及半導體層122及124具有基本上矩形的橫截面區域。第3A圖、第3B圖及第4圖至第8圖說明形成半導體元件，其中半導體層呈線組態，隨後形成奈米線結構。上述圖式中所說明的方法亦適用於具有呈片組態的隨後形成奈米片結構的半導體 層的半導體元件。
參考第1圖，根據一些實施例，在操作110中，犧牲閘極結構形成在基板上，且蝕刻半導體層。參考第3A圖及第3B圖，可在基板106上形成具有第一保護襯墊138A及第二保護襯墊138B及絕緣層138C的STI區138。第3B圖為如自C-C線觀察到的第3A圖中的半導體元件200的橫截面圖。在一些實施例中，在STI區138形成後，硬罩幕層136保留在硬罩幕層134的頂表面上。在一些實施例中，在形成STI區138之前，移除硬罩幕層136。形成STI區138可包含：(i)在第2A圖的結構上沉積針對第一保護襯墊138A的氮化物材料層(未示出)；(ii)在氮化物材料層上沉積針對第二保護襯墊138B的氧化物材料層(未示出)；(iii)在氧化物材料層上沉積針對絕緣層138C的絕緣材料層；(iv)對針對絕緣層138C的絕緣材料層進行退火；(v)對氮化物及氧化物材料層及經退火的絕緣材料層進行化學機械研磨(chemical mechanical polishing，CMP)；及(vi)回蝕經研磨的結構以形成第3A圖的結構。可使用用於沉積氧化物及氮化物材料的適合製程(諸如原子層沉積(atomic layer deposition，ALD)及化學氣相沉積(chemical vapor deposition，CVD))沉積氮化物及氧化物材料層。在絕緣層138C的絕緣材料的沉積及退火期間，這些氧化物及氮化物材料層可防止鰭式頂部108B的側壁氧化。在一些實施例中，針對絕緣層138C的絕緣材料層可包含氧化矽、 氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(fluoride-doped silicate glass，FSG)或低k介電材料。在一些實施例中，絕緣材料層可使用CVD製程、高密度電漿(high-density-plasma，HDP)CVD製程使用矽烷及氧氣作為反應前驅物進行沉積。在一些實施例中，可使用次大氣壓CVD(sub-atmospheric CVD，SACVD)製程或高深寬比溝填製程(high aspect-ratio process，HARP)形成絕緣材料層，其中製程氣體可包含四乙氧基矽烷(tetraethoxysilane，TEOS)及/或臭氧。
多晶矽閘極結構112形成於STI區138上，如第3A圖及第3B圖中所示出。多晶矽閘極結構112為犧牲閘極結構，且可在閘極替換製程中經替換以形成金屬閘極結構。在一些實施例中，多晶矽閘極結構112的形成可包含毯覆沉積一層多晶矽材料，及穿過形成在多晶矽材料層上的圖案化硬罩幕層116蝕刻多晶矽材料層。在一些實施例中，多晶矽材料層可不摻雜，而硬罩幕層116可包含氧化物層及/或氮化物層。氧化物層可使用熱氧化製程形成，而氮化物層可由LPCVD或PECVD形成。硬罩幕層116可保護多晶矽閘極結構112免受後續處理步驟的影響(例如，在形成間隔物114及/或源極/汲極區期間)。多晶矽材料層的毯覆沉積可包含CVD、物理氣相沉積(physical vapor deposition，PVD)、ALD或任何其他適合的沉積製程。在一些實施例中，所沉積的多晶矽材料層的蝕刻可包含乾式蝕刻、濕式蝕刻或其組合。可在多晶矽閘極結 構112的側壁上形成間隔物114。形成間隔物114可包含毯覆沉積一層絕緣材料(例如氧化物、氮化物及/或氮氧化矽碳材料)，隨後進行微影及蝕刻製程(例如，使用氯基或氟基蝕刻劑的反應離子蝕刻或任何其他適合的乾式蝕刻製程)。
形成多晶矽閘極結構112後，可蝕刻鰭式頂部。蝕刻製程可移除半導體層122及半導體層124的暴露在相鄰多晶矽閘極結構112之間的部分。蝕刻製程可包含使用例如稀釋氫氟酸(HF)的濕式蝕刻製程。在一些實施例中，可使用一種或多種蝕刻製程。例如，蝕刻製程可包含用於移除矽材料的蝕刻製程及用於移除矽鍺材料的另一蝕刻製程。在蝕刻製程期間中，可由間隔物114及硬罩幕層116保護多晶矽閘極結構112不被蝕刻。
參考第1圖，根據一些實施例，在操作115中，內部間隔物結構形成在半導體層之間。參考第4圖，可回蝕半導體層124的部分以形成凹陷區，且可在凹陷區中沉積介電材料以形成內部間隔物127。例如，第4圖中所示出的半導體元件200可包含n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)元件，且回蝕半導體層124的部分。
第4圖中所示出的半導體元件200可包含使用矽鍺形成的半導體層124、犧牲層109及基板106。在一些實施例中，可使用矽形成半導體層122。如自基板106的頂表面106A至底表面106B量測，基板106可具有逐漸 降低的鍺濃度。
半導體元件200亦可包含p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)元件。為簡單起見，第5圖中未示出PMOS元件組態。針對PMOS元件組態，可將半導體層124加工成用作通道區。可使用適合的蝕刻製程對半導體層122進行回蝕，且內部間隔物127可使用下文關於半導體層124的回蝕及內部間隔物127的形成所描述的類似沉積及蝕刻製程在相鄰半導體層124之間形成。
半導體層124可藉由乾式蝕刻製程、濕式蝕刻製程或其組合進行回蝕。半導體層124的回蝕製程可用以形成半導體層122及124的非平面外表面。例如，蝕刻製程可包含蝕刻及清洗製程的交替循環。每一循環中的蝕刻製程可包含使用具有氟化氫、三氟化氮、氟基氣體及氯基氣體的氣體混合物。如第4圖的放大圖401中所示出，半導體層122可具有彎曲凸形外表面122t，而半導體層124可具有彎曲凹形外表面124t。在一些實施例中，後續形成的內部間隔物127亦可具有與半導體層124的外表面124t輪廓基本一致的外表面127t。
參考第1圖，根據一些實施例，在操作120中，磊晶層生長在基板、半導體層及內部間隔物結構上。參考第5圖，源極/汲極結構502可沉積在基板106以及半導體層122及內部間隔物127的外表面上。在一些實施例中，源極/汲極結構502可藉由選擇性生長製程形成，其中半導 體材料生長在選擇性表面上。例如，可藉由使用基板106及半導體層122的暴露部分作為晶種層磊晶生長晶體材料來形成源極/汲極結構502。在一些實施例中，基板106及半導體層122由結晶矽形成，且使用自組裝單層(self-assembly monolayer，SAM)或選擇性區域ALD的磊晶沉積法可用於在基板106及半導體層122的暴露表面上選擇性生長結晶矽。源極/汲極結構502可使用適合的沉積積方法形成，方法為諸如：(i)CVD，包含但不限於LPCVD、原子層CVD(atomic layer CVD，ALCVD)、超高真空CVD(ultrahigh vacuum CVD，UHVCVD)、減壓CVD(reduced pressure CVD，RPCVD)及任何其他適合的CVD；(ii)分子束磊晶(molecular beam epitaxy，MBE)製程；(iii)任何適合的磊晶製程；或(iv)其組合。在一些實施例中，源極/汲極結構502可藉由磊晶沉積/部分蝕刻製程生長，該生長至少重複一次磊晶沉積/部分蝕刻製程。此重複沉積/部分蝕刻製程亦稱為循環沉積-蝕刻(cyclic deposition-etch，CDE)製程。在一些實施例中，使用諸如鍺烷、二氯矽烷及鹽酸鹽的物種的電漿沉積製程可用於沉積由矽鍺形成的源極/汲極結構502。
磊晶沉積在相鄰半導體層122及基板106上的結晶矽材料可膨脹且合併在一起，從而覆蓋內部間隔物127的外表面。源極/汲極結構502的寬度W可介於約10nm與約80nm之間、介於約15nm與約75nm之間、介 於約20nm與約60nm之間或任何適合的尺寸。在一些實施例中，自源極/汲極結構502的頂表面502t及底表面502b量測的源極/汲極結構502的高度H可介於約20nm與約140nm之間、約30nm與約120nm之間、約40nm與約100nm之間或任何適合的尺寸。源極/汲極結構502可由矽、矽鍺、磷化矽、任何適合的半導體材料及/或其組合形成。在一些實施例中，源極/汲極結構502可摻雜有適合的摻雜劑，諸如硼及磷。
參考第1圖，根據一些實施例，在操作125中，釋放奈米結構，且開口形成在基板中及內部間隔物下方。參考第6A圖及第6B圖，移除半導體層124，從而暴露半導體層122的形成在相對的內部間隔物127之間的部分。暴露的半導體層可稱為奈米結構(例如奈米線或奈米片)。在一些實施例中，移除半導體層122(未在第6A圖及第6B圖中說明)，且半導體層124形成奈米結構。在一些實施例中，層間介電(interlayer dielectric，ILD)層618沉積在間隔物114之間，且移除多晶矽閘極結構112。
ILD層618可設置在源極/汲極區的源極/汲極結構502上及間隔物114之間。ILD層618可包含使用適用於可流動介電材料(例如可流動氧化矽、可流動氮化矽、可流動氮氧化矽、可流動碳化矽或可流動碳氧化矽)的沉積方法沉積的介電材料。例如，可流動氧化矽可使用可流動CVD(flowable CVD，FCVD)沉積。在一些實施例中，介電材料為氧化矽。ILD層618的其他材料及形成方法在 本揭露的範疇及精神內。
ILD層618形成後，可使用乾式蝕刻製程(例如反應離子蝕刻)或濕式蝕刻製程移除多晶矽閘極結構112及半導體層124，暴露半導體層122的部分。暴露的半導體層122可稱為奈米結構(例如奈米線或奈米片)。取決於所形成的元件的類型，可移除半導體層122，暴露半導體層124的部分，其亦可稱為奈米結構。在一些實施例中，乾式電漿蝕刻製程中使用的氣體蝕刻劑可包含氫及基團，諸如氯、氟、溴或其組合。例如，氣體蝕刻劑可包含溴化氫、氯化氫或任何適合的氣體蝕刻劑。在一些實施例中，可使用濕式化學蝕刻。用於濕式化學蝕刻製程的蝕刻劑可包含與氟化氫、氯化氫、過氧化氫或任何適合的化學蝕刻劑中的一者或多者混合的臭氧。在一些實施例中，可使用乾式蝕刻，隨後使用濕式蝕刻製程。
移除多晶矽閘極結構112及半導體層124後，基板106的頂表面106A的部分暴露在最底部的相對內部間隔物127之間。參考第6B圖，開口可形成在頂表面106A的這些部分上。例如，開口602可形成於基板106中及最底部的相對內部間隔物127下面。基本橢圓形的開口602的橫截面圖在第6B圖中說明，且可使用各向同性蝕刻製程形成。在一些實施例中，用於形成開口602的蝕刻製程可類似於用於移除半導體層124的蝕刻製程。例如，使用氯化氫的濕式化學蝕刻製程可用於形成開口602。在一些實施例中，開口602可具有任何適合的形狀，諸如基本三角 形、基本矩形、基本圓形或任何適合的形狀。在一些實施例中，使用較少射頻(radio-frequency，RF)電源的乾式電漿蝕刻可提供更各向同性的蝕刻，且將開口602進一步延伸至內部間隔物127下面。
可調整半導體層124及基板106的原子濃度，以實現受控蝕刻，以形成開口602的標稱形狀。在一些實施例中，可使用具有不同原子濃度的類似材料形成半導體層124及基板106。不同原子濃度可導致半導體層124及基板106的不同蝕刻速率。原子濃度的較大差異可導致蝕刻速率的較大差異。例如，具有約10%的鍺原子濃度的矽鍺材料可以明顯比矽材料快(例如，快10倍)被蝕刻。因此，增加或減少鍺濃度可增加或減少矽鍺材料的蝕刻速率差異。
在一些實施例中，基板106的上部可具有與半導體層124類似的原子濃度，而基板106的下部可具有較低的原子濃度，使得基板106的蝕刻速率隨著蝕刻製程深入基板106而降低。更深入基板106的蝕刻速率降低，有助於更容易控制開口602的蝕刻深度及形狀。例如，半導體層124及基板106的上部部分610均可使用具有類似鍺原子濃度的矽鍺材料形成。可使用具有低於上部部分610及半導體層124的鍺原子濃度的鍺原子濃度的矽鍺形成基板106的下部部分620。例如，下部部分620的鍺濃度可比上部部分610的鍺濃度低約5%至約10%。在一些實施例中，當自基板106的頂表面106A量測時，基板106 中的鍺原子濃度逐漸降低。在一些實施例中，上部部分610可具有大於半導體層124的鍺原子濃度的鍺原子濃度，而下部部分620可具有低於半導體層124的鍺原子濃度的鍺原子濃度。在一些實施例中，基板106的頂表面106A處的鍺原子濃度可類似於半導體層124的鍺原子濃度。在一些實施例中，上部部分610與下部部分620之間的邊界630可表示基板106的含有與半導體層124的鍺濃度類似的鍺濃度的一部分。在一些實施例中，基板106具有逐漸降低的鍺原子濃度，且邊界630可表示基板106的一部分，該部分歸因於低原子濃度而具有足夠低的載子密度，進而防止形成洩漏電流。例如，邊界630處的鍺原子濃度可介於約12%與約18%之間。在一些實施例中，邊界630處的鍺原子濃度可為約15%，且邊界630下方的基板106的部分具有小於約15%的鍺原子濃度。在一些實施例中，開口602可垂直(例如，z方向)延伸至邊界630，如第6B圖中所說明。在一些實施例中，開口602可在邊界630上方延伸，且更深入基板106。在一些實施例中，邊界630可介於約0.2nm與約2.0nm之間、介於約0.5nm與約1.7nm之間、介於約0.8nm與約1.2nm之間或任何適合的尺寸。使開口602在邊界630上方延伸可降低歸因於開口602下方的基板106的載子密度降低而形成洩漏電流的可能性。
參考第1圖，根據一些實施例，在操作130中，在開口中及奈米結構上沉積閘極介電層、功函數層及閘極 電極。參考第7圖，包含閘極介電層712、功函數層714及閘極電極716的閘極堆疊710形成在開口602中及半導體層122上。
閘極介電層712可形成在半導體層上。在一些實施例中，閘極介電層712可纏繞在暴露的奈米結構狀的半導體層122周圍上。在一些實施例中，半導體層122可為奈米片或奈米線。形成閘極介電層712可包含適合的閘極介電材料層的毯覆沉積製程。在一些實施例中，閘極介電層712可由高k介電材料(例如，具有大於約3.9的介電常數的介電材料)形成。例如，閘極介電層712可由氧化鉿形成。功函數層714形成於閘極介電層712上。在一些實施例中，每一功函數層714可包含一個或多個功函數金屬層，且使用相同或不同的材料及/或厚度形成。閘極介電層712及閘極功函數層714可各自纏繞在奈米結構狀的半導體層122周圍。取決於相鄰半導體層122之間的空間，半導體層122可由閘極介電層712及功函數層714纏繞，從而填充相鄰半導體層122之間的空間。在一些實施例中，後續形成的閘極電極材料亦可形成於相鄰半導體層122之間的空間中，如放大圖750中所說明及下文所描述。
根據一些實施例，可在功函數層上形成閘極電極716。用於閘極電極716的導電材料層形成於功函數層714上。如放大圖750中所示出，若相鄰半導體層122之間的間距足以容納閘極電極材料的厚度，則可在相鄰半導體層122之間及功函數層714上形成閘極電極716，使 得填充相鄰半導體層122之間的空間。相鄰半導體層122之間的閘極電極716及形成在間隔物114之間的閘極電極716彼此電耦合。用於閘極電極716的導電材料層可包含適合的導電材料，諸如鈦、銀、鋁、鎢、銅、釕、鉬、氮化鎢、鈷、鎳、碳化鈦、碳化鈦鋁、錳、鋯、金屬合金及其組合。可藉由ALD、PVD、CVD或任何其他適合的沉積製程形成閘極電極716。閘極電極716的沉積可持續進行，直至相對間隔物114之間的開口用閘極電極716填充為止。化學機械研磨製程可移除過量的閘極電極716，使得閘極電極716及ILD層618的頂表面基本共面。在一些實施例中，可形成其他結構，諸如阻擋層。可在沉積閘極電極716之前形成一個或多個阻擋層(第7圖中未示出)，以防止閘極電極716的擴散及氧化。
延伸的閘極堆疊710A係指閘極堆疊710的形成在最底部半導體層122下面及開口602中的一部分。延伸的閘極堆疊710A可包含形成在內部間隔物127的相對內側壁之間的第一部分及形成在開口602中的第二部分。延伸的閘極堆疊710A的第一部分及第二部分形成在最底部奈米結構的正下方，諸如半導體層122的最底部層。延伸的閘極堆疊710A的第二部分亦延伸至最底部內部間隔物127的正下方，且與開口602的形狀輪廓一致。因此，延伸的閘極堆疊710A的第二部分可由基本橢圓形、基本圓形、基本矩形或任何適合的形狀形成。延伸的閘極堆疊710A亦可具有與基板106接觸的基本平面的底表面。如 第7圖中所說明，洩漏路徑720可穿過基板106的主體形成在一對源極/汲極結構502之間。然而，由於延伸的閘極堆疊710A延伸至邊界630或該邊界630下方，因此基板106的下部部分620可能無法提供足夠的載子濃度來引起洩漏電流的流動，使得可能形成中斷，諸如斷路730。
放大圖760說明延伸的閘極堆疊710A的一部分。如放大圖760中所示出，延伸的閘極堆疊710A可在內部間隔物127下面水平(例如x方向)延伸。在一些實施例中，延伸的閘極堆疊710A與內部間隔物127的內部側壁表面及底部表面接觸。內部間隔物127的高度可稱為高度H1。在一些實施例中，高度H1可介於約3nm與約10nm之間、介於約5nm與約7nm之間或任何適合的高度。在一些實施例中，延伸的閘極堆疊710A可延伸至基板106中，延伸如自最底部半導體層122的底表面及延伸的閘極堆疊710A的底表面量測的高度H2。在一些實施例中，高度H2可介於約5nm與約15nm之間、介於約7nm與約13nm之間、介於約9nm與約11nm之間。高度H2與高度H1的高度比可介於約1.01與約3之間。例如，比率可介於約1.05與約2.2之間、介於約1.3與約1.8之間、介於約1.4與約1.6之間。在一些實施例中，比率可介於約1.01與約1.5之間。較大的高度比可指示較深的延伸的閘極堆疊710A，進而提供較低的洩漏電流。
參考第1圖，根據一些實施例，在操作135中，形成源極/汲極觸點及閘極觸點。參考第8圖，形成源極/ 汲極觸點804及閘極觸點806，以分別為源極/汲極區及閘極電極提供電連接。特定言之，源極/汲極觸點804及閘極觸點806可用於在源極/汲極區與閘極電極及外部端子(第8圖中未示出)之間傳輸電訊號。例如，閘極觸點806可電耦合至形成於間隔物114之間及相鄰半導體層122之間的閘極電極716。附加的ILD層形成可在ILD層618的頂表面上。例如，介電層818可形成在ILD層618上。在一些實施例中，可使用與ILD層618類似的材料形成介電層818。閘極觸點806及源極/汲極觸點804可藉由在介電層818、閘極電極716及ILD層618中形成開口且在開口中沉積導電材料來形成。沉積製程可包含在開口內沉積金屬層及執行退火製程以誘發所沉積的金屬層的矽化。用於形成源極/汲極觸點804及閘極觸點806的導電材料可包含鈦、鋁、銀、鎢、鈷、銅、釕、鋯、鎳、氮化鈦、氮化鎢、金屬合金及/或其組合。沉積製程可包含ALD、PVD、CVD、任何適合的沉積製程及/或其組合。閘極觸點806及源極/汲極觸點804可分別連接至源極/汲極區的閘極電極716及第三磊晶層902。
平坦化製程可平坦化介電層818、源極/汲極觸點804及閘極觸點806的頂表面，使得頂表面基本共面。在一些實施例中，閘極觸點806可延伸至閘極電極716中。矽化物區(第8圖中未示出)可形成在源極/汲極觸點804與源極/汲極結構502之間，以降低接觸電阻。在一些實施例中，矽化物區可包含矽化釕、矽化鎳、矽化鈷、矽化鎢、 矽化鉭、矽化鉑、矽化鉺、矽化鈀、任何適合的矽化物材料及/或其組合。
後段製程(Back-end-of-line，BEOL)互連結構形成在源極/汲極觸點804及閘極觸點806上方。BEOL互連結構可形成在沉積在介電層818上的介電層822中。互連可形成在介電層822中。在一些實施例中，互連可為電連接網路，包含垂直延伸(例如沿z軸)的通孔826及橫向延伸(例如沿x軸)的導線828。互連結構可為源極/汲極觸點804及閘極觸點806提供電連接。在一些實施例中，適合的主動及被動半導體元件可形成在介電層818及822中，且為簡單起見而未進行說明。
第9圖至第13圖說明併入延伸的閘極堆疊以減少洩漏電流的各種半導體結構。第9圖至第13圖中的與第2A圖至第8圖中類似的附圖標記通常指示相同、功能類似及/或結構類似的部件。
第9圖說明根據一些實施例的併入延伸的閘極堆疊的半導體結構900。半導體結構900包含使用矽形成的基板906及使用矽鍺形成的半導體層922。半導體層922可為奈米結構，諸如奈米片或奈米線。半導體層922可藉由沉積包含矽及矽鍺的交替層的半導體層堆疊、移除矽材料且暴露矽鍺材料來形成。在一些實施例中，可使用化學蝕刻劑(諸如氫氧化銨及過氧化氫的混合物、氫氟酸或鹼基濕式化學蝕刻劑及任何適合的濕式化學蝕刻劑)使用濕式化學蝕刻製程移除矽材料。
第10圖說明根據一些實施例的併入延伸的閘極堆疊的半導體結構1000。半導體結構1000包含使用矽鍺形成的基板1006及半導體層1022。半導體層1022可為奈米結構，諸如奈米片或奈米線。半導體層1022可藉由沉積包含矽及矽鍺的交替層的半導體層堆疊、移除矽材料且暴露矽鍺材料來形成。移除矽材料的蝕刻製程可類似於關於第9圖中所描述的製程。
第11圖說明根據一些實施例的併入延伸的閘極堆疊的半導體結構1100。半導體結構1100包含使用矽形成的基板1106及半導體層1122。半導體層1122可為奈米結構，諸如奈米片或奈米線。半導體層1122可藉由沉積包含矽及矽鍺的交替層的半導體層堆疊、移除矽鍺材料且暴露矽材料來形成。移除矽鍺材料的蝕刻製程可為使用適合的化學蝕刻劑的濕式化學蝕刻製程，這些化學蝕刻劑為此硫酸、氫氟酸與臭氧的混合物或任何適合的濕式化學蝕刻劑。
第12圖說明根據一些實施例的併入延伸的閘極堆疊的半導體結構1200。半導體結構1200中包含使用鍺形成的基板1206及半導體層1222。半導體層1222可為奈米結構，諸如奈米片或奈米線。半導體層1222可藉由沉積包含鍺及鍺錫合金的交替層的半導體層堆疊、移除鍺錫合金且暴露鍺材料來形成。移除鍺錫合金的蝕刻製程可為濕式化學蝕刻製程或乾式蝕刻製程。
第13圖說明根據一些實施例的併入延伸的閘極堆 疊的半導體結構1300。半導體結構1300包含使用矽鍺形成的基板1306及半導體層1322。半導體層1322可為奈米結構，諸如奈米片或奈米線。半導體層1322可藉由沉積包含矽鍺及鍺錫合金的交替層的半導體層堆疊、移除鍺錫合金且暴露矽鍺材料來形成。移除鍺錫合金的蝕刻製程可為濕式化學蝕刻製程或乾式蝕刻製程。
本揭露中的各個實施例描述用於形成閘極堆疊的方法，該閘極堆疊延伸至基板的具有較低載子移動率的區中，這轉而減少一對源極/汲極區之間的電流洩漏。可以藉由蝕刻自基板的上部區延伸至基板的具有較低載子濃度的下部區的開口來形成延伸的閘極堆疊。開口亦可以在位於閘極堆疊的側表面上的內部間隔物下面延伸。包含閘極介電層及閘極電極的閘極堆疊可以形成在開口中。本文中所描述的延伸的閘極堆疊提供各種益處，諸如提高的元件效能及可靠性。
在一些實施例中，半導體元件包含基板上的奈米結構及與奈米結構接觸的源極/汲極區。半導體元件亦包含閘極結構，閘極結構包含第一部分及第二部分。第一部分形成在奈米結構中的每一奈米結構之間。第二部分形成在複數個奈米結構中的最底部奈米結構下面且在基板的頂表面下面延伸。在一些實施例中，半導體元件進一步包括複數個內部間隔物，其中內部間隔物中的一內部間隔物形成在奈米結構中的多個相鄰奈米結構之間。在一些實施例中，閘極結構的第二部分形成在內部間隔物中的一最底部內部 間隔物下面。在一些實施例中，閘極結構的第二部分與內部間隔物中的最底部內部間隔物的內表面接觸。在一些實施例中，閘極結構的該第二部分與該些內部間隔物中的一最底部內部間隔物的一底表面接觸。在一些實施例中，閘極結構的第二部分的高度與內部間隔物中的一個內部間隔物的高度的比率介於約1.01與約1.5之間。在一些實施例中，基板包括矽鍺且奈米結構包括矽。在一些實施例中，基板及奈米結構包括鍺。在一些實施例中，閘極結構的第二部分的橫截面區域包括橢圓形。在一些實施例中，基板包括自基板的頂表面至基板的底表面遞減的非均勻原子濃度的鍺。
在一些實施例中，半導體元件包含基板上方的奈米結構及內部間隔物。每一內部間隔物形成在奈米結構中的奈米結構下面。半導體元件亦包含閘極結構，閘極結構包含第一部分及第二部分。第一部分纏繞在奈米結構中的每一奈米結構周圍。第二部分形成在奈米結構中的最底部奈米結構下面且在基板的頂表面下面延伸。在一些實施例中，閘極結構的第二部分與奈米結構中的最底部奈米結構的側壁表面及底表面接觸。在一些實施例中，閘極結構的第二部分的高度與內部間隔物中的一個內部間隔物的高度的比率介於約1.01與約1.5之間。在一些實施例中，基板包括矽鍺且奈米結構包括矽。在一些實施例中，基板包括自基板的頂表面至基板的底表面遞減的非均勻原子濃度的鍺。
在一些實施例中，半導體元件的形成方法包含沉積第一組半導體層及第二組半導體層，以在基板上形成交替半導體層的堆疊。方法亦包含在第一組半導體層的側壁上形成間隔物。方法進一步包含移除第一組半導體層，使得基板的頂表面的一部分及第二組半導體層的部分暴露在複數個間隔物之間。方法亦包含藉由蝕刻暴露在間隔物之間的基板的頂表面的部分形成開口，使得開口在基板的頂表面下方延伸方法進一步包含形成包含第一部分及第二部分的閘極結構。閘極結構的第一部分纏繞在第二組半導體層中的每一半導體層周圍。閘極結構的第二部分形成在開口中。在一些實施例中，沉積第一組半導體層及第二組半導體層之步驟包括以下步驟：分別沉積矽鍺層及矽層。在一些實施例中，形成開口之步驟包括以下步驟：暴露間隔物中的最底部間隔物的底表面。在一些實施例中，沉積第一組半導體層及第二組半導體層之步驟包括以下步驟：分別沉積鍺層及鍺錫合金層。在一些實施例中，形成開口之步驟包括以下步驟：形成具有橢圓形的橫截面區域的開口。
前述揭露概述若干實施例的特徵，使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改 變、取代及變更。
106:基板
122:半導體層
127:內部間隔物
200:半導體元件
502:源極/汲極結構
610:上部部分
618:層間介電層
620:下部部分
630:邊界
710A:延伸的閘極堆疊
712:閘極介電層
714:功函數層
716:閘極電極
804:源極/汲極觸點
806:閘極觸點
818,822:介電層
826:通孔
828:導線

Claims (10)

  1. 一種半導體元件，包括：複數個奈米結構，設置於一基板上；一源極/汲極區，與該些奈米結構接觸；一閘極結構，包括：一第一部分，形成在該些奈米結構中的每一奈米結構之間；及一第二部分，形成在該些奈米結構的該最底部奈米結構下面且在該基板的一頂表面下面延伸；及複數個內部間隔物，其中該些內部間隔物中的一內部間隔物形成在該些奈米結構中的多個相鄰奈米結構之間，其中該閘極結構的該第二部分形成在該些內部間隔物中的一最底部內部間隔物下面。
  2. 如請求項1所述之半導體元件，其中該基板包括矽鍺且該些奈米結構包括矽。
  3. 如請求項1所述之半導體元件，其中該閘極結構的該第二部分與該些內部間隔物中的該最底部內部間隔物的一內表面接觸。
  4. 如請求項1所述之半導體元件，其中該閘極結構的該第二部分與該些內部間隔物中的該最底部內部間隔物的一底表面接觸。
  5. 如請求項1所述之半導體元件，其中該閘極結構的該第二部分的一高度與該些內部間隔物中的一個內部間隔物的一高度的一比率介於約1.01與約1.5之間。
  6. 如請求項1所述之半導體元件，其中該閘極結構的該第二部分的一橫截面區域包括一橢圓形。
  7. 如請求項1所述之半導體元件，其中該基板包括自該基板的該頂表面至該基板的一底表面遞減的一非均勻原子濃度的鍺。
  8. 一種半導體元件，包括：複數個奈米結構，設置於一基板上方；複數個內部間隔物，其中各該內部間隔物形成在該些奈米結構中的一奈米結構下面；及一閘極結構，包括：一第一部分，纏繞在該些奈米結構中的每一奈米結構周圍；及一第二部分，形成在該些奈米結構中的一最底部奈米結構下面，其中該第二部分在該基板的一頂表面下面延伸。
  9. 一種半導體元件的形成方法，包括以下步驟： 沉積一第一組半導體層及一第二組半導體層，以在一基板上形成多個交替半導體層的一堆疊；在該第一組半導體層的多個側壁上形成複數個間隔物；移除該第一組半導體層，其中該基板的一頂表面的一部分及該第二組半導體層的多個部分暴露在該些間隔物之間；藉由蝕刻暴露在該些間隔物之間的該基板的該頂表面的該部分形成一開口，其中該開口在該基板的該頂表面下方延伸；及形成一閘極結構，包括：形成纏繞在該第二組半導體層中的每一半導體層的該閘極結構周圍的一第一部分；及在該開口中形成該閘極結構的一第二部分。
  10. 如請求項9所述之方法，其中沉積該第一組半導體層及該第二組半導體層之步驟包括以下步驟：分別沉積鍺層及鍺錫合金層。
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