CN114695347A - 半导体元件及其制备方法 - Google Patents

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Abstract

本案公开一种半导体元件及其制备方法。该半导体元件包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。

Description

半导体元件及其制备方法
技术领域
本申请案主张2020年12月29日申请的美国正式申请案第17/136,812号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件及其制备方法。更具体地，一种具有介电全环绕电容的栅极全环绕半导体元件及其制备方法。
背景技术
半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为满足对计算能力不断增长的需求，半导体元件的尺寸不断地缩小。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高半导体元件的性能、质量、良率和可靠性以及降低复杂度等方面仍然面临挑战。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的一方面提供一种半导体元件，其包括一第一堆叠结构设置于一第一基底；一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边并与该第一堆叠结构操作性地关联；一第二堆叠结构设置于该第一堆叠结构，且一中间绝缘层设置于其间；及一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。
在一些实施例中，该半导体元件还包括一掩埋位元线，其设置于该第一基底内，且电性耦合至该第一杂质区域。
在一些实施例中，该掩埋位元线水平地远离该第一堆叠结构。
在一些实施例中，该半导体元件还包括多个第一内间隙壁，其设置于该第一杂质区域与所述栅极组合之间，且设置于该第二杂质区域与所述栅极组合之间。
在一些实施例中，该半导体元件还包括多个栅极间隙壁，其设置于所述栅极组合中最顶层的一个的相对的侧边上。
在一些实施例中，所述栅极间隙壁与所述第一内间隙壁包括相同的材料。
在一些实施例中，该半导体元件还包括多个第二内间隙壁，其设置于该第三杂质区域与所述电容次单元之间。
在一些实施例中，该半导体元件还包括一第四杂质区域，其与该第三杂质区域相对设置。
在一些实施例中，该第二杂质区域与该第三杂质区域通过一第一导电插塞电连接。
在一些实施例中，该半导体元件还包括一第一导电垫与一第一导电插塞，该第一导电垫设置于该第三杂质区域下，该第一导电插塞设置于该第一导电垫下且位于该第二杂质区域上。该第二杂质区域与该第三杂质区域通过该第一导电垫及第一导电插塞电性耦合。
在一些实施例中，所述第一半导体层中最底层的一个直接与该第一基底的顶面接触。
在一些实施例中，所述栅极组合中最底层的一个直接与该第一基底的顶面接触。
在一些实施例中，该半导体元件还包括一掩埋绝缘层，其设置于第一基底内，其中该第一堆叠结构设置于该掩埋绝缘层上。
在一些实施例中，该半导体元件还包括一缓冲层，其设置于该第一基底与该第一堆叠结构之间。
在一些实施例中，该第二堆叠结构的厚度大于该第一堆叠结构的厚度。
在一些实施例中，所述第二半导体层中最底层的一个直接与该中间绝缘层的顶面接触。
在一些实施例中，所述电容次单元中最底层的一个直接与该中间绝缘层的顶面接触。
本公开的另一方面提供一种半导体元件的制备方法，其包括形成一第一堆叠结构于一第一基底上；形成一第一杂质区域与一第二杂质区域于该第一堆叠结构相对的侧边；形成一中间绝缘层于该第一堆叠结构上；沿该中间绝缘层形成一第一导电插塞，且其与该第二杂质区域电连接；形成一第二堆叠结构于该中间绝缘层上；及形成一第三杂质区域于该第二堆叠结构的一侧边，且其与该第一导电插塞电连接。该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合。所述栅极组合包括一栅极介电层与一栅极电极。该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元。所述电容次单元包括一电容介电层与一电容电极。
在一些实施例中，形成该第一堆叠结构于该第一基底上包括：形成一第一垂直堆叠于该第一基底上，其包括交替地形成多个第三半导体层与多个第一半导体层；形成一第一伪栅极于该第一垂直堆叠上；形成多个第一沟渠于该第一垂直堆叠相对的侧边，以暴露所述第一半导体层与所述第三半导体层的侧边部分；氧化所述第一半导体层与所述第三半导体层的侧边部分，以形成多个第一侧部氧化物于所述第一半导体层相对的侧边上，及多个第三侧部氧化物于所述第三半导体层相对的侧边上；移除所述第一侧部氧化物；形成一第一杂质区域与一第二杂质区域于所述第一沟渠内；形成一第一绝缘材料的层，以覆盖该第一伪栅极、该第一杂质区域、该第二杂质区域与该第一垂直堆叠；移除该第一绝缘材料的层的一部分，以暴露该第一伪栅极；移除该第一伪栅极与所述第三半导体层，以形成多个第一空间；依序地形成该栅极介电层与该栅极电极，以填满所述第一空间。该栅极介电层与该栅极电极共同构成所述栅极组合。所述电容次单元与所述第二半导体层共同形成该第二堆叠结构。
在一些实施例中，形成该第二堆叠结构于该中间绝缘层上包括：形成一第二垂直堆叠于一第二基底上，其包括交替地形成多个第四半导体层与多个第二半导体层；形成一第二伪栅极于该第二垂直堆叠上；形成多个第二沟渠于该第二垂直堆叠相对的侧边，以暴露所述第二半导体层与所述第四半导体层的侧边部分；氧化所述第二半导体层与所述第四半导体层的侧边部分，以形成多个第二侧部氧化物于所述第二半导体层相对的侧边上，及多个第四侧部氧化物于所述第四半导体层相对的侧边上；移除所述第二侧部氧化物；移除该第二伪栅极与所述第四半导体层，以形成多个第二空间；依序地形成该电容介电层与该电容电极，以填满所述第二空间；反转地接合该第二堆叠结构至该中间绝缘层；及移除该第二基底。该电容介电层与该电容电极共同构成所述电容次单元。所述电容次单元与所述第二半导体层共同形成该第二堆叠结构。
由于本公开的半导体元件的设计，该电容电极与该电容介电层之间的接触表面将得以增加。相应地，由该电容介电层与该电容电极所构成的电容器将具有提升的电气特性(电容值)。因此，半导体元件的效能将得以提升。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为流程图，例示本公开一些实施例的一种半导体元件的制备方法；
图2至图24为剖面示意图，例示本公开一实施例的半导体元件的制备方法；
图25至图28为剖面示意图，例示本公开一些实施例的半导体元件；
图29与图30为剖面示意图，例示本公开另一实施例的半导体元件的制备方法的部分流程；
图31至图34为剖面示意图，例示本公开另一实施例的半导体元件的制备方法的部分流程；以及
图35至图37为剖面示意图，例示本公开另一实施例的半导体元件的制备方法的部分流程。
其中，附图标记说明如下：
1A：半导体元件
1B：半导体元件
1C：半导体元件
1D：半导体元件
1E：半导体元件
1F：半导体元件
1G：半导体元件
1H：半导体元件
1S：第一堆叠结构
1VS：第一垂直堆叠
101：第一基底
103：掩埋位元线
105：第三半导体层
105O：第三侧部氧化物
107：第一半导体层
107O：第一侧部氧化物
109：第一内间隙壁
111：第一杂质区域
113：第二杂质区域
115：栅极介电层
117：栅极电极
119：第一导电插塞
121：第一导电垫
123：掩埋绝缘层
125：缓冲层
2S：第二堆叠结构
2VS：第二垂直堆叠
201：第二基底
205：第四半导体层
205O：第四侧部氧化物
207：第二半导体层
207O：第二侧部氧化物
209：第二内间隙壁
211：第三杂质区域
213：第四杂质区域
215：电容介电层
217：电容电极
301：第一伪栅极
303：第一缩减伪栅极
305：第一绝缘材料
307：栅极间隙壁
309：覆盖部分
401：第二伪栅极
403：第二缩减伪栅极
501：第一绝缘层
503：中间绝缘层
507：牺牲绝缘层
601：第一沟渠
603：第一空间
605：第一遮罩层
607：第三空间
609：第二沟渠
611：第二空间
CU：电容次单元
GA：栅极组合
T1：厚度
T2：厚度
W1：宽度
W2：宽度
W3：宽度
W4：宽度
W5：宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求书定义。
在本公开中，半导体元件通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体元件的类别中。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
需要注意的是，“形成”一词表示任何创造、建立、图案化、植入或沉积一元素、一掺质或一材料的方法。举例来说包括原子层沉积、化学气相沉积、物理气相沉积、溅镀、共溅镀、旋转涂布、扩散、沉积、长晶、植入、微影、干式蚀刻与湿式蚀刻等方法，但不以此为限。
图1为流程图，例示本公开一些实施例的一种半导体元件1A的制备方法10。图2至图24为剖面示意图，例示本公开一些实施例的半导体元件1A的制备流程。
参照图1及图2，于步骤S11，提供一第一基底101，并形成一掩埋位元线103于第一基底101内。
参照图2，第一基底101为块材半导体基底、多层或梯度基底、或其类似物。第一基底101包括一半导体材料，例如一元素半导体包括硅或锗；一化合物或合金半导体包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、或GaInAsP；或其组合。第一基底101可为掺杂或未掺杂的。
参照图2，掩埋位元线103的顶面与第一基底101的顶面实质地共平面。在一些实施例中，掩埋位元线103为一杂质区域。一光阻剂层形成于第一基底101的上方。图形化光阻剂层，以暴露欲形成掩埋位元线103的范围。光阻剂层是利用涂布技术或其他可接受的微影技术所形成。当光阻剂层图形化后，执行一n型杂质或p型杂质植入制程，且光阻剂层可作为一遮罩，以实质地避免杂质被植入覆盖的范围。植入制程后，光阻剂层将被例如灰化制程所移除。
n型杂质植入制程将加入杂质，以贡献电子于本质半导体中。在含硅的基底中，n型掺杂剂(即杂质)的例子包括锑、砷、或磷，但不以此为限。p型杂质植入制程将加入杂质，以于本质半导体中制造价电子缺陷。在含硅的基底中，p型掺杂剂(即杂质)的例子包括硼、铝、镓、或铟，但不以此为限。掩埋位元线103的掺杂剂浓度介于约1E17原子/立方公分与约1E18原子/立方公分之间。
在一些实施例中，掩埋位元线103由多晶硅、掺杂多晶硅、多晶硅锗、掺杂多晶硅锗、或金属物质(例如钛、钽、钨、铜、铝)所形成。
参照图1及图3，于步骤S13，一第一垂直堆叠1VS形成于第一基底101上，及一第一伪栅极301形成于第一垂直堆叠1VS上。第一垂直堆叠1VS包括多个第三半导体层105与多个第一半导体层107以交替顺序形成。
参照图3，第三半导体层105与第一半导体层107以交替顺序外延生长，以获得具预期层数的第一垂直堆叠1VS。例如，第三半导体层105与第一半导体层107以金属-有机化学气相沉积、分子束外延、液相外延、气相外延、超高真空化学气相沉积、其类似制程、或其组合。于本实施例中，最底层的第三半导体层105直接与第一基底101的顶面接触。最底层的第一半导体层107形成于第一基底101顶面的上方。
在一些实施例中，各第三半导体层105与各第一半导体层107包括一结晶材料。第三半导体层105与第一半导体层107的厚度小于临界厚度。在一些实施例中，第三半导体层105的厚度介于约6纳米与约20纳米之间。第一半导体层107的厚度介于约4纳米与约10纳米之间。
在一些实施例中，各第三半导体层105与各第一半导体层107为第IV族材料，例如Si、Ge、SiGe、SiGeSn、或其类似物；或第III-V族材料，例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP、或其类似物。在一些实施例中，各第三半导体层105与各第一半导体层107由不同材料所形成，不同材料所形成的性质使得第三半导体层105与第一半导体层107得以具有不同的应变。例如，各第三半导体层105由为Si0.5Ge0.5的层，且各第一半导体层107为Si的层。第三半导体层105具有大于第一半导体层107的自然晶格常数。因此，第三半导体层105为压缩应变，而第一半导体层107为拉应变。
参照图3，第一伪栅极301具有垂直延伸于第一垂直堆叠1VS顶面的侧壁。第一伪栅极301与掩埋位元线103不垂直地重叠。第一伪栅极301由非晶硅、多晶硅、氮氧化硅、氧化氮化硅、碳氮硼化硅、碳氮氧化硅、或碳氧化硅，第一伪栅极301包括一层或多层前述的材料。第一伪栅极301可由任何适合的方法形成，包括利用化学气相沉积沉积一层前述的材料，并利用微影结合反应性离子蚀刻或等离子体蚀刻的图形化技术移除不需要的材料。
参照图1、图4及图5，于步骤S15，多个第三侧部氧化物105O形成于第三半导体层105相对的侧边，和多个第一侧部氧化物107O形成于第一半导体层107相对的侧边。
参照图4，执行一蚀刻制程至图3所说明的半导体元件半成品，以形成多个第一沟渠601于第一垂直堆叠1VS相对的侧边。第一伪栅极301将作为蚀刻制程中的保护遮罩。蚀刻制程包括，例如，反应性离子蚀刻、中子束蚀刻、其类似制程、或其组合。蚀刻制程为非等向性的。于蚀刻制程后，第三半导体层105的侧边部分与第一半导体层107的侧边部分将通过第一沟渠601暴露。
参照图5，于约700℃执行一低温氧化制程，以氧化第三半导体层105与第一半导体层107的侧边部分。在本实施例中，一湿式氧化于630℃被执行。于上述情况下，由Si0.5Ge0.5形成的第三半导体层105被氧化的速率快于由Si形成的第一半导体层107至少十倍。因此，于低温氧化制程中形成的第三侧部氧化物105O将厚于于低温氧化制程中形成的第一侧部氧化物107O。
在一些实施例中，于低温氧化制程后，第一半导体层107的宽度W1介于约10纳米与约100纳米之间。在一些实施例中，第一半导体层107的侧边作为低温氧化制程的结果将呈圆弧形。
参照图1及图6，于步骤S17，第一侧部氧化物107O将被移除，以暴露第一半导体层107。
参照图6，执行一氧化物蚀刻制程，以移除第一侧部氧化物107O。氧化物蚀刻制程为等离子体辅助干蚀刻制程或湿蚀刻；等离子体辅助干蚀刻制程涉及同时暴露一基底于氢气、NH3与NH3等离子体副产物；湿蚀刻则利用包括氢氟酸的溶液。暴露的第一半导体层107将被作为外延生长杂质区域的晶种。应当注意的是，有部分的第三侧部氧化物105O也被移除；然而，由于第三侧部氧化物105O的厚度相较于第一侧部氧化物107O来得厚，第三侧部氧化物105O于移除第一侧部氧化物107O后仍覆盖第三半导体层105。剩余的第三侧部氧化物105O将视为多个第一内间隙壁109。
参照图1与图7，于步骤S19，一第一杂质区域111与一第二杂质区域113形成于第一垂直堆叠1VS相对的侧边。
参照图7，第一杂质区域111与第二杂质区域113形成于第一沟渠601内，且位于第一基底101上。第一杂质区域111与掩埋位元线103电连接。第二杂质区域113通过第一半导体层107与第一杂质区域111电耦合。第一杂质区域111与第二杂质区域113通过外延生长制程所形成，外延生长制程例如快速升温化学气相沉积法、低能量等离子体沉积、超高真空化学气相沉积、大气压化学气相沉积、或分子束外延。外延生长制程对于第一伪栅极301的材料具有选择性，因此外延材料将不会形成于第一伪栅极301。
在一些实施例中，对于n型装置的外延材料包括Si、SiC、SiCP、SiGeP、SiP、SiGeSnP、或其类似物；对于p型装置的外延材料包括SiGe、SiGeB、Ge、GeB、GeSn、GeSnB、硼掺杂III-V族化合物材料、或其类似物。
在一些实施例中，掺杂剂可原位地合并使用适当的前驱物。第一杂质区域111的掺杂剂浓度与第二杂质区域113的掺杂剂浓度介于约1E19原子/立方公分与原子/立方公分之间。应当注意的是，用词“原位地”是指在形成掺杂层的制程，例如外延沉积，的期间引入决定掺杂层导电类型的掺杂剂。用词“导电类型”表示掺杂区域为p型或n型。
在一些实施例中，一外延前清洁制程将被采用，以移除第一半导体层107侧边的氧化物材料薄层。第三半导体层105于外延前清洁制程期间仍被第三侧部氧化物105O所覆盖。外延前清洁制程为等离子体辅助干蚀刻制程或湿蚀刻；等离子体辅助干蚀刻制程涉及同时暴露一基底于氢气、NH3与NH3等离子体副产物；湿蚀刻则利用包括氢氟酸的溶液。
在一些实施例中，一导电材料的层，例如钛、镍、铂、钽、或钴，将形成以覆盖第一基底101、第一杂质区域111、第二杂质区域113、及第一伪栅极301。接续执行一热处理。于热处理期间中，导电材料的层中的金属原子将与第一杂质区域111与第二杂质区域113中的硅原子发生化学反应，以形成硅化物层(未示出)。硅化物层包括钛硅化物、镍硅化物、镍铂硅化物、钽硅化物、或钴硅化物。硅化物层的厚度介于约2纳米和约20纳米之间。热处理为一动态表面退火制程(dynamic surface annealing process)。于热处理后，执行一清洗制程以移除未反应的导电材料，清洗制程采用如过氧化氢或SC-1溶液等蚀刻剂。硅化物层将降低第一杂质区域111与第二杂质区域113的接触电阻。
参照图1及图8，于步骤S21，第一伪栅极301将被修整以形成一第一缩减伪栅极303。
参照图8，一方向性蚀刻制程将被采用以减少第一伪栅极301的宽度而形成第一缩减伪栅极303。第一缩减伪栅极303的宽度W2小于第一半导体层107的宽度W1及第三半导体层105的宽度W3。第一缩减伪栅极303与第一内间隙壁109不垂直地重叠。
方向性蚀刻制程为原子层蚀刻制程，其利用依序的自限性反应(sequentialself-limiting reactions)，以减少一基底(例如第一伪栅极301)的尺寸。原子层蚀刻制程于一循环过程中交替地应用吸附与脱附过程。无RF偏压的CH3F/Ar等离子体被应用于吸附过程，以沉积氢氟碳化物层于目标表面上。带RF偏压的Ar等离子体被应用于脱附过程，以移除目标材料及氢氟碳化物层。在吸附过程中，CH3F与Ar气体的流速分别介于约3毫升/分钟与约140毫升/分钟。用于脱附过程的Ar气体的流速约150毫升/分钟。微波源的功率于吸附过程与脱附过程中分别为400瓦及350瓦。吸附过程与脱附过程的晶圆温度分别为约45℃及30℃。
参照图1与图9，于步骤S23，形成一第一绝缘材料305的层，以覆盖第一缩减伪栅极303、第一垂直堆叠1VS、第一杂质区域111、第二杂质区域113、及第一基底101，并形成一第一绝缘层501于第一绝缘材料305的层上。
参照图9，第一绝缘材料305的层中覆盖第一缩减伪栅极303的侧壁的部分被视为多个栅极间隙壁307。第一绝缘材料305的层中覆盖第一杂质区域111、第二杂质区域113及第一基底101的部分被视为覆盖部分309。第一绝缘材料305的层的厚度介于约4纳米与约8纳米之间。第一绝缘材料305的层由原子层沉积、化学气相沉积、其类似制程、或其组合所形成。第一绝缘材料305为，例如，氮化硅或羰基硅。应当注意的是，并无额外的蚀刻制程用于形成栅极间隙壁307。
参照图9，形成第一绝缘层501于第一绝缘材料305的层上。执行一平坦化制程，例如化学机械研磨，直至第一绝缘材料305的层的顶面暴露，以为后续制程步骤提供平坦的表面。第一绝缘层501由，例如，旋涂玻璃、可流动氧化物、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅玻璃、未掺杂硅玻璃、类似物、或其组合所形成。第一绝缘层501由化学气相沉积、等离子体辅助化学气相沉积、流动性化学气相沉积、其类似制程、或其组合所形成。
参照图1与图10，于步骤S25，移除第一缩减伪栅极303与第三半导体层105，以形成多个第一空间603。
参照图10，执行一平坦化制程，例如化学机械研磨，直至第一缩减伪栅极303暴露。在一些实施例中，利用热磷酸来移除第一缩减伪栅极303。接着利用一选择性蚀刻制程移除第三半导体层105。选择性蚀刻制程利用氯化氢气体或为包括氨水与氢的湿蚀刻。在本实施例中，第一空间603形成于栅极间隙壁307之间、第一内间隙壁109之间、第一半导体层107之间、以及最底层的第一半导体层107与第一基底101之间。
参照图1与图11，于步骤S27，形成多个栅极组合GA以填满第一空间603。栅极组合GA包括一栅极介电层115与一栅极电极117。
参照图11，相邻的栅极组合GA被设置于其中对应的第一半导体层107所分开。栅极组合GA与第一半导体层107共同形成一第一堆叠结构1S。第一堆叠结构1S可被视为一栅极全环绕型式结构。
参照图11，栅极介电层115共形地形成于第一空间603内、于第一半导体层107上、且于栅极间隙壁307的内侧壁上。在一些实施例中，一栅极介面层形成于栅极介电层115与第一半导体层107之间。栅极介面层由氧化物所构成，且由热氧化、原子层沉积、化学气相沉积、或其类似制程所形成。
在一些实施例中，栅极介电层115由，例如，氧化物、氮化物、氧氮化物、硅酸盐(如金属硅酸盐)、铝酸盐、钛酸盐、高介电常数材料、或其组合。高介电常数材料具有介电常数高于约7.0，其为金属氧化物、Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐、或其组合。高介电常数材料非限制性的例子包括金属氧化物，例如氧化铪、硅酸铪、氮氧化硅铪、氧化镧、氧化镧铝、氧化锆、硅酸锆、氮氧化硅锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化钇、氧化铝、氧化铅钪钛、及铌酸铅锌。高介电常数材料还包括掺杂剂，例如，镧与铝。
栅极介电层115由原子层沉积、化学气相沉积、分子束沉积、等离子体辅助化学气相沉积、化学溶液沉积，其类似制程、或其组合所形成。栅极介电层115的厚度将依据沉积制程、材料的组成及数量而变化。在一些实施例中，栅极介电层115包括多层的结构。
参照图11，形成栅极电极117以填满第一空间603。一平坦化制程，例如化学机械研磨，将被接续执行以将多余的填料移除，并为后续制程提供平坦的表面。在一些实施例中，栅极电极117为一多层的结构。
例如，栅极电极117包括一覆盖层共形地形成于栅极介电层115上、一或多个功函数调整层共形地形成于覆盖层上、及一填充层，例如金属，形成于功函数调整层上，并完全填满第一空间603。在一些实施例中，覆盖层包括一第一子层与一第二子层，第一子层位于栅极介电层115上，其由氮化钛或其类似物所构成，且由原子层沉积、化学气相沉积、或其类似制程所形成；第二子层位于第一子层上，其由氮化钽或其类似物所构成，且由原子层沉积、化学气相沉积、或其类似制程所形成。
在一些实施例中，功函数调整层由，例如，p型功函数金属材料及n型功函数金属材料所形成。p型功函数金属材料包括组成例如钌、钯、铂、钴、镍、及导电金属氧化物、氮化钛、或其组合。n型功函数金属材料包括组成例如铪、锆、钛、钽、铝、金属碳化物(例如碳化铪、碳化锆、碳化钛、及碳化铝)、铝化物、或其组合。功函数调整层由原子层沉积、化学气相沉积、或其类似制程所形成。功函数调整层可设定半导体元件1A的阈值电压(Vt)至一预先决定的值。在一些实施例中，功函数调整层有两个作用：设定Vt以及作为栅极导体。
在一些实施例中，填充层由，例如，钨、铝、钴、钌、金、银、钛、铂、类似物、或其组合所形成，且由化学气相沉积、物理气相沉积、电镀、热或电子束蒸镀、类似制程、或其组合所沉积。
参照图1与图12，于步骤S29，一中间绝缘层503形成于第一绝缘层501上，及形成一第一导电插塞119以与第二杂质区域113电连接。
参照图12，中间绝缘层503形成于第一绝缘层501、栅极间隙壁307、及第一堆叠结构1S上。中间绝缘层503由，例如，氮化硅、氮氧化硅、氧化氮化硅、聚酰亚胺、聚苯并恶唑、或其组合。中间绝缘层503可保护位于中间绝缘层503之下的元素免于伤害及污染。
参照图12，第一导电插塞119沿着中间绝缘层503、第一绝缘层501、覆盖部分309、及第二杂质区域113形成。第一导电插塞119与第二杂质区域113电连接。第一导电插塞119由，例如，钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、钽镁碳化物)、金属氮化物(例如氮化钛)、过渡金属铝化物或其组合所形成。
参照图1与图13至图20，在步骤S31，提供一第二基底201并形成一第二堆叠结构2S在第二基底201上。
参照图13，第二基底201具有与第一基底101相似的结构，且与第一基底101由相同材料所形成。一第二垂直堆叠2VS形成于第一基底101上。第二垂直堆叠2VS包括多个第四半导体层205与多个第二半导体层207。第四半导体层205与第二半导体层207通过与图3中第三半导体层105与第一半导体层107类似的流程所形成。例如，各第四半导体层205由为Si0.5Ge0.5的层，且各第二半导体层207为Si的层。于本实施例中，最底层的第四半导体层205直接与第二基底201的顶面接触。第二伪栅极401以类似图3所说明的流程形成于第二垂直堆叠2VS上。
参照图14，执行一蚀刻制程至图13所说明的半导体元件半成品，以形成多个第二沟渠609于第二垂直堆叠2VS相对的侧边。第二伪栅极401将作为蚀刻制程中的保护遮罩。蚀刻制程通过与图4类似的流程进行。于蚀刻制程后，第四半导体层205的侧边部分与第二半导体层207的侧边部分将通过第二沟渠609暴露。
参照图14，一低温氧化制程通过与图5类似的流程进行，以氧化第四半导体层205与第二半导体层207的侧边部分。相应地，第四侧部氧化物205O形成于第四半导体层205相对的侧边，和第二侧部氧化物207O形成于第二半导体层207相对的侧边。由Si0.5Ge0.5形成的第四半导体层205被氧化的速率快于由Si形成的第二半导体层207至少十倍。因此，于低温氧化制程中形成的第四侧部氧化物205O将厚于于低温氧化制程中形成的第二侧部氧化物207O。
参照图15，第二侧部氧化物207O将被移除，以暴露第二半导体层207。一氧化物蚀刻制程通过类似图6的流程进行，以移除第二侧部氧化物207O。应当注意的是，有部分的第四侧部氧化物205O也被移除；然而，由于第四侧部氧化物205O的厚度相较于第一侧部氧化物107O来得厚，第四侧部氧化物205O于移除第二侧部氧化物207O后仍覆盖第四半导体层205。剩余的第四侧部氧化物205O将视为多个第二内间隙壁209。
参照图16，第二伪栅极401通过类似图8的流程被修整成第二缩减伪栅极403。第二缩减伪栅极403的宽度小于第四半导体层205或第二半导体层207的宽度。
参照图17，形成一牺牲绝缘层507以覆盖第二垂直堆叠2VS、第二基底201、第二内间隙壁209、及第二缩减伪栅极403。执行一平坦化制程，例如化学机械研磨，至第二缩减伪栅极403顶面暴露，以将多余的填料移除，并为后续制程提供平坦的表面。在一些实施例中，牺牲绝缘层507由对第二缩减伪栅极403、第四半导体层205、第二半导体层207、及第二内间隙壁209具有选择性的材料所形成。在一些实施例中，牺牲绝缘层507为一碳膜(carbonfilm)。术语“碳膜”旨在排除作为简单混合物或包括碳的化合物的材料，例如介电材料，例如碳掺杂的氮氧化硅、碳掺杂的氧化硅或碳掺杂的多晶硅。
参照图18，第二缩减伪栅极403与第四半导体层205通过与图10中移除第一缩减伪栅极303与第三半导体层105类似的流程移除。因此，第二空间611将形成于第二缩减伪栅极403与第四半导体层205先前所占据的空间。
参照图19，一电容介电层215共形地形成于第二空间611内，且位于第二半导体层207上。在一些实施例中，电容介电层215与栅极介电层115由相同的材料所形成。在一些实施例中，电容介电层215由，例如，氧化硅所形成。形成一电容电极217以填满第二空间611。一平坦化制程，例如化学机械研磨，可被选择性地执行以将多余的填料移除，并为后续制程提供平坦的表面。在一些实施例中，电容电极217与栅极电极117具有类似的结构，且由与栅极电极117相同的材料所形成。在一些实施例中，电容电极217包括多晶硅、掺杂多晶硅、多晶硅锗、或掺杂多晶硅锗。
参照图19，电容介电层215与电容电极217共同构成多个电容次单元CU。相邻的电容次单元CU被设置于其中对应的第二半导体层207所分开。电容次单元CU与第二半导体层207共同形成第二堆叠结构2S。第二堆叠结构2S可作为存储器，以储存二位元的信息，例如“0”与“1”。第二堆叠结构2S可被视为一介电全环绕型式电容。第一半导体层107可作为电容结构的其中一电极。电容电极217可作为电容结构的另一电极。电容介电层215可作为绝缘层，以分离电容结构的两电极。
参照图20，执行一平坦化制程，例如化学机械研磨，以暴露第二半导体层207的顶面。在一些实施例中，平坦化制程被执行以为后续制程提供平坦的表面。在一些实施例中，平坦化制程被执行，以暴露第二内间隙壁209的顶面。
参照图1与图21至图23，于步骤S33，第二堆叠结构2S接合至中间绝缘层503。
参照图21，牺牲绝缘层507通过一蚀刻制程移除。在蚀刻制程期间，牺牲绝缘层507与第二半导体层207的蚀刻速率比介于约100∶1与约1.05∶1之间，介于约15∶1与2∶1之间，或介于10∶1与2∶1之间。在蚀刻制程期间，牺牲绝缘层507与电容介电层215的蚀刻速率比可介于约100∶1与约1.05∶1之间，介于约15∶1与2∶1之间，或介于10∶1与2∶1之间。在蚀刻制程期间，牺牲绝缘层507与第二内间隙壁209的蚀刻速率比介于约100∶1与约1.05∶1之间，介于约15∶1与2∶1之间，或介于10∶1与2∶1之间。在蚀刻制程期间，牺牲绝缘层507与第二基底201的蚀刻速率比介于约100∶1与约1.05∶1之间，介于约15∶1与2∶1之间，或介于10∶1与2∶1之间。
参照图22，将图21中所描述的半导体元件半成品反置，并接合至中间绝缘层503。第二堆叠结构2S与第一堆叠结构1S垂直地重叠。于本实施例中，最底层的第二半导体层207直接与中间绝缘层503的顶面接触。
参照图22，通过一蚀刻制程或研磨制程移除第二基底201。蚀刻制程对于第二基底201具有选择性。在一些实施例中，牺牲绝缘层507将被保留至第二基底201移除。于第二基底201移除期间，牺牲绝缘层507可提供额外的结构支撑。在一些实施例中，第一堆叠结构1S的厚度T1小于第二堆叠结构2S厚度T2。在一些实施例中，第一堆叠结构1S的厚度T1等于第二堆叠结构2S厚度T2。在一些实施例中，第一堆叠结构1S的厚度T1大于第二堆叠结构2S厚度T2。
参照图1与图24，于步骤S35，一第四杂质区域213与一第三杂质区域211形成于第二堆叠结构2S相对的侧边。
参照图24，第三杂质区域211与第一导电插塞119电连接。在一些实施例中，第三杂质区域211与第四杂质区域213可与第二半导体层207操作地关联。第三杂质区域211与第四杂质区域213通过类似图7中形成第一杂质区域111与第二杂质区域113的流程所形成。
图25至图28为剖面示意图，例示本公开一些实施例的半导体元件1B、1C、1D、1E。
如图25所示，半导体元件1B可具有与图24所描述的具有相似的结构。图25与图24中相同或相似的元件已经用相似的元件标号标记，并且省略重复的描述。于本实施例中，最底层的第一半导体层107直接与第一基底101的顶面接触。
如图26所示，半导体元件1C可以具有与图24所描述的具有相似的结构。图26与图24中相同或相似的元件已经用相似的元件标号标记，并且省略重复的描述。于本实施例中，最底层的电容次单元CU直接与中间绝缘层503的顶面接触。
如图27所示，半导体元件1D可具有与图27所描述的具有相似的结构。图27与图24中相同或相似的元件已经用相似的元件标号标记，并且省略重复的描述。半导体元件1D包括一掩埋绝缘层123，设置于第一基底101内。掩埋位元线103设置于掩埋绝缘层123内。第一堆叠结构1S、第一杂质区域111、第二杂质区域113设置于掩埋绝缘层123。掩埋绝缘层123由氧化硅、氮化硅、氮氧化硅、氮化硼、氧化铝、或其组合。掩埋绝缘层123可作为如图4中形成第一沟渠601期间的蚀刻停止层。
如图28所示，半导体元件1E可具有与图24所描述的具有相似的结构。图28与图24中相同或相似的元件已经用相似的元件标号标记，并且省略重复的描述。半导体元件1E包括一缓冲层125。缓冲层125设置于第一堆叠结构1S与第一基底101之间。
在一些实施例中，缓冲层125由第IV族材料，例如Si、Ge、SiGe、SiGeSn、或其类似物；或第III-V族材料，例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、GaInAsP、或其类似物所形成。在一些实施例中，缓冲层125包括一结晶材料，其具有与第二基底201的结晶材料的自然晶格常数不匹配的自然晶格常数。例如，缓冲层125为Si0.75Ge0.25的层。缓冲层125的厚度介于约50纳米和约500纳米之间。缓冲层125以金属-有机化学气相沉积、分子束外延、液相外延、气相外延、超高真空化学气相沉积、其类似制程、或其组合所形成。
图29至图30为剖面示意图，例示本公开另一实施例的半导体元件1F的制备方法的部分流程。
参照图29，以类似于图2至图11的程序制作一半导体元件的半成品。第一导电插塞119沿着第一绝缘层501及第二杂质区域113形成，且位于第二杂质区域113上。中间绝缘层503形成于第一绝缘层501、第一导电插塞119、及第一堆叠结构1S上。一第一导电垫121形成沿着中间绝缘层503形成，并在第一导电插塞119上。第一导电垫121的宽度W5大于第一导电插塞119的宽度W4。第一导电垫121与第一导电插塞119电连接。
参照图30，第二堆叠结构2S、第三杂质区域211、及第四杂质区域213以类似图13至图24的流程所形成。第三杂质区域211与第一导电垫121电连接。第一导电垫121较宽的宽度可于接合期间提供第三杂质区域211与第一导电垫121之间较大的对齐窗口。
图31至图34为剖面示意图，例示本公开一实施例的半导体元件1G的制备方法的部分流程。
参照图31，以类似于图2至图15的程序制作一半导体元件的半成品。形成一第一遮罩层605以覆盖第二垂直堆叠2VS的一侧。在一些实施例中，第一遮罩层605是光阻剂层。第三杂质区域211以类似图7中第一杂质区域111的流程形成于第二垂直堆叠2VS另一侧。于形成第三杂质区域211后，移除第一遮罩层605。
参照图32，第二伪栅极401通过类似图16的流程被修整成第二缩减伪栅极403。以类似图17的流程形成牺牲绝缘层507，以覆盖第二垂直堆叠2VS、第三杂质区域211、及第二缩减伪栅极403。
参照图33，执行平坦化制程，例如化学机械研磨，直到暴露出第三杂质区域211的顶面以去除多余的材料，并为后续的处理步骤提供基本平坦的表面。在一些实施例中，第三杂质区域211的顶面与第二堆叠结构2S的顶面实质地共平面。在一些实施例中，第三杂质区域211的顶面位于一垂直高度位置高于第二堆叠结构2S顶面的垂直高度位置。
参照图34，图33的半导体元件半成品被以类似图21至图24的流程接合至中间绝缘层503。
图35至图37为剖面示意图，例示本公开一实施例的半导体元件1H的制备方法的部分流程。
参照图35，以类似于图2至图8的程序制作一半导体元件的半成品。执行与图6中类似的一氧化物蚀刻制程，以移除第一内间隙壁109，并于先前第一内间隙壁109占据的空间处形成多个第三空间607。
参照图36，第一绝缘材料305的层与第一绝缘层501以类似于图9的流程形成。第一绝缘材料305亦填满第三空间607，以形成第一内间隙壁109。相应地，栅极间隙壁307与第一内间隙壁109皆由第一绝缘材料305所形成。
参照图37，剩余的元件可以类似图10至图24的流程形成。
本公开的制程有助于制造7纳米或更进步的技术节点的半导体元件。
由于本公开的半导体元件的设计，电容电极217与电容介电层215之间的接触表面将得以增加。相应地，由电容介电层215与电容电极217所构成的电容器将具有提升的电气特性(电容值)。因此，半导体元件1A的效能将得以提升。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一第一堆叠结构，设置于一第一基底上，且包括：
交替地排列的多个第一半导体层与多个栅极组合，所述栅极组合包括一栅极介电层与一栅极电极；
一第一杂质区域与一第二杂质区域分别设置于该第一堆叠结构相对的侧边，且与第一堆叠结构操作地关联；
一第二堆叠结构，设置于第一堆叠结构的上方，且一中间绝缘层位于其间，该第二堆叠结构包括：
交替地排列的多个第二半导体层与多个电容次单元，所述电容次单元包括一电容介电层与一电容电极；及
一第三杂质区域设置于该第二堆叠结构的一侧边，且与该第二杂质区域电性耦合。
2.如权利要求1所述的半导体元件，还包括一掩埋位元线，其设置于该第一基底内，且电性耦合至该第一杂质区域。
3.如权利要求2所述的半导体元件，其中该掩埋位元线水平地远离该第一堆叠结构。
4.如权利要求3所述的半导体元件，还包括多个第一内间隙壁，其设置于该第一杂质区域与所述栅极组合之间，且设置于该第二杂质区域与所述栅极组合之间。
5.如权利要求4所述的半导体元件，还包括多个栅极间隙壁，其设置于所述栅极组合中最顶层的一个的相对的侧边上。
6.如权利要求5所述的半导体元件，其中所述栅极间隙壁与所述第一内间隙壁包括相同的材料。
7.如权利要求5所述的半导体元件，还包括多个第二内间隙壁，其设置于该第三杂质区域与所述电容次单元之间。
8.如权利要求5所述的半导体元件，还包括一第四杂质区域，其与该第三杂质区域相对设置。
9.如权利要求5所述的半导体元件，其中该第二杂质区域与该第三杂质区域通过一第一导电插塞电连接。
10.如权利要求5所述的半导体元件，还包括一第一导电垫与一第一导电插塞，该第一导电垫设置于该第三杂质区域下，该第一导电插塞设置于该第一导电垫下且位于该第二杂质区域上，其中该第二杂质区域与该第三杂质区域通过该第一导电垫及第一导电插塞电性耦合。
11.如权利要求1所述的半导体元件，其中所述第一半导体层中最底层的一个直接与该第一基底的顶面接触。
12.如权利要求1所述的半导体元件，其中所述栅极组合中最底层的一个直接与该第一基底的顶面接触。
13.如权利要求1所述的半导体元件，还包括一掩埋绝缘层，其设置于该第一基底内，其中该第一堆叠结构设置于该掩埋绝缘层上。
14.如权利要求1所述的半导体元件，还包括一缓冲层，其设置于该第一基底与该第一堆叠结构之间。
15.如权利要求1所述的半导体元件，其中该第二堆叠结构的厚度大于该第一堆叠结构的厚度。
16.如权利要求1所述的半导体元件，其中所述第二半导体层中最底层的一个直接与该中间绝缘层的顶面接触。
17.如权利要求1所述的半导体元件，其中所述电容次单元中最底层的一个直接与该中间绝缘层的顶面接触。
18.一种半导体元件的制备方法，包括：
形成一第一堆叠结构于一第一基底上，该第一堆叠结构包括交替地排列的多个第一半导体层与多个栅极组合，所述栅极组合包括一栅极介电层与一栅极电极；
形成一第一杂质区域与一第二杂质区域于该第一堆叠结构相对的侧边；
形成一中间绝缘层于该第一堆叠结构上；
沿该中间绝缘层形成一第一导电插塞，且其与该第二杂质区域电连接；
形成一第二堆叠结构于该中间绝缘层上，该第二堆叠结构包括交替地排列的多个第二半导体层与多个电容次单元，所述电容次单元包括一电容介电层与一电容电极；及
形成一第三杂质区域于该第二堆叠结构的一侧边，且其与该第一导电插塞电连接。
19.如权利要求18所述的半导体元件的制备方法，其中形成该第一堆叠结构于该第一基底上包括：
形成一第一垂直堆叠于该第一基底上，其包括交替地形成多个第三半导体层与多个第一半导体层；
形成一第一伪栅极于该第一垂直堆叠上；
形成多个第一沟渠于该第一垂直堆叠相对的侧边，以暴露所述第一半导体层与所述第三半导体层的侧边部分；
氧化所述第一半导体层与所述第三半导体层的侧边部分，以形成多个第一侧部氧化物于所述第一半导体层相对的侧边上，及多个第三侧部氧化物于所述第三半导体层相对的侧边上；
移除所述第一侧部氧化物；
形成一第一杂质区域与一第二杂质区域于所述第一沟渠内；
形成一第一绝缘材料的层，以覆盖该第一伪栅极、该第一杂质区域、该第二杂质区域与该第一垂直堆叠；
移除该第一绝缘材料的层的一部分，以暴露该第一伪栅极；
移除该第一伪栅极与所述第三半导体层，以形成多个第一空间；
依序地形成该栅极介电层与该栅极电极，以填满所述第一空间，该栅极介电层与该栅极电极共同构成所述栅极组合，而所述第一半导体层与所述栅极组合共同构成该第一堆叠结构。
20.如权利要求19所述的半导体元件的制备方法，其中形成该第二堆叠结构于该中间绝缘层上包括：
形成一第二垂直堆叠于一第二基底上，其包括交替地形成多个第四半导体层与多个第二半导体层；
形成一第二伪栅极于该第二垂直堆叠上；
形成多个第二沟渠于该第二垂直堆叠相对的侧边，以暴露所述第二半导体层与所述第四半导体层的侧边部分；
氧化所述第二半导体层与所述第四半导体层的侧边部分，以形成多个第二侧部氧化物于所述第二半导体层相对的侧边上，及多个第四侧部氧化物于所述第四半导体层相对的侧边上；
移除所述第二侧部氧化物；
移除该第二伪栅极与所述第四半导体层，以形成多个第二空间；
依序地形成该电容介电层与该电容电极，以填满所述第二空间，该电容介电层与该电容电极共同构成所述电容次单元，而所述第二半导体层与所述电容次单元共同构成该第二堆叠结构；
反转地接合该第二堆叠结构至该中间绝缘层；及
移除该第二基底。
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