KR102450737B1 - 무선 주파수 디바이스로서의 p형 finfet 및 그 형성 방법 - Google Patents

무선 주파수 디바이스로서의 p형 finfet 및 그 형성 방법 Download PDF

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Abstract

방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계, 게이트 스페이서들 사이에 트렌치를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계, 및 대체 게이트 유전체 상에 대체 게이트 전극을 형성하는 단계를 포함한다. 대체 게이트 전극을 형성하는 단계는 금속 함유 층을 성막하는 단계를 포함한다. 금속-함유 층을 성막하는 단계는 제1 평균 입자 크기를 갖는 하부 층을 성막하는 단계와, 하부 층 위에 상부 층을 성막하는 단계를 포함한다. 하부 층과 상부 층은 동일한 물질로 형성되고, 상부 층은 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가진다. 대체 게이트 전극의 대향 측부들(opposing sides) 상에 소스 영역 및 드레인 영역이 형성된다.

Description

무선 주파수 디바이스로서의 P형 FINFET 및 그 형성 방법{P-TYPE FINFET AS AN RADIO-FREQUENCY DEVICE AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 하기의 가출원된 미국 특허 출원, 즉, 2019년 11월 26일에 출원되고 발명의 명칭이 "신규한 P-FinFET RF 디바이스(Novel P-FinFET RF Device)"이며, 참조에 의해 본 개시에 통합되는 출원 제62/940,406호의 이익을 청구한다.
금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) 디바이스는 일반적으로 기존의 폴리실리콘 게이트에서 폴리-공핍 효과(poly-depletion effect)를 해결하기 위해 형성되는 금속 게이트를 포함한다. 폴리-공핍 효과는 적용된 전기장이 게이트 유전체에 가까운 게이트 영역에서 캐리어를 쓸어내어 공핍층을 형성할 때 발생한다. n-도핑된 폴리실리콘 층에서, 공핍층은 이온화된 비이동성 도너 사이트를 포함하고, 여기서 p-도핑된 폴리실리콘 층에서 공핍층은 이온화된 비이동 억셉터 사이트를 포함한다. 공핍 효과는 유효 게이트 유전체 두께를 증가시켜 반도체 표면에 반전 층을 생성하기 어렵게 만든다.
금속 게이트는 복수의 층을 포함할 수 있으므로 NMOS 디바이스와 PMOS 디바이스의 서로 다른 요구 사항을 충족할 수 있다. 금속 게이트의 형성은 전형적으로 트렌치를 형성하기 위해 더미 게이트 스택을 제거하고, 트렌치로 연장되는 복수의 금속 층을 성막하고, 트렌치의 나머지 부분을 채우기 위해 금속 영역을 형성한 다음, 금속 층의 초과 부분을 제거하기 위한 화학 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스를 수행하는 것을 포함한다. 금속 층과 금속 영역의 나머지 부분은 금속 게이트를 형성한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 6, 7a, 7b, 8a, 8b, 9 내지 13, 14a 및 14b는 일부 실시예에 따라 p형 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors; FinFETs)의 형성에서 중간 단계의 사시도 및 단면도를 도시한다.
도 15는 일부 실시예에 따른 FinFET의 게이트 전극에서 금속 층의 결정 크기를 도시한다.
도 16은 일부 실시예에 따른 p형 RF 디바이스의 핀, 게이트 스택, 콘택 비아, 및 금속 접속부의 레이아웃을 도시한다.
도 17은 일부 실시예에 따른 p형 RF 디바이스의 핀 및 게이트 스택의 레이아웃을 도시한다.
도 18 내지 21은 일부 실시예에 따라 RF 디바이스로 사용될 수 있는 일부 p형 트랜지스터를 도시한다.
도 22는 일부 실시예들에 따라 RF 디바이스로서 사용될 수 있는 p형 FinFET을 형성하기위한 프로세스 흐름을 도시한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 구성 요소들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 놓인", "하부", "위에 놓인", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
무선 주파수(Radio-Frequency; RF) 소자로 사용하기에 적합한 p형 트랜지스터 및 그 형성 방법이 제공된다. 본 개시의 일부 실시예들에 따르면, RF 디바이스로 사용되는 p형 트랜지스터를 위해 금속(대체) 게이트가 형성된다. 금속 게이트는 동일한 물질로 형성되고 상이한 입자(grain) 크기를 갖는 두 개의 금속 함유 층을 포함한다. 실시예에 따라, p형 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성은 본 개시의 개념을 설명하기 위한 예시로서 사용된다. p형 평면 트랜지스터, p형 나노 시트 또는 나노 와이어 트랜지스터, p형 게이트 올 어라운드(Gate-All-Around; GAA) 트랜지스터 등과 같은 다른 유형의 트랜지스터도 본 개시의 개념을 채택할 수 있다. p형 FinFET을 형성하는 중간 스테이지가 일부 실시예에 따라 예증된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면들 및 예증적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있으나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 6 내지, 7a, 7b, 8a, 8b, 9 내지 13, 14a, 및 14b는 본 개시의 일부 실시예에 따른 FinFET의 형성시에 중간 스테이지의 단면도 및 사시도를 예증한다. 이들 도면들에 도시된 프로세스는 또한 도 22에 도시된 프로세스 흐름(200)에 흐름(200)에서 개략적으로 반영된다.
도 1을 참조하면, 기판(20)이 제공된다. 기판(20)은, (예컨대, p형 도펀트 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체 기판, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(102)은 예를 들면, 실리콘 웨이퍼와 같은, 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층이다. 절연체 층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체 층이 기판, 즉, 일반적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 예를 들면, 다층 또는 구배(gradient) 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 물질은, 실리콘; 게르마늄; 탄소-도핑된 실리콘, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다.
추가로 도 1을 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(202)으로서 예증된다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은 붕소, 인듐 등일 수 있는 p형 불순물을 기판(20)에 주입하여 형성된 p형 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은 인, 비소, 안티몬 등일 수 있는 n형 불순물을 기판(20)에 주입하여 형성된 n형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면으로 연장될 수 있다. n형 또는 p형 불순물 농도는 약 1017 cm-3와 약 1018 cm-3 사이의 범위 내와 같이 1018 cm-3 이하일 수 있다.
도 2를 참조하면, 격리 영역(24)이 기판(20)의 상단 표면으로부터 기판(20)으로 연장하도록 형성된다. 격리 영역(24)은 대안적으로 이하에서 STI(Shallow Trench Isolation) 영역으로 지칭된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(204)으로서 예증된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분은 반도체 스트립(26)이라고 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성된 다음 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물 층(28)은 반도체 기판(20)의 상단 표면 층이 산화되는 열 산화 프로세스에서 형성된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물층(28)은 또한, 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어, 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화, 또는 플라즈마 강화 화학 증기 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토 레지스트(미도시됨)가 하드 마스크 층(30) 상에 형성된 다음 패터닝된다. 그런 다음 하드 마스크 층(30)은 도 2에 도시된 바와 같이 하드 마스크(30)를 형성하기 위해 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 패터닝된다.
다음으로, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 이어서 기판(20)의 결과적인 트렌치를 유전체 물질(들)로 채운다. 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스는 유전체 물질의 초과 부분을 제거하기 위해 수행되고, 유전체 물질(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은, 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(미도시됨)를 포함할 수 있다. 라이너 유전체는 또는 예를 들면, 원자층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학 기상 증착(Chemical Vapor Deposition; CVD)을 사용해 형성된 성막된 실리콘 산화물층, 실리콘 질화물층 등일 수 있다. STI 영역(24)은 라이너 산화물 위에 유전체 물질을 또한 포함할 수 있으며, 유전체 물질은 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅 등을 사용해 형성될 수 있다. 라이너 유전체 위의 유전체 물질은 일부 실시예에 따라 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상단 표면과 STI 영역(24)의 상단 표면은 실질적으로 서로 수평일 수 있다. 반도체 스트립(26)은 인접한 STI 영역들(24) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이고, 따라서 반도체 스트립(26)의 물질은 기판(20)의 물질와 동일하다. 본 개시의 대안적인 실시예에 따르면, 반도체 스트립(26)은 STI 영역들(24) 사이에서 기판(20)의 부분을 에칭하여 리세스를 형성하고, 리세스에서 또 다른 반도체 물질을 재성장시키기 위해 에피택시를 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 반도체 물질와는 다른 반도체 물질로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 물질로 형성된다. 그 다음 하드 마스크(30)가 제거된다.
도 3을 참조하면, STI 영역(24)이 리세스되어, 반도체 스트립(26)의 상단 부분이 STI 영역(24)의 잔여 부분의 상단 표면(24A)보다 더 높게 돌출하여 돌출 핀(36)을 형성하게 된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(206)으로서 예증된다. 패드 산화물(28)도 제거된다. 에칭은 건식 에칭 프로세스를 사용해 수행될 수 있으며, 예를 들면, HF3와 NH3는 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따라, STI 영역(24)의 리세싱이 습식 에칭 프로세스를 사용해 수행된다. 에칭 화학 물질은 예를 들면, HF를 포함할 수 있다.
위에서 예증된 실시예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로(otherwise) 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서 또는 맨드릴이 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)은(돌출) 핀(36)의 상단 표면 및 측벽 상에서 연장되도록 형성된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(208)으로서 예증된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40)와, 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 유전체(40)는 실리콘 산화물 또는 유사한 물질로 형성될 수 있다. 더미 게이트 전극(42)은 예를 들면, 폴리실리콘을 사용해 형성될 수 있고, 다른 물질이 또한 사용될 수 있다. 더미 게이트 스택들(38) 각각은 또한 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄소-질화물, 도는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24)을 가로지를 수 있다. 더미 게이트 스택(38)은 또한 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 가진다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름 내의 프로세스(208)로서 또한 도시된다. 본 개시 내용의 일부 실시예에 따라, 게이트 스페이서(46)는 다공성 실리콘 산질화물, 다공성 실리콘 탄질화물, 다공성 실리콘 질화물 등과 같은 로우-k 유전체 물질(들)로 형성되고, 단일층 구조물, 또는 복수의 유전체층들을 포함하는 다층 구조물을 가질 수 있다. 게이트 스페이서(46)의 유전 상수(k 값)는 3.8보다 낮고, 약 3.0보다 낮을 수 있으며, 예를 들어, 약 2.5와 약 3.0 사이의 범위 내일 수 있다.
그런 다음, 더미 게이트 스택(38)과 게이트 스페이서(46)에 의해 덮이지 않는 돌출 핀(36)의 부분을 에칭하기 위한 에칭 프로세스가 수행되어, 도 5에 도시된 구조물을 산출한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(210)로서 예증된다. 리세싱은 이방성일 수 있고, 따라서, 더미 게이트 스택(38)과 게이트 스페이서(46) 바로 아래에 놓인 핀(36)의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세싱된 반도체 스트립(26)의 상단 표면은 STI 영역(24)의 상단 표면(24A)보다 낮을 수 있다. 이에 따라 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(38)의 대향 측부 상에 위치한 부분과 돌출 핀(36)의 나머지 부분들 사이의 부분을 포함한다.
다음으로, 에피택시 영역(소스/드레인 영역)(54)은 리세스(50) 내의 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 형성되고, 도 6 내의 구조물을 산출한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(212)으로서 예증된다. 예를 들어, 생성된 FinFET이 p형 FinFET인 경우, 붕소 도핑된 실리콘 게르마늄(SiGeB), 붕소 도핑된 실리콘(SiB) 등이 성장될 수 있다. 본 개시 내용의 대안적인 실시예에 따라, 에피택시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들 물질들의 조합, 또는 이들 물질들의 다층과 같은 III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 채워진 후에, 에피택시 영역(54)의 추가 에피택셜 성장은 에피택시 영역(54)을 수평으로 확장시키고 패싯이 형성될 수 있다. 에피택시 영역(54)의 추가 성장은 또한 이웃하는 에피택시 영역(54)이 서로 병합되도록 할 수 있다. 공극(에어 갭)(56)이 생성될 수 있다.
에피택시 단계 후에, 에피택시 영역(54)에는 소스 및 드레인 영역들을 형성하도록 p형 불순물이 더 주입될 수 있으며, 소스 및 드레인 영역들도 또한 참조 번호(54)로 표시된다. 본 개시의 대안적인 실시예에 따라, 에패택시 영역(54)이 에피택시 동안 p형 불순물로 인시츄 도핑될 때 주입 단계가 생략된다.
도 7a는 콘택 에칭 정지층(Contact Etch Stop Layer; CESL)(58)과 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 후의 구조물의 사시도를 예증한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(214)로서 예증된다. CESL(58)은 실리콘 질화물, 실리콘 산화물, 실리콘, 탄소 질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예를 들면, FCVD, 스핀-온 코팅, CVD, 또는 또 다른 성막 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(60)는 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘 산화물 기반 물질일 수 있는 산소 함유 유전체 물질로 형성될 수 있다. CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스는 ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)가 서로 수평이 되도록 수행될 수 있다. 도 7b는 도 7a에 도시된 기준 단면 7B-7B를 도시한다. 도 7b 및 후속 단면도에서, STI 영역(24)의 상단 표면(24A)의 레벨이 도시되고, 돌출 핀(36)은 상단 표면(24A)보다 높다.
도 7a 및 7b에 표시된 구조물이 형성된 후, 도 7a 및 7b에 도시된 하드 마스크(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택(38)이 제거되어 도 8a 및 8b에 도시된 개구(59)를 형성한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(216)로서 예증된다. 돌출 핀(36)의 상단 표면 및 측벽은 개구(59)에 노출된다.
다음으로, 도 9를 참조하면, 게이트 유전체(61)가 형성되고, 이는 개구(59) 내로 연장되고 돌출 핀(36)의 상단 표면 및 측벽과 접촉한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(218)로서 예증된다. 본 개시의 일부 실시예에 따르면, 게이트 유전체(61)는 돌출 핀(36)의 노출된 상단 및 측벽 표면 상에 형성되는 계면 층(Interfacial Layer; IL)(62)을 포함한다. IL(62)은, 돌출 핀(36)의 열 산화, 화학적 산화 프로세스, 또는 성막 프로세스를 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체(61)는 IL(62) 위에 하이-k 유전체층(64)을 또한 포함할 수 있다. 하이-k 유전체층(64)은 Si, Hf, Zr, Pb, Sb, La 등을 포함하는 하이-k 유전체 물질로 형성될 수 있다. 예를 들어, 하이-k 유전체층(64)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 이들의 조합, 이들의 다층 등으로 형성되거나 이를 포함할 수 있다. 하이-k 유전체층(64)의 두께는 약 10 Å과 약 40 Å 사이의 범위 내일 수 있다. 하이-k 유전체 물질의 유전율(k 값)은 3.9보다 높고, 약 7.0보다 높을 수 있거나 약 7.0보다 높은 값보다 높을 수 있다. 하이-k 유전체층(64)은 각각의 하부 IL(62) 위에 놓이고, 이와 접촉할 수 있다. 하이-k 유전체층(64)은 컨포멀층으로서 형성되고, 돌출 핀(36의 측벽과 게이트 스페이서(46)의 상단 표면 및 측벽 상에서 연장된다. 본 개시의 일부 실시예에 따라, 하이-k 유전체층(64)은 ALD, CVD 등을 사용해 형성된다.
또한, 도 10을 참조하면, 일함수 층(66)은 성막을 통해 형성된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(220)로서 예증된다. 일함수 층(66)은 전체가 동일한 물질로 형성된 균질층을 포함할 수 있거나, 서로 다른 물질로 형성된 복수의 서브 층(sub layers)을 포함할 수 있다. 일함수 층(66)은 약 4.5 eV보다 높은 일함수를 갖는 p-일함수 층을 포함한다. 일함수는 약 4.5 eV와 약 5.3 eV 사이의 범위 내일 수 있다. 일함수 층(66)은 Ti, Ta, Cr, Ni, Mo, Cu, Zr, Zn, Fe, Sn 등으로부터 선택된 금속(들)의 질화물 또는 산화물일 수 있다. 예를 들어, 일함수 층(66)은 TiN 층, 텅스텐 탄소 질화물 층(WCN) 층, 또는 텅스텐, 알루미늄, 코발트 또는 이들의 합금 등을 포함하는 금속 층이거나 이들을 포함할 수 있다.
일부 실시예에 따르면, 일함수 층(66)은 동일한 물질로, 동일한 조성 또는 상이한 조성으로 형성된 하부(서브) 층(66A) 및 상부(서브) 층(66B)을 포함한다. 설명 전반에 걸쳐, 두 층은, 이들 두 층에서 원소와, 원소의 원자 백분율 둘 다가 동일할 때 동일한 조성을 갖는 것으로 언급된다. 반대로, 두 층이 상이한 원소들 및/또는 원소들의 상이한 원자 백분율들을 갖는 경우, 두 층은 상이한 조성을 갖는 것으로 언급된다. 예를 들어, 일함수 층(66)이 TiN으로 형성될 때, 그리고 하부 층(66A)과 상부 층(66B) 모두가 TiN으로 형성될 때, 하부 층(66A)과 상부 층(66B)은 동일한 조성을 갖는데, 이는 하부 층(66A)의 티타늄 원자 백분율이 상부 층(66B)의 티타늄 원자 백분율과 동일할 때, 그리고 하부 층(66A)의 질소 원자 백분율이 상부 층(66B)의 질소 원자 백분율과 동일할 때이다. 일부 실시예에 따르면, 하부 층(66A) 및 상부 층(66B)은 동일한 원소로 형성되고, 동일한 조성 또는 상이한 조성을 가질 수 있다. 하부 층(66A)은 상부 층(66B)의 입자 크기보다 작은 입자 크기를 갖는다. 하부 층(66A)의 평균 입자 크기는 약 5 nm보다 작고, 상부 층(66B)의 평균 입자 크기는 약 3 nm 내지 약 500 nm 범위 내이다. 상부 층(66B)의 평균 입자 크기 대 하부 층(66A)의 평균 입자 크기의 비율은 1.0보다 크거나 약 100보다 클 수 있으며, 약 1 nm과 약 100 nm 사이의 범위 내일 수 있다.
하부 층(66A) 및 상부 층(66B)은 ALD, CVD 등과 같은 컨포멀 성막 방법을 통해 성막될 수 있다. 하부 층(66A) 및 상부 층(66B)의 입자 크기 차이는 웨이퍼(10)의 온도, 프로세스 가스의 유속 및 성막 챔버의 압력, 성막 속도 등을 포함하는 - 이들에 제한되지는 않음 - 성막 프로세스 조건을 조정함으로써 달성될 수 있다. 예를 들어, 하부 층(66A)은 약 300 ℃와 약 500 ℃ 사이의 범위의 더 높은 온도(Temp1)에서 성막될 수 있고, 상부 층(66B)은 약 250 ℃와 약 450 ℃ 사이의 범위 내의 더 낮은 온도(Temp2)에서 성막될 수 있다. 더 높은 온도(Temp1)와 더 낮은 온도(Temp2) 사이의 차이는 약 50 ℃보다 클 수 있으며, 약 250 ℃와 약 500 ℃ 사이의 범위 내일 수 있다.
일부 실시예에 따르면, 하부 층(66A)은 구배 입자 크기를 가지며, 하부 층(66A)의 상부 부분은 하부 층(66A)의 각각의 하부 부분보다 점점 더 큰 입자 크기를 갖는다. 구배 입자 크기는 하부 층(66A)의 형성에서 프로세스 조건을 점진적으로 (단계적으로 또는 연속적으로) 조정함으로써 달성될 수 있으며, 예를 들어, 웨이퍼 온도를 점진적으로 감소시키고 그리고/또는 성막 속도를 점진적으로 증가시키는 등의 방법을 사용할 수 있다. 반면에, 상부 층(66B)은 균일한 입자 크기를 갖는다(상부 층(66B)의 상이한 서브 층들에서 구별 가능한 변화가 없음).
일부 실시예에 따르면, 동일한 프로세스 가스(전구체)가 하부 층(66A) 및 상부 층(66B)의 형성에 사용된다. 더욱이, 하부 층(66A)의 형성에서 상이한 프로세스 가스의 유속비는 상부 층(66B)의 형성에서 대응하는 프로세스 가스의 대응하는 유속비와 동일하거나 상이할 수 있다. 예를 들어, CVD를 사용하여 TiN을 형성할 때 TiCl4 및 NH3가 사용될 수 있다. 하부 층(66A)의 형성에서 NH3의 유속에 대한 TiCl4의 유속의 비는 상부 층(66B)의 형성에서 NH3의 유속에 대한 TiCl4의 유속의 유속비와 동일하거나 상이할 수 있다.
동일한 물질(동일한 조성 또는 상이한 조성을 갖는)로 2개의 층으로 일함수 층(66)을 형성함으로써, 입자 크기가 더 작은 하부 층(66A)은 상부 층(66B)의 형성을 위한 시드 층으로서 작용하기에 적합하다. 그러나 더 작은 입자 크기를 갖는 하부 층(66A)은 상대적으로 높은 시트 저항(sheet resistance)을 가지며, 이는 결과적인 트랜지스터의 속도에 악영향을 미친다. 따라서, 상부 층(66B)은 더 큰 입자로 형성되어 성능을 향상시키기 위해 더 낮은 시트 저항을 갖는다. 일부 실시예들에 따르면, 하부 층(66A)의 시트 저항에 대한 상부 층(66B)의 시트 저항은 1.0보다 작고, 약 0.2와 약 0.9 사이의 범위 내일 수 있다.
일부 실시예에 따르면, 일함수 층(66)의 두께는 약 10 Å과 약 40 Å 사이의 범위 내일 수 있다. 일함수 층(66)의 전체 시트 저항을 감소시키는 이점을 최대화하기 위해, 상부 층(66B)은 하부 층(66A)보다 더 두꺼울 수 있다. 예를 들어, 상부 층(66B)의 두께(T2) 대 하부 층(66A)의 두께(T1)의 비는 2보다 크거나, 3보다 크거나 등일 수 있다. 다른 실시예에서, 두께(T2)는 두께(T1)와 같거나 더 작을 수 있다.
도 11을 참조하면, 접착제 층(때때로 차단 층으로 지칭됨)(68)이 형성된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름 내의 프로세스(222)으로서 또한 예증된다. 접착제 층(68)은 일부 실시예에 따라 TiN, TaN 등으로 형성될 수 있는 금속 함유 층일 수 있다. 일부 실시예에 따르면, 접착제 층(66)은 ALD, CVD 등을 사용하여 형성된다.
도 11 및 12는 개구(59)를 완전히 채우는 메인 금속 층(70)의 형성을 도시한다. 메인 금속 층(70)은 전체가 동일한 물질로 형성된 균질층을 포함할 수 있거나, 서로 다른 물질로 형성된 복수의 서브 층을 포함할 수 있다. 메인 금속 층(70)은 동일한 물질(동일한 원소 포함)로 형성되고 동일한 조성 또는 상이한 조성을 갖는 (서브) 층(70A 및 70B)을 포함할 수 있다. 일부 실시예에 따르면, 메인 금속 층(70)의 형성은 하부 층(70A)을 성막하는 것에 이어 상부 층(70A)을 형성하기 위한 성막 프로세스를 포함한다. 또한, 메인 금속 층(70)은 4.5 eV보다 높은 p형 일함수를 가질 수 있으며, 일함수는 약 4.5 eV와 약 5.3 eV 사이의 범위 내일 수 있다. 메인 금속 층(70)의 물질은 또한 저 저항 전도성 물질(금속일 수 있음)이다. 일부 실시예에 따르면, 메인 금속 층(70)은 텅스텐, 알루미늄, 코발트 또는 이들의 합금으로 형성되거나 이를 포함한다. 텅스텐이 사용되는 예시적인 프로세스에서, 프로세스 가스는 WF6 및 H2를 포함할 수 있고, 아르곤과 같은 일부 운반 가스가 사용될 수 있다. 일부 실시예에 따르면, 하이-k 유전체 층(64)로부터의 메인 금속 층(70)의 거리(S1)는 충분히 작다(예를 들어, 약 80 Å보다 작기 때문에, 메인 금속 층(70)의 하부가 FinFET의 일함수 층의 일부로서 작용할 수 있다). 대안적인 실시예에 따르면, 거리(S1)는 약 80 Å보다 커서, 메인 금속 층(70)은 더 이상 일함수 층의 기능을 갖지 않는다.
도 11을 참조하면, 하부(서브) 층(70A)이 성막된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(224)로서 예증된다. 도 12를 참조하면, 상부 층(70B)이 성막된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(226)로서 예증된다. 하부 층(70A) 및 상부 층(70B)은 ALD, CVD, 플라즈마 강화 CVD(Plasma Enhanced CVD; PECVD) 등과 같은 성막 방법을 통해 성막될 수 있다. 일부 실시예에 따라, 하부 층(70A)은 상부 층(70B)의 입자 크기보다 작은 입자 크기를 갖는다. 각 입자 크기는 도 15에 개략적으로 설명되어 있다. 일부 실시예에 따라, 하부 층(70A)의 평균 입자 크기는 약 5 nm보다 작고, 상부 층(70B)의 평균 입자 크기는 약 3 nm와 약 500 nm 사이의 범위 내이다. 상부 층(70B)의 평균 입자 크기 대 하부 층(70A)의 평균 입자 크기의 비는 0.5보다 크거나 약 100보다 클 수 있으며, 약 0.5 nm과 약 500 nm 사이의 범위 내일 수 있다. 입자 크기가 더 큰 상부 층을 형성하면 각 FinFET의 시트 저항이 감소할 수 있다. 대안적으로, 하부(70A)의 입자 크기는 일함수 층(66)의 상부 층(66B)의 입자 크기와 동일하거나 더 클 수 있다.
하부 층(70A) 및 상부 층(70B)의 상이한 입자 크기는, 웨이퍼(10)의 온도, 프로세스의 유속 및 성막 챔버의 압력, 성막 속도 등과 같은 성막 프로세스 조건을 조정함으로써 달성될 수 있다. 예를 들어, 하부 층(70A)은 약 300 ℃와 약 500 ℃ 사이의 범위의 더 높은 온도(Temp3)에서 성막될 수 있고, 상부 층(70B)은 약 250 ℃와 약 450 ℃ 사이의 범위 내의 더 낮은 온도(Temp4)에서 성막될 수 있다. 더 높은 온도(Temp3)와 더 낮은 온도(Temp4) 사이의 차이는 약 50 ℃보다 클 수 있으며, 약 250 ℃와 약 500 ℃ 사이의 범위 내일 수 있다.
일부 실시예에 따르면, 하부 층(70A)은 구배 입자 크기를 가지며, 하부 층(70A)의 상부 부분은 하부 층(70A)의 각각의 하부 부분보다 점점 더 큰 입자 크기를 갖는다. 구배 입자 크기는 하부 층(70A)의 형성에서 프로세스 조건을 점진적으로(단계적으로 또는 연속적으로) 조정함으로써 달성될 수 있으며, 예를 들어, 웨이퍼 온도를 점진적으로 감소시키고 그리고/또는 성막 속도를 점진적으로 증가시키는 등의 방법을 사용할 수 있다. 반면, 상부 층(70B)은 균일 한 입자 크기를 갖는다(상부 층(70B)의 상이한 서브 층들에서 구별 가능한 변화가 없음).
동일한 물질(동일한 조성 또는 상이한 조성을 가짐)로 형성된 2개의 층으로 메인 금속 층(70)을 형성함으로써, 입자 크기가 더 작은 하부 층(70A)은 상부 층(70B)에 대한 시드 층으로서 작용하기에 적합하다. 그러나 더 작은 입자 크기를 갖는 하부 층(70A)은 상대적으로 높은 시트 저항을 가지며, 이는 결과적인 트랜지스터의 속도에 악영향을 미친다. 따라서, 상부 층(70B)은 더 큰 입자로 형성되어, 예를 들어, 약 10 nΩ·m와 약 70 nΩ·m 사이의 범위 내에 있을 수 있는 더 낮은 시트 저항을 갖는다. 일부 실시예들에 따르면, 하부 층(70A)의 시트 저항에 대한 상부 층(70B)의 시트 저항은 1.0보다 작고, 약 0.2와 약 0.9 사이의 범위 내일 수 있다.
일부 실시예에 따르면, 상부 층(70B)은 하부 층(70A)보다 더 두껍다. 예를 들어, 상부 층(70B)의 두께(T4) 대 하부 층(70A)의 두께(T3)의 비는 2보다 크거나, 3보다 크거나 등일 수 있다. 다른 실시예에 따라, 두께(T4)는 두께(T3) 이하일 수 있다.
메인 금속 층(70)의 형성 후, 성막된 층의 과잉 부분을 제거하기 위해 화학 기계적 연마(CMP) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(228)으로서 예증된다. 도 13에 도시된 바와 같이, 하이-k 유전체 층 위의 층의 나머지 부분은 게이트 유전체(61) 및 대체 게이트 전극(72)을 포함하는 게이트 스택(74)을 형성한다. 대체 게이트 전극(72)은 일함수 층(66), 접착제 층(68) 및 메인 금속 층(70)을 더 포함할 수 있다.
대안적인 실시예에 따르면, 동일한 물질로 형성되지만 입자 크기가 다른 서브 층을 가지는 일함수 층(66)과 메인 금속 층(70) 모두를 갖는 대신에, 일함수 층(66)은 서브 층이 없는 반면, 메인 금속 층(70)은 동일한 재질이지만 입자 크기가 다른 서브 층을 갖는다.
또 다른 대안적인 실시예에 따르면, 일함수 층(66) 및 접착제 층(68)의 형성이 생략된다. 대신에, 메인 금속 층(70)은 하이-k 유전체 층(64) 바로 위에 이와 물리적으로 접촉하여 직접 형성된다. 따라서 메인 금속 층(70)은 일함수 층 및 상부 충전 금속 모두로서 작용한다. 이들 실시예에 따르면, 메인 금속 층(70)은 동일한 물질(동일한 조성 또는 상이한 조성을 갖는)로 형성된 2개의 서브 층을 포함하고 상이한 입자를 갖는다. 이들 실시예에 따른 대응하는 메인 금속 층(70)의 물질 및 형성 프로세스의 세부 사항은 도 11 및 12를 참조하는 논의를 참조하여 발견될 수 있다.
이어서, 게이트 스택(74)을 리세스하기 위해 에칭백 프로세스가 수행되어 대향하는 게이트 스페이서들(46) 사이에 트렌치가 형성된다. 다음으로, 트렌치는 도 13에 또한 도시된 바와 같이 유전체 영역(76)을 형성하기 위해 유전체 물질로 채워진다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(230)으로서 예증된다. 유전체 영역(76)은 실리콘 질화물, 다공성 실리콘 산질화물, 실리콘 산탄화물 등과 같은 유전체 물질로 형성된다. 유전체 영역(76)은 또한 그 상단 표면이 ILD(60)의 상단 표면과 공면이 되도록 평탄화된다.
도 14a는 ILD(78), 게이트 콘택 플러그(80), 소스/드레인 실리사이드 영역(82) 및 소스/드레인 콘택 플러그(84)의 형성을 도시한다. 각각의 프로세스는 도 22에 도시된 프로세스 흐름(200) 내의 프로세스(232)로서 예증된다. ILD(78)는, ILD(60)을 형성하기 위한 동일한 그룹의 후보 물질들로부터 선택된 유전체 물질로 형성될 수 있다. 소스/드레인 콘택 플러그(84)의 형성은 CESL(58)의 하부 부분을 노출시키기 위해 ILD(78) 및 ILD(60)를 에칭 한 다음, 소스/드레인 영역(54)을 드러내기 위해 CESL(58)의 노출된 부분을 에칭함으로써 콘택 개구를 형성하는 것을 포함한다. 후속 프로세스에서 금속 층(예를 들면, Ti 층)이 성막되어 콘택 개구 내로 연장된다. 금속 질화물 층(예를 들면, TiN 층)(81)이 수행될 수 있다. 그 다음, 실리사이드 영역(82)을 형성하기 위해 소스/드레인 영역(54)의 상단 부분과 금속 층을 반응시키기 위해 어닐링 프로세스가 수행된다. 구리, 텅스텐, 알루미늄, 코발트 등과 같은 충전 금속성 물질(83)은 그 다음 콘택 개구에 채워지고, 이어서 과잉 물질을 제거하기 위한 평탄화가 수행되어 소스/드레인 콘택 플러그(84)가 된다. 게이트 콘택 플러그(80)의 형성은 게이트 전극(72)을 노출시키기 위해 ILD(78) 및 유전체 영역(76)을 에칭하고, 대응하는 개구에 게이트 콘택 플러그(80)를 형성하는 것을 포함할 수 있다. 게이트 콘택 플러그(80)는 또한 확산 장벽 층(81)(예를 들어, 티타늄 질화물) 및 확산 장벽 층 위의 금속 영역(83)(예를 들면, 구리, 텅스텐, 알루미늄, 코발트 등)을 포함할 수 있다. 게이트 콘택 플러그(80) 및 소스/드레인 콘택 플러그(84)는 일부 성막 프로세스(예를 들면, 금속 영역(83)의 성막) 및 평탄화 프로세스를 공유하여 형성될 수 있다. 따라서 FinFET(90)이 형성된다.
도 14b는 대안적인 실시예에 따른 FinFET(90)을 도시한다. 이들 실시예는 도 14a에 도시된 이와 같은 일함수 층(66) 및 접착제 층(68)이 형성되지 않은 것을 제외하고는 도 14a에 도시된 실시예와 유사하다. 오히려, 서브 층(70A 및 70B)을 포함하는 메인 금속 층(70)은 하이-k 유전체 층(64)과 물리적으로 접촉한다. 메인 금속 층(70)은 p형 일함수를 가지고 있으므로, 메인 금속 층(70)의 하부가 일함수 층으로 작용한다.
일부 실시예에 따르면, 소스/드레인 콘택 플러그(84) 및 게이트 콘택 플러그(80)의 금속 영역(83)은 또한 동일한 물질(동일한 요소를 가짐)로, 그리고 동일한 조성 또는 상이한 조성을 갖게 형성된 2개의 서브 층을 포함한다. 또한, 하부 서브 층(83A)은 상부 층(83B)보다 작은 평균 입자 크기를 가질 수 있다. 각 입자 크기는 도 15에 개략적으로 설명되어 있다. 형성 프로세스는 메인 금속 층(70)과 유사할 수 있다. 또한, 서브 층(83A 및 84B)의 입자 크기 및 상대적 두께의 범위는 또한 각각 서브 층(70A 및 70B)의 입자 크기 및 상대적 두께와 유사할 수 있다.
일부 실시예에 따르면,도 14a 및 14b에 도시된 FinFET(90)은 RF 회로에서 사용되는 RF 디바이스를 형성하는 데 사용될 수 있다. RF 디바이스는 약 100 kHz와 약 300 GHz 사이 또는 약 1 GHz와 약 300 GHz 사이의 범위 내와 같은 고주파에서 작동한다. 종래에는 n형 트랜지스터가 RF 디바이스로 사용되는 반면, p형 트랜지스터는 속도가 충분히 빠르지 않기 때문에 RF 소자로 사용될 수 없다. 일부 실시예에 따르면, 게이트 전극 및 콘택 플러그의 시트 저항을 감소시킴으로써, p형 FinFET(90)이 RF 디바이스로 사용될 수 있다. 도 16은 RF 디바이스를 형성하는데 사용되는 돌출 핀(36)(36A 및 36B를 포함함) 및 더미 게이트 스택(38)(38A, 38B 및 38C 포함)의 레이아웃을 도시한다. 레이아웃의 중앙 영역(96)에는 돌출 핀(36A) 및 더미 게이트 스택(38A)이 있다. 도 16의 레이아웃은 도 4에 도시된 구조물에 대응할 수 있다. 일부 좁은 더미 게이트 스택(38C)이 형성되어있다.
도 5, 6, 7a, 7b, 8a, 8b, 9 내지 13, 14a 및 14b에 도시된 프로세스를 수행하여 p형 FinFET(90), 및 p형 FinFET(90)을 둘러싸는 가드 링(94)을 포함하는 예시 RF 디바이스(92)가 도 17에 도시된 바와 같이 형성될 수 있다. 도 16의 더미 게이트 스택(38)은 대체 게이트 스택(74A 및 74B)으로 대체되었으며, 도 16의 노출된 돌출 핀(36)은 도 17에서 소스/드레인 영역(54)(54A 및 54B 포함)으로 대체되었다. 게이트 스택(74A 및 74B)은 공통 형성 프로세스를 공유하여 형성될 수 있고 동일한 구조물을 가질 수 있거나, 상이한 프로세스들로 형성되고 그리고/또는 상이한 구조물을 가질 수 있다. 소스/드레인 영역(54A 및 54B)은 공통 형성 프로세스를 공유하여 형성될 수 있고 동일한 구조물을 가질 수 있거나, 상이한 프로세스들로 형성되고 그리고/또는 상이한 구조물을 가질 수 있다. 대체 게이트 스택(74A) 및 소스/드레인 영역(54)은 복수의 행(예로서 3개의 행)으로 배열된 복수의 p형 FinFET을 형성한다. 각각의 p형 FinFET은 도 14a 또는 14b에 도시된 것과 유사한 구조물을 가질 수 있다. 동일한 행에 있는 복수의 p형 FinFET은 공통 소스 영역과 공통 드레인 영역을 공유한다(도 14a 및 14b의 도 54를 참조함). 복수의 p형 FinFET는 병렬로 접속되어 대형 p형 FinFET(90')를 형성한다. p형 FinFET(90')은 RF 신호 소스 및/또는 RF 신호 프로세싱 유닛에 전기적으로 결합될 수 있다. RF 신호 소스는 RF 안테나, 발진기 등을 포함할 수 있으나 이에 제한되지 않는다.
더미 소스/드레인 영역(54B) 및 더미 대체 게이트 스택(74B)은 가드 링(94)을 형성한다. 도 17에 도시된 예에서, 3개의 가드 링(94)이 형성된다. 상호접속 목적으로 사용되는 금속 라인(98)도 도시되어 있다. 일부 실시예에 따르면, 가드 링 내의 더미 소스/드레인 영역(54B) 및 더미 대체 게이트 스택(74B)은 모두 금속 라인(98)을 통해 전기적으로 접지된다.
일부 실시예에 따르면, p형 FinFET(90')과 가장 가까운 가드 링(94) 사이의 거리(S2)는 약 3.2 ㎛보다 크다. 가드링(94)과 p형 FinFET(90')은 서로 다른 구조물을 가지며 서로 다른 프로세스를 사용하여 형성될 수 있기 때문에, 이 거리는 FinFET 영역과 가드링 영역 중 하나를 보호하는 마스크를 형성하기에 충분한 공간이 남겨지는 것을 보장하여, p형 FinFET(90')과 가드링(94)은 자신들 상에 형성되는 상이한 프로세스를 가질 수 있다.
도 18 내지 21은 본 개시의 실시예가 적용될 수 있는 일부 예시적인 p형 트랜지스터를 도시하여, 이들 트랜지스터가 RF 디바이스로 사용될 수 있다. 도 18은 이중 게이트 트랜지스터의 평면도를 도시하며, 두 개의 게이트가 채널의 대향 측부 사이에 형성되어 있다. 도 19는 격리 영역(102) 상에 형성된 FinFET의 사시도를 도시한다. 도 20은 두 개의 채널 층을 포함하는 GAA 트랜지스터의 사시도를 도시한다. 도 21은 GAA 트랜지스터가 하나의 채널 층을 포함하는 것을 도시한다. 이들 트랜지스터의 게이트 스택은 동작 속도를 향상시키기 위해 본 개시의 실시예를 채택하여 형성될 수 있다.
본 개시의 실시예는 일부 이로운 피처를 가진다. 동일한 물질로 형성되지만 입자 크기가 다른 서브 층을 포함하는 게이트 전극을 형성함으로써 게이트 전극의 시트 저항 값이 감소될 수 있으며, 따라서 각각의 p형 트랜지스터는 고속을 가지며 p형 RF 디바이스(스위치)로서 사용될 수 있다.
본 개시의 일부 실시예에 따라, 방법은, 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택을 제거하여 게이트 스페이서들 사이에 트렌치를 형성하는 단계; 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계; 대체 게이트 유전체 상에 대체 게이트 전극을 형성하는 단계 - 대체 게이트 전극을 형성하는 단계는 금속 함유 층을 성막하는 단계를 포함하고, 금속 함유 층을 성막하는 단계는, 제1 평균 입자 크기를 갖는 하부 층을 성막하는 단계; 및 하부 층 위에 상부 층을 성막하는 단계를 포함하고, 하부 층 및 상부 층은 동일한 물질로 형성되고, 상부 층은 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 갖는 단계를 포함함 -; 및 대체 게이트 전극의 대향 측부들(opposing sides) 상에 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다. 실시예에서, 하부 층과 상부 층은 동일한 조성을 갖는다. 실시예에서, 하부 층을 성막하는 단계는 제1 온도에서 수행되고, 상부 층을 성막하는 단계는 제1 온도보다 낮은 제2 온도에서 수행된다. 실시예에서, 하부 층은 제1 성막 속도로 성막되고, 상부 층은 제1 성막 속도보다 높은 제2 성막 속도로 성막된다. 실시예에서, 하부 층을 성막하는 단계와 상부 층을 성막하는 단계는 동일한 프로세스 가스를 사용하여 수행되며, 하층 층을 형성하는 단계에서의 동일한 프로세스 가스의 유속비(ratios of flow rates)는 상부 층을 형성하는 단계에서의 동일한 프로세스 가스의 대응하는 유속비와 동일하다. 실시예에서, 금속 함유 층을 성막하는 단계는 일함수 층을 성막하는 단계를 포함한다. 실시예에서, 대체 게이트 전극을 형성하는 단계는 대체 게이트 유전체 위에 일함수 층을 성막하는 단계를 포함하며, 여기서 금속 함유 층은 일함수 층 위에 성막된다. 실시예에서, 금속 함유 층을 성막하는 단계는 텅스텐, 알루미늄, 코발트 및 이들의 합금으로부터 선택된 금속을 성막하는 단계를 포함한다. 실시예에서, 본 방법은, 대체 게이트 전극 위에서 이와 접촉하는 콘택 플러그를 형성하는 단계를 더 포함하고, 콘택 플러그를 형성하는 단계는, 제3 평균 입자 크기를 갖는 추가 하부 층을 성막하는 단계; 및 추가 하부 층 위에 추가 상부 층을 성막하는 단계를 포함하고, 추가 하부 층과 추가 상부 층은 추가적인 동일한 물질로 형성되고, 추가 상부 층은 제3 평균 입자 크기보다 큰 제4 평균 입자 크기를 갖는다.
본 개시의 일부 실시예에 따라, 디바이스는, 반도체 영역; 반도체 영역 위에서 이와 접촉하는 게이트 유전체; 게이트 유전체 위의 게이트 전극 - 게이트 전극은 금속 함유 층을 포함하고, 금속 함유 층은, 제1 평균 입자 크기를 갖는 하부 층; 및 하부 층 위의 상부 층을 포함하고, 하부 층 및 상부 층은 동일한 물질로 형성되고, 상부 층은 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가짐 -; 및 게이트 전극의 대향 측부들 상에 소스 영역 및 드레인 영역을 포함한다. 실시예에서, 금속 함유 층은 일함수 층이다. 실시예에서, 디바이스는, 일함수 층 위에서 이와 접촉하는 접착제 층; 및 접착제 층 위의 금속 충전 영역을 더 포함한다. 실시예에서, 게이트 전극은, 게이트 유전체 위의 일함수 층; 및 일함수 층 위에서 이와 접촉하는 접착제 층을 포함하며, 금속 함유 층은 접착제 층 위에 있다. 실시예에서, 금속 함유 층은 텅스텐, 알루미늄, 코발트 및 이들의 조합으로 이루어진 그룹으로부터 선택된 금속을 포함한다. 실시예에서, 게이트 유전체, 게이트 전극, 소스 영역 및 드레인 영역은 p형 트랜지스터의 일부를 형성하고, 금속 함유 층은 약 4.5 eV보다 높은 일함수를 갖는다.
본 개시의 일부 실시예에 따라, 디바이스는, 반도체 핀; 반도체 핀의 측벽 및 상단 표면 상의 게이트 유전체; 게이트 유전체 위에서 이와 접촉하는 일함수 층 - 일함수 층은 U자형 단면도 형상을 가지며, 일함수 층은 제1 바닥부, 및 제1 바닥부의 대향 단부 위에서 이에 접속하는 제1 측벽부를 포함함 -; 일함수 층의 제1 바닥부 위의 접착제 층 - 접착제 층은 제2 바닥부와, 제2 바닥부 위에서 이에 접속하는 제2 측벽부를 포함함 -; 및 일함수 층의 제2 바닥부 위의 금속 층을 포함하고, 금속 층은, 제1 평균 입자 크기를 갖는 제1 서브 층; 및 제1 평균 입자 크기와 상이한 제2 평균 입자 크기를 갖는 제2 서브 층을 포함하고, 제1 서브 층 및 제2 서브 층은 동일한 금속성 물질로 형성된다. 실시예에서, 제2 서브 층은 제1 서브 층 위에 있고, 제2 평균 입자 크기는 제1 평균 입자 크기보다 크다. 실시예에서, 제2 서브 층은 제1 서브 층보다 두껍다. 실시예에서, 제1 서브 층 및 제2 서브 층은 모두 텅스텐을 포함한다. 실시예에서, 제1 서브 층 및 제2 서브 층은 모두 코발트를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
< 부기>
1. 방법에 있어서,
반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택을 제거하여 게이트 스페이서들 사이에 트렌치를 형성하는 단계;
상기 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계;
상기 대체 게이트 유전체 상에 대체 게이트 전극을 형성하는 단계 - 상기 대체 게이트 전극을 형성하는 단계는 금속 함유 층을 성막하는(deposit) 단계를 포함하고, 상기 금속 함유 층을 성막하는 단계는,
제1 평균 입자 크기를 갖는 하부 층을 성막하는 단계; 및
상기 하부 층 위에 상부 층을 성막하는 단계 - 상기 하부 층 및 상기 상부 층은 동일한 물질로 형성되고, 상기 상부 층은 상기 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가짐 -
를 포함함 -; 및
상기 대체 게이트 전극의 대향 측부들(opposing sides) 상에 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는, 방법.
2. 제1항에 있어서,
상기 하부 층과 상기 상부 층은 동일한 조성을 갖는 것인, 방법.
3. 제1항에 있어서,
상기 하부 층을 성막하는 단계는 제1 온도에서 수행되고, 상기 상부 층을 성막하는 단계는 상기 제1 온도보다 낮은 제2 온도에서 수행되는 것인, 방법.
4. 제1항에 있어서,
상기 하부 층은 제1 성막 속도로 성막되고, 상기 상부 층은 상기 제1 성막 속도보다 높은 제2 성막 속도로 성막되는 것인, 방법.
5. 제1항에 있어서,
상기 하부 층을 성막하는 단계와 상기 상부 층을 성막하는 단계는, 동일한 프로세스 가스들을 사용하여 수행되며, 상기 하부 층의 형성시의 상기 동일한 프로세스 가스들의 유속비(ratios of flow rates)들은, 상기 상부 층의 형성시의 상기 동일한 프로세스 가스들의 대응하는 유속비들과 동일한 것인, 방법.
6. 제1항에 있어서,
상기 금속 함유 층을 성막하는 단계는 일함수 층을 성막하는 단계를 포함하는 것인, 방법.
7. 제1항에 있어서, 상기 대체 게이트 전극을 형성하는 단계는,
상기 대체 게이트 유전체 위에 일함수 층을 성막하는 단계를 포함하고, 상기 금속 함유 층은 상기 일함수 층 위에 성막되는 것인, 방법.
8. 제1항에 있어서, 상기 금속 함유 층을 성막하는 단계는, 텅스텐, 알루미늄, 코발트 및 이들의 합금으로부터 선택된 금속을 성막하는 단계를 포함하는 것인, 방법.
9. 제1항에 있어서, 상기 대체 게이트 전극 위에서 이와 접촉하는 콘택 플러그를 형성하는 단계를 더 포함하고, 상기 콘택 플러그를 형성하는 단계는,
제3 평균 입자 크기를 갖는 추가 하부 층을 성막하는 단계; 및
상기 추가 하부 층 위에 추가 상부 층을 성막하는 단계 - 상기 추가 하부 층과 상기 추가 상부 층은 추가적인 동일한 물질로 형성되고, 상기 추가 상부 층은 상기 제3 평균 입자 크기보다 큰 제4 평균 입자 크기를 가짐 -
를 포함하는, 방법.
10. 디바이스에 있어서,
반도체 영역;
상기 반도체 영역 위에서 이와 접촉하는 게이트 유전체;
상기 게이트 유전체 위의 게이트 전극 - 상기 게이트 전극은 금속 함유 층을 포함하고, 상기 금속 함유 층은,
제1 평균 입자 크기를 갖는 하부 층; 및
상기 하부 층 위의 상부 층 - 상기 하부 층과 상기 상부 층은 동일한 물질로 형성되고, 상기 상부 층은 상기 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가짐 -
을 포함함 -; 및
상기 게이트 전극의 대향 측부들 상의 소스 영역 및 드레인 영역
을 포함하는, 디바이스.
11. 제10항에 있어서,
상기 금속 함유 층은 일함수 층인 것인, 디바이스.
12. 제11항에 있어서,
상기 일함수 층 위에서 이와 접촉하는 접착제(glue) 층; 및
상기 접착제 층 위의 금속 충전 영역
을 더 포함하는, 디바이스.
13. 제10항에 있어서, 상기 게이트 전극은,
상기 게이트 유전체 위의 일함수 층; 및
상기 일함수 층 위에서 이와 접촉하는 접착제 층 - 상기 금속 함유 층은 상기 접착제 층 위에 있음 -
을 포함하는, 디바이스.
14. 제10항에 있어서,
상기 금속 함유 층은, 텅스텐, 알루미늄, 코발트 및 이들의 조합으로 이루어진 그룹으로부터 선택된 금속을 포함하는 것인, 디바이스.
15. 제10항에 있어서, 상기 게이트 유전체, 상기 게이트 전극, 상기 소스 영역 및 드레인 영역은, p형 트랜지스터의 일부를 형성하고, 상기 금속 함유 층은 약 4.5 eV보다 높은 일함수를 갖는 것인, 디바이스.
16. 디바이스에 있어서,
반도체 핀(fin);
상기 반도체 핀의 측벽들 및 상단 표면 상의 게이트 유전체;
상기 게이트 유전체 위에서 이와 접촉하는 일함수 층 - 상기 일함수 층은 U자형 단면도 형상을 가지며, 상기 일함수 층은, 제1 바닥부, 및 상기 제1 바닥부의 대향 단부들(opposing ends) 위에서 이에 접속하는 제1 측벽부들을 포함함 -;
상기 일함수 층의 제1 바닥부 위의 접착제 층 - 상기 접착제 층은, 제2 바닥부와, 상기 제2 바닥부 위에서 이에 접속하는 제2 측벽부들을 포함함 -; 및
상기 일함수 층의 상기 제2 바닥부 위의 금속 층
을 포함하고, 상기 금속 층은,
제1 평균 입자 크기를 갖는 제1 서브 층(sub layer); 및
상기 제1 평균 입자 크기와는 상이한 제2 평균 입자 크기를 갖는 제2 서브 층을 포함하고, 상기 제1 서브 층 및 상기 제2 서브 층은 동일한 금속성 물질로 형성되는 것인, 디바이스.
17. 제16항에 있어서,
상기 제2 서브 층은 상기 제1 서브 층 위에 있고, 상기 제2 평균 입자 크기는 상기 제1 평균 입자 크기보다 큰 것인, 디바이스.
18. 제16항에 있어서,
상기 제2 서브 층은 상기 제1 서브 층보다 두꺼운 것인, 디바이스.
19. 제16항에 있어서,
상기 제1 서브 층 및 상기 제2 서브 층 모두는 텅스텐을 포함하는 것인, 디바이스.
20. 제16항에 있어서,
상기 제1 서브 층 및 상기 제2 서브 층 모두는 코발트를 포함하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택을 제거하여 게이트 스페이서들 사이에 트렌치를 형성하는 단계;
    상기 트렌치 내로 연장되는 대체 게이트 유전체를 형성하는 단계;
    상기 대체 게이트 유전체 상에 대체 게이트 전극을 형성하는 단계 - 상기 대체 게이트 전극을 형성하는 단계는, 금속 함유 층을 성막하는(deposit) 단계를 포함하고, 상기 금속 함유 층을 성막하는 단계는,
    제1 평균 입자 크기를 갖는 하부 층을 성막하는 단계 - 상기 하부 층을 성막하는 단계는 제1 온도에서 수행됨 - ; 및
    상기 하부 층 위에 상부 층을 성막하는 단계 - 상기 하부 층 및 상기 상부 층은 동일한 물질로 형성되고, 상기 상부 층은 상기 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가지며, 상기 상부 층을 성막하는 단계는 상기 제1 온도보다 낮은 제2 온도에서 수행됨 -
    를 포함함 -; 및
    상기 대체 게이트 전극의 대향 측부들(opposing sides) 상에 소스 영역 및 드레인 영역을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 하부 층을 성막하는 단계와 상기 상부 층을 성막하는 단계는, 동일한 프로세스 가스들을 사용하여 수행되며, 상기 하부 층의 형성시의 상기 동일한 프로세스 가스들의 유속비(ratios of flow rates)들은, 상기 상부 층의 형성시의 상기 동일한 프로세스 가스들의 대응하는 유속비들과 동일한 것인, 방법.
  3. 제1항에 있어서,
    상기 금속 함유 층을 성막하는 단계는, 일함수 층을 성막하는 단계를 포함하는 것인, 방법.
  4. 제1항에 있어서, 상기 대체 게이트 전극을 형성하는 단계는,
    상기 대체 게이트 유전체 위에 일함수 층을 성막하는 단계를 포함하고, 상기 금속 함유 층은 상기 일함수 층 위에 성막되는 것인, 방법.
  5. 제1항에 있어서, 상기 금속 함유 층을 성막하는 단계는, 텅스텐, 알루미늄, 코발트 및 이들의 합금으로부터 선택된 금속을 성막하는 단계를 포함하는 것인, 방법.
  6. 제1항에 있어서, 상기 대체 게이트 전극 위에서 이와 접촉하는 콘택 플러그를 형성하는 단계를 더 포함하고, 상기 콘택 플러그를 형성하는 단계는,
    제3 평균 입자 크기를 갖는 추가 하부 층을 성막하는 단계; 및
    상기 추가 하부 층 위에 추가 상부 층을 성막하는 단계 - 상기 추가 하부 층과 상기 추가 상부 층은, 추가적인 동일한 물질로 형성되고, 상기 추가 상부 층은 상기 제3 평균 입자 크기보다 큰 제4 평균 입자 크기를 가짐 -
    를 포함하는, 방법.
  7. 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위에서 이와 접촉하는 게이트 유전체;
    상기 게이트 유전체 위의 게이트 전극 - 상기 게이트 전극은 금속 함유 층을 포함하고, 상기 금속 함유 층은,
    제1 평균 입자 크기를 갖는 하부 층; 및
    상기 하부 층 위의 상부 층 - 상기 하부 층과 상기 상부 층은, 동일한 물질로 형성되고, 상기 상부 층은, 상기 제1 평균 입자 크기보다 큰 제2 평균 입자 크기를 가짐 -
    을 포함함 -; 및
    상기 게이트 전극의 대향 측부들 상의 소스 영역 및 드레인 영역
    을 포함하고,
    상기 게이트 전극은 상기 게이트 유전체 위의 일함수 층을 더 포함하고, 상기 일함수 층은 제1 서브 층 및 제2 서브 층을 포함하고, 상기 제1 서브 층 및 상기 제2 서브 층은 동일한 물질로 형성되고, 상기 제2 서브 층은 상기 제1 서브 층과는 상이한 평균 입자 크기를 갖는, 디바이스.
  8. 제7항에 있어서, 상기 게이트 전극은,
    상기 일함수 층 위에서 이와 접촉하는 접착제 층 - 상기 금속 함유 층은 상기 접착제 층 위에 있음 -
    을 더 포함하는, 디바이스.
  9. 제7항에 있어서, 상기 게이트 유전체, 상기 게이트 전극, 상기 소스 영역 및 드레인 영역은, p형 트랜지스터의 일부를 형성하고, 상기 금속 함유 층은 4.5 eV보다 높은 일함수를 갖는 것인, 디바이스.
  10. 디바이스에 있어서,
    반도체 핀(fin);
    상기 반도체 핀의 측벽들 및 상단 표면 상의 게이트 유전체;
    상기 게이트 유전체 위에서 이와 접촉하는 일함수 층 - 상기 일함수 층은 U자형 단면도 형상을 가지며, 상기 일함수 층은, 제1 바닥부, 및 상기 제1 바닥부의 대향 단부들(opposing ends) 위에서 이에 접속하는 제1 측벽부들을 포함함 -;
    상기 일함수 층의 제1 바닥부 위의 접착제 층 - 상기 접착제 층은, 제2 바닥부와, 상기 제2 바닥부 위에서 이에 접속하는 제2 측벽부들을 포함함 -; 및
    상기 일함수 층의 상기 제2 바닥부 위의 금속 층
    을 포함하고, 상기 금속 층은,
    제1 평균 입자 크기를 갖는 제1 서브 층(sub layer); 및
    상기 제1 평균 입자 크기와는 상이한 제2 평균 입자 크기를 갖는 제2 서브 층을 포함하고, 상기 제1 서브 층 및 상기 제2 서브 층은, 동일한 금속성 물질로 형성되고,
    상기 일함수 층은 제3 서브 층 및 제4 서브 층을 포함하고, 상기 제3 서브 층 및 상기 제4 서브 층은 동일한 금속성 물질로 형성되고, 상기 제4 서브 층은 상기 제3 서브 층과는 상이한 평균 입자 크기를 갖는 것인, 디바이스.
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