CN101295730B - 半导体器件及半导体器件的栅极制作方法 - Google Patents

Abstract

本发明公开了一种半导体器件及半导体器件的栅极制作方法，该半导体器件包括衬底和位于所述衬底之上的多晶硅栅极，其中，所述多晶硅栅极至少由两层以上的多晶硅层组成，且各层多晶硅层的晶粒大小不同。本发明的半导体器件的栅极制作方法，通过调整多晶硅层的沉积条件或加入快速热退火处理，形成了具有不同晶粒大小的多层多晶硅栅极结构，改善了小尺寸器件易因后续的离子注入工艺而导致的栅极漏电问题。

Description

半导体器件及半导体器件的栅极制作方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及半导体器件的栅极制作方法。

背景技术

随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出，常需要针对小尺寸器件进行新的工艺改进。以多晶硅栅极的制作为例，当器件尺寸缩小后，采用原有的大尺寸器件的栅极制作的小尺寸器件易出现栅极漏电现象，该栅极制作方法对于小尺寸器件已不再适用，需要对其进行改进优化。

金属氧化物半导体晶体管(MOS，Metal Oxide SemiconductorTransistor)是集成电路中一种重要的基本元器件，其主要由半导体衬底、栅氧化层、多晶硅栅极、栅极侧壁层和源/漏掺杂区组成。图1A和1B为说明现有的MOS器件制作方法的器件剖面图，其中，图1A为沉积多晶硅层后的器件剖面图，如图1A所示，首先，在衬底101上形成栅氧化层102，然后，沉积一层多晶硅层103。在大尺寸器件多晶硅栅极的制作中，该多晶硅层通常为单层结构，且该多晶硅材料是一种由多种结晶体所共构的呈柱状结构排列的硅材料。

图1B为形成MOS器件后的器件剖面图，如图1B所示，在沉积多晶硅层后，为有效降低多晶硅栅极的电阻值，提高器件性能，通常需要对多晶硅栅极103进行生长后的离子注入处理，这是影响该器件性能的关键工艺之一。接着，刻蚀该多晶硅层形成多晶硅栅极103，再接着，沉积栅极侧壁介质层，并刻蚀形成栅极侧壁层104，最后，以栅极103和栅极侧壁层104为掩膜进行离子注入，形成源/漏区105和106。

为进一步降低多晶硅栅极的电阻值，申请号为200410054376.7的中国专利申请公开了一种改善多晶硅栅极的电阻值的方法，该方法形成了具有较大硅晶粒结构的栅极，以有效减少晶界对电子传递的阻碍，进一步降低多晶硅栅极的电阻。对于大尺寸的器件，因其栅极面积及高度均较大，即使其栅极结构采用了该种柱状结构的单层大晶粒栅极，在后面对栅极进行离子注入时，注入的离子也不易穿过栅极底部的边界到达衬底，因此，对于大尺寸器件选用这一单层柱状结构的栅极来降低栅极电阻值是可取的，在降低栅极电阻的同时，不会导致栅极漏电问题的出现。

但是，对于小尺寸器件，因其栅极的制作面积及制作厚度均较小，若仍采用该种柱状结构的单层多晶硅栅极，在后面对其进行离子注入时(包括对多晶硅层的离子注入、对源/漏极的离子注入等)，注入的离子易穿过该柱状结构的单层栅极，到达衬底，结果导致器件栅极漏电，无法正常使用。因此，对于小尺寸器件，现有的单层柱状结构的多晶硅栅极结构已不适用，需对其栅极结构及制作工艺进行改进，以确保器件的栅极漏电现象不会出现。

发明内容

本发明提供一种半导体器件及半导体器件的栅极制作方法，该半导体器件采用了新的栅极制作方法，形成了具有不同晶粒大小的多层多晶硅栅极结构，改善了在小尺寸器件中易出现的栅极漏电问题。

本发明提供的一种半导体器件，包括衬底和位于所述衬底之上的多晶硅栅极，其中，所述多晶硅栅极为至少由两层以上的多晶硅层组成的多层结构，且相邻的多晶硅层的晶粒大小不同。

其中，所述多层结构中，晶粒越小的多晶硅层厚度越小。

其中，所述多层结构中，包括非晶硅层。

本发明具有相同或相应技术特征的一种半导体器件的栅极形成方法，包括步骤：

提供衬底；

在所述衬底上沉积第一多晶硅层；

在所述第一多晶硅层上沉积第二多晶硅层，且所述第一多晶硅层与所述第二多晶硅层的晶粒大小不同；

在所述衬底上形成栅极图形；

刻蚀所述衬底，形成栅极。

其中，所述第一多晶硅层的晶粒大于所述第二多晶硅层的晶粒，且所述第一多晶硅层的厚度大于所述第二多晶硅层的厚度。

其中，在沉积第二多晶硅层之后，还沉积了一层晶粒不同于所述第二多晶硅层的第三多晶硅层。

其中，在沉积第二多晶硅层之后，还沉积了一层非晶硅层。

其中，沉积第二多晶硅层之后，还对所述衬底进行了离子注入处理。

或者，在沉积第一和第二多晶硅层时还进行了在位掺杂处理。

本发明具有相同或相应技术特征的另一种半导体器件的栅极形成方法，包括步骤：

提供衬底；

在所述衬底上沉积第一多晶硅层；

对所述第一多晶硅层进行快速热退火处理，形成小晶粒的第一多晶硅层；

在所述小晶粒的第一多晶硅层上沉积第二多晶硅层；

在所述第二多晶硅层上形成栅极图形；

刻蚀所述第二多晶硅层和小晶粒的第一多晶硅层，形成栅极。

其中，沉积第二多晶硅层之后，还对所述衬底进行了离子注入处理。

或者，沉积第一和第二多晶硅层时还进行了在位掺杂处理。

其中，所述第一多晶硅层和所述第二多晶硅层的沉积条件相同，且所述第一多晶硅层的厚度小于所述第二多晶硅层的厚度。

与现有技术相比，本发明具有以下优点：

本发明的半导体器件，其栅极由两层以上的具有不同晶粒大小的多晶硅层组成，在对多晶硅层进行离子注入时，因为该具有多层结构的多晶硅层的相邻两层间的晶粒大小都不同，可以有效防止注入的离子穿越多晶硅层到达半导体衬底，从而也防止了器件栅极漏电问题的出现，提高了器件，尤其是小尺寸器件的生产成品率。

本发明半导体器件的栅极制作方法，既可以通过改变多晶硅的沉积条件，如生长温度，反应气体流量或组成，反应压力等，在同一腔室或炉管中形成两层以上具有不同晶粒大小的多晶硅层，也可以通过在每层多晶硅层生长后，对其进行快速热退火处理，改变其晶粒大小，形成不同晶粒大小的多晶硅层。本发明的栅极制作方法，可以改善器件的栅极漏电问题，且具有实现简单，操作方便的特点。

附图说明

图1A和1B为说明现有的MOS器件制作方法的器件剖面图；

图2A至2D为说明本发明的半导体器件的栅极制作方法的第一实施例的器件剖面图；

图3为本发明的半导体器件的栅极制作方法的第一实施例的流程图；

图4A至4D为说明本发明的半导体器件的栅极制作方法的第二实施例的器件剖面图；

图5为本发明的半导体器件的栅极制作方法的第二实施例的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当的材料制作，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。

本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。

对于小尺寸器件，采用传统的单层多晶硅栅极制作方法易引起器件的栅极漏电，需要对其进行改进。为此，本发明提出了一种半导体器件，该半导体器件包括衬底和位于衬底之上的多晶硅栅极，其中，该多晶硅栅极至少由两层以上的多晶硅层组成，且各层多晶硅层的晶粒大小不同。通常该多层结构的多晶硅栅极是由大晶粒的多晶硅层和小晶粒的多晶硅层轮流相间形成，因每两层间的晶粒大小都有差别，可以有效地防止离子注入时因注入的离子穿越至衬底而导致的器件栅极漏电现象，对器件，尤其是小尺寸器件的生产成品率有明显改善。

设计本发明的具有多层结构的多晶硅层栅极的结构时，要从其包含的层数、各层的晶粒大小和厚度三方面进行考虑。首先从层数上看，只要具有两层以上的晶粒大小不同的多晶硅层，就不会形成单纯的柱状结构排列的多晶硅结构，可以在离子注入时，阻挡注入的离子直接穿越至衬底。当然，随着多晶硅层层数的增多，其阻挡效果也会进一步增强。但是，考虑到多晶硅层层数的增多，会导致栅极工艺制作上的复杂性增加，通常将该多层结构的多晶硅栅极的层数设定为2或3层。

然后，考虑各层的晶粒大小。通常将相邻的两层多晶硅层的晶粒设计为不相同，如，若第一层是小晶粒，则将第二层设计为大晶粒，第三层又可以设计为小晶粒。每两层间的晶粒大小都不同可以防止在各层之间形成柱状连通结构，进一步提高阻挡效果。

另外，在设计时还可以在该多层结构的多晶硅栅极的表面设计形成一层非晶硅层，因非晶硅层的材料不会呈有规律的柱状排列，可以有效减小离子注入的穿越几率，更好地阻隔注入的离子。但是，因为非晶硅层会导致载流子迁移率下降，器件电阻上升，该非晶硅层不能生长得太厚，其厚度通常要小于

设计了各层的晶粒大小后，可以对其具体厚度进行设计。多层结构的多晶硅层栅极的总厚度由器件的具体要求确定，通常会在600至之间。考虑到晶粒较小的多晶硅层的电阻值较大，为了兼顾器件的电阻特性，可以将各层多晶硅层的厚度设计得各不相同，如可以将多层结构中晶粒较小的多晶硅层的层厚设置得较薄。

下面通过具体实施例介绍本发明的半导体器件栅极的形成方法。

图2A至2D为说明本发明的半导体器件的栅极制作方法的第一实施例的器件剖面图，图3为本发明的半导体器件的栅极制作方法的第一实施例的流程图，下面结合图2A至2D和图3对本发明的栅极制作方法的第一实施例进行详细说明。

本实施例中，设计的多晶硅栅极的总厚度为由三层多晶硅层组成。且第一、第二和第二、第三多晶硅层间的晶粒大小各不相同。设计时将位于最上层的第三多晶硅层的晶粒设计得最小，位于中间的第二多晶硅层设计得最大，位于最下层的第一多晶硅层的晶粒大小可以与第三多晶硅层相同，或不同。本实施例中，将该第一多晶硅层设计得与第三多晶硅层的晶粒大小不同，其晶粒小于第二多晶硅层，大于第三多晶硅层。具体的制作方法如下：

图2A为形成第一多晶硅层后的器件剖面图，如图2A所示，首先，提供衬底101(S301)，然后，在该衬底上形成栅氧化层102(S302)。接着，在该栅氧化层上沉积一层第一多晶硅层201(S303)，本实施例中，该第一多晶硅层的晶粒大小属于中间水平，该层的厚度也因此较为居中，例如可以在200至

之间，如为

本实施例中，该多晶硅层的生长是由化学气相沉积方法沉积或炉管沉积的方法实现，要得到晶粒大小一定的多晶硅层可以通过对该多晶硅层的沉积生长条件进行调整而实现，如可以通过调整该多晶硅层的生长温度、反应气体的流量或组成、腔室的压力等工艺参数对其晶粒大小进行调整。该种调整方法为本领域的普通技术人员所熟知，在此不再赘述。但要注意，为降低器件的热预算，本步的沉积温度不能过高，通常需要保持在750℃以下，如在500至750℃之间。

图2B为形成第二多晶硅层后的器件剖面图，如图2B所示，在上述第一多晶硅层201上沉积第二多晶硅层202(S304)，该第二多晶硅层202的晶粒要大于第一多晶硅层201。该较大晶粒的多晶硅层202的形成同样可以通过调节其生长条件而实现。如可将该层的生长温度设置得低于第一多晶硅层，或通过改变其反应气体流量对其晶粒大小进行调整。因该第二多晶硅层202的晶粒较大，电阻值较小，因此从电特性角度考虑，其厚度可以设置得比第一多晶硅层厚，例如设置在300至

之间，如为

图2C为形成第三多晶硅层后的器件剖面图，如图2C所示，在上述第二多晶硅层202上沉积第三多晶硅层203(S305)，位于最上层的第三多晶硅层203的晶粒比第一和第二多晶硅层202的晶粒都要小，其电阻值最高，相应地，可以将其厚度设置得比第一、第二多晶硅层都要薄，例如可以在150至

之间，如为

至此，生长的三层多晶硅层的总厚度达到了

满足了器件对栅极总厚度的要求。同时，相邻两层多晶硅层的晶粒大小也不相同，确保了其在离子注入中的阻挡效果较好。

上述三层多晶硅层的沉积过程中未同时通入掺杂剂进行在位(insitu)掺杂，为降低栅极电阻，需在其沉积后进行离子注入(S306)，以实现对该多层的多晶硅层的掺杂。由于本实施例中采用了晶粒大小各不相同的三层多晶硅层的结构，不再是单层的柱状排列结构，本步离子注入中，注入的离子不易穿越过三层多晶硅层到达衬底处。此外，对于后续工艺中要进行的其他离子注入工艺中(如源/漏极掺杂)，该多层结构同橛也可以起到防止离子到达衬底的作用，从而有效避免了栅极漏电现象的出现。

对于生长时进行了在位掺杂的多晶硅层，其可以不进行本步的离子注入，但其在后续工艺中，仍不可避免地会有其他离子注入工艺(如源/漏掺杂)，因此，对于形成时已进行在位掺杂的多层多晶硅栅极，其同样可以在这些后续的离子注入工艺中防止注入的离子穿过多晶硅栅极到达衬底。其中，多晶硅层的在位掺杂可以通过在生长多晶硅层时向腔室内通入AsH₃或PH₃等掺杂剂来实现，这一技术为本领域的普通技术人员所熟知，在此不再赘述。

掺杂处理后，利用光刻技术在衬底上定义出栅极图形(S307)，并利用干法刻蚀方法刻蚀形成具有多层结构的多晶硅栅极(S308)。图2D为刻蚀后的器件剖面图，如图2D所示，在衬底101上形成了底部有栅氧化层102的由第一、第二和第三多晶硅层(201、202和203)组成的多层多晶硅栅极。

之后，沉积栅极侧壁介质层并刻蚀形成栅极侧壁层，再以栅极和栅极侧壁层为掩膜进行掺杂，形成源/漏区，完成MOS器件的制作。

本实施例中，采用了由三层多晶硅层组成的栅极结构，在本发明的其他实施例中，也可以采用由两层或三层以上的多晶硅层组成的栅极结构，只要相邻两层多晶硅层的晶粒大小不同，即可以改善器件的栅极漏电现象。

本实施例中，三层多晶硅层都为晶态，在本发明的其他实施例中，也可以将其中的某一层生长为非晶态的多晶硅，如可以将位于最上层的第三多晶硅层生长为非晶硅层，因非晶的材料不会呈有规律的柱状排列，可以更有效减小离子注入的穿越几率。但因为非晶硅层会导致载流子迁移率下降，器件电阻上升，该非晶硅层不能生长得太厚，其厚度要小于

本实施例中，三层多晶硅层的晶粒大小不同，是通过调整其沉积条件而实现的，在本发明的其他实施例中，还可以通过快速热退火工艺来改变多晶硅层的晶粒大小。本发明的半导体器件的栅极形成方法的第二实施例就是通过快速热退火工艺来形成多层具有不同的晶粒大小的多晶硅层。

图4A至4D为说明本发明的半导体器件的栅极制作方法的第二实施例的器件剖面图，图5为本发明的半导体器件的栅极制作方法的第二实施例的流程图，下面结合图4A至4D和图5对本发明的栅极制作方法的第二实施例进行详细说明。

图4A为形成第一多晶硅层后的器件剖面图，如图4A所示，首先，提供衬底101(S501)，然后，在该衬底上形成栅氧化层102(S502)。接着，在该栅氧化层上沉积一层第一多晶硅层401(S503)，本实施例中，假设由器件要求确定的栅极总厚度为且栅极由两层多晶硅层组成。由于是采用快速热退火工艺令多晶硅层具有不同的晶粒大小，在本步第一多晶硅层的生长时，可以先采用较低的生长温度形成较大的晶粒，如可以采用与后面生长第二多晶硅层时相同的生长温度，通常可以设置在500至750℃之间，如为600℃。

然后，为了减小该第一多晶硅层的晶粒大小，可以对其进行快速热退火处理(S504)。图4B为快速热退火处理后的器件剖面图，如图4B所示，经过在氮气环境下的快速热退火处理，原晶粒较大的第一多晶硅层晶粒明显变小，形成小晶粒的第一多晶硅层402。虽然采用该种方法改变晶粒的大小会增加一步热退火工艺，但采用快速热退火工艺改变多晶硅层的晶粒大小，可以使第一多晶硅层的生长温度保持在较低水平。

采用快速热退火后的多晶硅层晶粒变小，但因为加入热预算可能会影响器件性能，为此该层的生长厚度最好设置得较薄，如可以在150至

之间，本实施例中设置为

接着，再在该晶粒缩小后的第一多晶硅层上沉积一层第二多晶硅层(S505)，图4C为形成第二多晶硅层后的器件剖面图，如图4C所示，在上述小晶粒的第一多晶硅层402上沉积第二多晶硅层403，该第二多晶硅层403的生长条件可以与第一多晶硅层的生长条件相同，如生长温度可以同样为600℃，但是，因不再对其进行快速热退火处理，其晶粒要大于第一多晶硅层402的晶粒。在其厚度的设置上，也可以比第一多晶硅层设置得更厚些，如可以设置在300至

之间，假设为

至此，形成了总厚度为

的，由两层晶粒大小不同的多晶硅层组成的多晶硅层结构。

本实施例中，未在两层多晶硅层的生长中通入掺杂剂进行在位(insitu)掺杂，因此，需要在本步沉积完成后进行离子注入操作步骤(S506)，以实现对该多层结构的掺杂。同样，由于两层多晶硅层的晶粒大小不同，在本步离子注入中，不易发生注入的离子穿越至衬底的现象，从而可以有效降低器件栅极漏电的几率，提高产品的成品率。

在掺杂后，利用光刻技术在衬底上定义出栅极图形(S507)，并利用干法刻蚀方法刻蚀形成具有多层结构的多晶硅栅极(S508)。图4D为刻蚀后的器件剖面图，如图4D所示，在衬底101上形成了底部有栅氧化层102的由第一和第二多晶硅层(402和403)组成的栅极。

之后，依次形成栅极侧壁层和源/漏掺杂区，完成MOS器件的制作。

本发明利用两层以上的晶粒大小不同的多晶硅栅极结构改善了小尺寸器件的栅极漏电问题，以上实施例只是以最优的方式进行说明，不应将其理解为对本发明的限制，注意到，只要器件的栅极是由两层以上的结构组成，且其中任两层的晶粒大小不同，就应当视为落入本发明的保护范围之内。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (7)

1.一种半导体器件，包括衬底和位于所述衬底之上的多晶硅栅极，其特征在于：所述多晶硅栅极为至少由两层以上的多晶硅层组成的多层结构，且相邻多晶硅层的晶粒大小不同，所述多层结构中包括非晶硅层，所述非晶硅层的厚度要小于

2.如权利要求1所述的半导体器件，其特征在于：所述多层结构中，晶粒越小的多晶硅层厚度越小。

3.一种半导体器件的栅极制作方法，包括步骤：

提供衬底；

在所述衬底上沉积第一多晶硅层；

在所述第一多晶硅层上沉积第二多晶硅层，且所述第一多晶硅层与所述第二多晶硅层的晶粒大小不同；在沉积第二多晶硅层之后，还沉积了一层非晶硅层，所述非晶硅层的厚度要小于

在所述衬底上形成栅极图形；

刻蚀所述衬底，形成栅极。

4.如权利要求3所述的制作方法，其特征在于：所述第一多晶硅层的晶粒大于所述第二多晶硅层的晶粒。

5.如权利要求4所述的制作方法，其特征在于：所述第一多晶硅层的厚度大于所述第二多晶硅层的厚度。

6.如权利要求3所述的制作方法，其特征在于：沉积非晶硅层之后，还对所述衬底进行了离子注入处理。

7.如权利要求3所述的制作方法，其特征在于：沉积第一和第二多晶硅层时还进行了在位掺杂处理。

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